DE3787069T2 - Feldeffekttransistor in einem halbisolierenden Substrat hergestellt. - Google Patents

Feldeffekttransistor in einem halbisolierenden Substrat hergestellt.

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Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einem in einem halbisolierenden Gatts-Substrat gebildeten Feldeffekttransistor-.
  • Ein Plättchen mit einem FET (Feld-Effekt-Transistor), der beispielweise in einem Gallium-Arsenid-Substrat gebildet ist, ist allgemein in einem Gehäuse, wie in Fig. 1 gezeigt, versiegelt. Wie aus der Zeichnung ersichtlich, ist ein Plättchen 11, umfassend eine Source-Elektrode 15, eine Drain-Elektrode 16 und eine Gate-Elektrode 17 auf einem Befestigungsabschnitt 12a einer Source-Zuleitung 12 befestigt. Ebenso sind eine Drain-Zuleitung 13 und eine Gate-Zuleitung 14 getrennt von dem Befestigungsabschnitt 12a in einer Richtung senkrecht zu der Ausdehnungsrichtung der Source-Zuleitung 12 angeordnet. Außerdem sind Bondierungs- bzw. Verbindungsdrähte 18, 19, 20 vorgesehen, um die Source-Elektrode 15, die Drain-Elektrode 16 und die Gate-Elektrode 17 mit der Source-Zuleitung 12, der Drain-Zuleitung 13 bzw. der Gate-Zuleitung 14 zu verbinden. Wie ersichtlich, sind das Plättchen 11, der Befestigungsabschnitt 12a und die Endabschnitte der Source-Zuleitung 12, der Drain-Zuleitung 13 und der Gate-Zuleitung 14 in dem Gehäuse 21 versiegelt. Der besondere Aufbau wird als optimal angesehen, um die Source-Zuleitung 12 zu verkürzen und zu verbreitern und um den Bondierungsdraht 18, der die Source-Elektrode 15 des Plättchens 11 mit der Source-Zuleitung 12 verbindet, zu verkürzen.
  • Das in Fig. 1 gezeigte bestimmte Versiegeln ermöglicht, die Induktivität Ls der Source-Leitung 12 zu verkleinern. Es ist ebenso möglich, die Kapazität Cgd zwischen der Gate-Zuführung 14 und der Drain-Zuführung 13 zu verkleinern, weil sich die Source-Zuleitung 12 zwischen der Gate-Zuleitung 14 und der Drain-Zuleitung 13 befindet. Es soll darauf hingewiesen werden, daß die verringerte Induktivität Ls und die Kapazität Cgd erlauben, die maximal verfügbare Verstärkung MAG des FET zu erhöhen. Insbesondere wird die maximale effektive Verstärkung MAG des FET wie folgt ausgedrückt:
  • MAG = (fT/f)²/[4 gds(Rg + Ri + Rs + ΠfTLS) + 4ΠfT Cgd(2Rg + Ri + Rs + 2ΠfTLS)]
  • wobei "fT" die Grenzfrequenz, "f" die Betriebsfrequenz, "gds" die Source-Drain-Leitfähigkeit, "Rg" den Gate-Widerstand, "Ri" den Widerstand des Kanals rechts unter dem Gate und "Rs" den Source-Widerstand bezeichnet.
  • Wie aus der obigen Formel ersichtlich, erhöht sich die maximal verfügbare Verstärkung MAG, falls die Source-Zuleitungsinduktivität Ls und/oder die Gate-Drain-Kapazität Cgd verkleinert werden.
  • Fig. 2 ist eine Querschnittsansicht, die den Aufbau des Plättchens 11 zeigt. Es ist ersichtlich, daß ein N&spplus;-Source-Gebiet 23 und ein N&spplus;-Drain-Gebiet 24 in einem halbisolierenden GaAs-Substrat 22 gebildet sind, wobei ein Kanalbereich 25 zwischen den Source- und Drain-Bereichen 23 und 24 gebildet ist. Ebenso sind eine Source-Elektrode 26, eine Drain-Elektrode 27 und eine Gate-Elektrode 28 auf dem Source-Bereich 23, dem Drain-Bereich 24 bzw. dem Kanalbereich 25 gebildet. Außerdem ist eine rückwärtige Elektrode 29 auf der hinteren Oberfläche des Substrats 22 gebildet. Die Symbole ID und IEX, die in Fig. 2 bezeichnet sind, bezeichnen den Drain-Strom (Betriebsstrom) bzw. einen Leck-Überstrom bzw. überschuß-Leckstrom. Um die Beschreibung zu vereinfachen, wird die Stromflußrichtung gleich mit der Flußrichtung von Elektronen angezeigt. Es soll darauf hingewiesen werden, daß der schraffierte Bereich 30 eine Verarmungsschicht bezeichnet, die sich von der Gate-Elektrode 28 nach unten erstreckt.
  • Wenn das Plättchen 11 des in Fig. 2 gezeigten Aufbaus, wie in Fig. 1 bezeigt, montiert wird, oszilliert der Drain-Strom ID bei einer Anwendung einer DC-Vorspannung zwischen den Source- und Drain-Bereichen 23 und 24. Ursprünglicherweise wirkt nur der Drain-Strom ID als der Betriebsstrom des FET. Jedoch wird angenommen, daß der Leck-Überstrom IEX, der durch das halbisolierende Substrat 22 fließt, eine Vibration des Drain-Stroms ID bewirkt, weil der Leck-Überstrom IEX Wechselstrom(AC)-Komponenten von 10 bis 100 Hz enthält. Es ist bestätigt worden, daß eine Erzeugung und Löschung von Elektronen innerhalb des halbisolierenden GaAs-Substrats stattfindet, welches die Wechselstrom(AC)-Komponenten bewirkt, die in dem Leck-Überstrom IEX enthalten sind.
  • Da das Potential des Source-Bereichs 23 niedriger ist, als das des Drain-Bereichs 24, fließen die in dem halbisolierenden
  • GaAs-Substrat erzeugten Elektronen E als der Leck-Überstrom IEX in den Drain-Bereich 24 durch die in dem unteren Abschnitt des FET-Betriebsbereichs gebildete Verarmungsschicht 31, wie in Fig. 3 gezeigt. Der Fluß von Elektronen E durch die Verarmungsschicht 31 bewirkt eine Änderung in der Breite der Verarmungsschicht, welche zu einer Änderung der Breite des Kanalbereichs führt. Es wird angenommen, daß die Änderung in der Breite des Kanalbereichs den Drain-Strom ID moduliert, welches zu einer Vibration des aus der Drain-Elektrode 27 fließenden Stroms führt. Überdies gesagt wird die Vibration von Strom innerhalb eines halbisolierenden Substrats in "Applied Physics Letter, 41 (10), 15. November 1982, Seite 989" und in "1985 IEEE GaAs-IC-Symposium 'Low Frequency Oscillation in GaAs IC's'" beschrieben.
  • Eine Oszillation des Drain-Stroms ID bewirkt eine Oszillation der Hochfrequenzverstärkung Gps, welches zu einer Oszillation der gesamten Verstärkung des Geräts führt, welches das FET-Element in der elektrischen Schaltung umfaßt. Wenn es zum Beispiel einen TV-Tuner betrifft, der das FET-Element darin eingebaut hat, wird ein Flimmern des Fernsehschirms bewirkt.
  • Die vorliegende Erfindung beabsichtigt, eine Halbleitervorrichtung vorzusehen, die in einem halbisolierenden Substrat gebildet ist und eine Verhinderung der Drain-Strom-Vibration ermöglicht.
  • Um diese Aufgabe der vorliegenden Erfindung zu lösen, wird eine rückwärtige Oberflächenelektrode auf der hinteren Oberfläche des halbisolierenden GaAs-Substrats gebildet und eine Vorspannung, die gleich oder größer als die Vorspannung ist, die an die Drain-Elektrode des Feldeffekttransistors angewendet wird, wird an die hintere Oberflächenelektrode angelegt, um Drain-Strom-Oszillationen zu verhindern, die sich aus der Trägererzeugung/Rekombination innerhalb des halbisolierenden GaAs-Substrats ergeben.
  • Die innerhalb des halbisolierenden Substrats erzeugten Elektroden werden durch die hintere Oberflächenelektrode nach außen herausgelöst, um so zu verhindern, daß die Elektronen in den Drain-Bereich des Feldeffekttransistors fließen und um somit die Drainstrom-Oszillation zu verhindern.
  • Die Erfindung kann aus der folgenden ausführlichen Beschreibung im Zusammenhang mit den bei liegenden Zeichnungen besser verstanden werden.
  • In den Zeichnungen zeigt
  • Fig. 1 eine Draufsicht, die zeigt, daß ein Plättchen eines in einem halbisolierenden Substrat gebildeten herkömmlichen FET in einem Gehäuse versiegelt ist;
  • Fig. 2 eine Querschnittsansicht, die den Aufbau des in Fig. 1 gezeigten FET zeigt;
  • Fig. 3 eine Querschnittsansicht, die schematisch zeigt, wie ein Leck-Überstrom IEX in den Drain-Bereich in dem herkömmlichen FET fließt, der in einem halbisolierenden Substrat gebildet ist;
  • Fig. 4 eine Draufsicht, die zeigt, daß ein Plättchen eines FET, der in einem halbisolierenden Substrat
  • entsprechend einer Ausführungsform der vorliegenden Erfindung gebildet ist, in einem Gehäuse versiegelt ist;
  • Fig. 5 eine Querschnittsansicht, die den Aufbau des in Fig. 4 gezeigten FET zeigt;
  • Fig. 6 eine Querschnittsansicht, die den Fluß des Drainstroms und des Leck-Überstroms in dem FET der vorliegenden Erfindung zeigt, der in einem halbisolierenden Substrat gebildet ist;
  • Fig. 7 eine Draufsicht, die zeigt, daß ein Plättchen eines in einem halbisolierenden Substrat entsprechend einer anderen Ausführungsform der vorliegenden Erfindung gebildeten FET in einem Gehäuse versiegelt ist; und
  • Fig. 8 eine Querschnittsansicht, die den Aufbau des in Fig. 7 gezeigten FET zeigt.
  • Fig. 4 bis 5 zeigen gemeinsam eine Halbleitervorrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung. Die Einzelteile der Halbleitervorrichtung, die mit denjenigen, die in Fig. 1 bis 3 gezeigt sind, übereinstimmen, werden durch den gleichen Bezugszeichen in Fig. 4 bis 6 bezeichnet. Wie aus Fig. 4 ersichtlich, wird das Plättchen 11 mit einem darauf gebildeten FET auf einem Befestigungsabschnitt 32a einer Zuführung 32 montiert. Eine positive Vorspannung VR höher als die Drain-Vorspannung wird an die Zuleitung 32 angelegt. Es ist ersichtlich, daß die Source-Zuleitung 12, die zu der Leitung 32 ausgerichtet ist, sich beabstandet von dem Befestigungsabschnitt 32a befindet. Die Drain-Zuführung 13 und die mit der Drain-Zuführung 13 ausgerichtete Gate-Zuführung 14 mit dem dazwischen angeordneten Befestigungsabschnitt 32a, werden in der Richtung senkrecht zu der Ausdehnungsrichtung der Source-Zuführung 12 angeordnet. Es ist ersichtlich, daß die Zuführungen 13 und 14 beabstandet von dem Befestigungsabschnitt 32a angeordnet sind. Die Source-Elektrode 15, die Drain-Elektrode 16 und die Gate-Elektrode 17 des Plättchens 11 werden mit der Source-Zuführung 12, der Drain-Zuführung 13 und der Gate-Zuführung 14 über die Bondierungsdrähte 18, 19 bzw. 20 verbunden. Wie aus der Zeichnung ersichtlich, werden das Plättchen 11, der Befestigungsabschnitt 32a und die Endabschnitte der Zuführung 32, der Source-Zuführung 12, der Drain-Zuführung 13 und der Gate-Zuführung 14, in dem Gehäuse 21 versiegelt.
  • Fig. 5 ist eine Querschnittsansicht des in Fig. 4 enthaltenen Plättchens 11. Es ist ersichtlich, daß die Elektrode 29 auf der hinteren Oberfläche auf der hinteren Oberfläche des halbisolierenden Substrats 22 gebildet ist. Eine positive Vorspannung VR wird von einer Engergiequelle 33 auf die Elektrode 29 der hinteren Oberfläche über die in Fig. 4 gezeigte Zuleitung 32 angelegt. Es ist -wichtig darauf hinzuweisen, daß die Vorspannung VR gleich oder höher als die Drain-Vorspannung VD eingestellt wird, die von einer Drain-Vorspannungs-Energiequelle 34 an die Drain-Elektrode 27 (VR ) VD) angelegt wird. Da die positive Vorspannung VR (die nicht niedriger ist als die Spannung VD) an die Elektrode 29 auf der hinteren Oberfläche angelegt wird, werden die innerhalb des halbisolierenden Substrats 22 erzeugten Elektronen in die Elektrode 29 auf der hinteren Oberfläche gezogen. Daraus folgt, daß der Leck-Überstrom IEX in die Elektrode 29 auf der hinteren Oberfläche fließt. Natürlich fließt der Leck-Übestrom IEX nicht durch die Verarmungsschicht 31, die in dem unteren Abschnitt des FET-Betriebsbereichs gebildet ist, was ermöglicht zu verhindern, daß , die Breiten der Verarmungsschicht 31 und des Kanalbereichs geändert werden. Natürlich wird der Drain-Strom ID nicht moduliert, mit dem Ergebnis, daß der aus der Drain-Elektrode 27 herausfließende Strom nicht oszilliert.
  • Fig. 7 und 8 zeigen gemeinsam eine Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung. Die Bezugszeichen, die mit Fig. 4 bis 6 und Fig. 7, 8 übereinstimmen, bezeichnen die gleichen Einzelteile der Vorrichtung. In der Ausführungsform, die in den Fig. 7 und 8 gezeigt ist, ist die Source-Zuführung 12 derart gestaltet, daß sie einen Befestigungsabschnitt 13a, der an der Kante der Drain-Zuführung 13 gebildet ist, teilweise umgibt, solcherart, daß die Source-Zuführung 12 von den Drain- und Gate-Elektroden 13 und 14 beabstandet ist und dazwischen liegt. Als Ergebnis ist es möglich, den herkömmlichen Pegel der Kapazität Cgd zwischen der Gate-Elektrode 14 und der Drain-Elektrode 13 beizubehalten. Ebenso wird das Plättchen 11 mit einem in dem halbisolierenden Substrat 22 gebildeten FET auf dem Befestigungsabschnitt 13a der Drain-Zuführung 13 befestigt, um, wie aus den Zeichnungen ersichtlich, die Drain-Vorspannung VD an die Elektrode 29 auf der hinteren Oberfläche anzulegen. Wie aus den Zeichnungen ersichtlich, erlaubt dieser besondere Aufbau eine Minimierung des Anstiegs der Induktivität Ls der Source-Zuleitung 12. Natürlich wird der Leck-Überstrom IEX, der durch die innerhalb des halbisolierenden Substrats 22 erzeugten Elektronen verursacht wird in die Elektrode 29 auf der hinteren Oberfläche gezogen, um so die Oszillation des Drain-Stroms ID zu verhindern.

Claims (1)

  1. Halbleitervorrichtung mit einem in einem halbleitenden GaAs-Substrat gebildeten Feldeffekttransistor, dadurch gekennzeichnet, daß eine hintere Oberflächenelektrode (29) auf der hinteren Oberfläche des halbleitenden GaAs-Substrats (22) gebildet ist, und eine Vorspannung gleich oder größer als die Vorspannung, die an die Drain-Elektrode (27) des Feldeffekttransistors angelegt ist, an die hintere Oberflächenelektrode (29) angelegt ist, um Drain-Current-Oszillationen zu verhindern, die sich aus einer Träger-Erzeugung/Rekombination innerhalb des halbisolierenden GaAs-Substrats ergeben.
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