JPS6032356A - Νチャンネルｍｏｓ集積回路装置 - Google Patents
Νチャンネルｍｏｓ集積回路装置Info
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- JPS6032356A JPS6032356A JP58143179A JP14317983A JPS6032356A JP S6032356 A JPS6032356 A JP S6032356A JP 58143179 A JP58143179 A JP 58143179A JP 14317983 A JP14317983 A JP 14317983A JP S6032356 A JPS6032356 A JP S6032356A
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 33
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はＮチャンネルＭＯ５集積回路装置に関し、特に
集積回路素子を組み込むだめの半導体基板構造に関する
ものである。
集積回路素子を組み込むだめの半導体基板構造に関する
ものである。
〈従来技術〉
本発明の有効性は、特にＮチャンネルダイナミックラン
ダムアクセスメモリ（以下Ｄ−ＲＡＭ）で顕著なため、
以下の説明においてこのＤ−ＲＡＭを例にとって説明す
る。
ダムアクセスメモリ（以下Ｄ−ＲＡＭ）で顕著なため、
以下の説明においてこのＤ−ＲＡＭを例にとって説明す
る。
従来のＤ−ＲＡＭの構造はＰ型シリコン基板を出発材料
として、これにメモリセル及び各セルを動作させるため
の周辺回路等が組み込まれている。
として、これにメモリセル及び各セルを動作させるため
の周辺回路等が組み込まれている。
第１図は理解を容易にするため、Ｄ −ＲＡ Ｍを構成
する１つのＭＯＳＦＥＴのみを模式的に示したもので、
Ｐ型シリコン基板１の主表面にＭＯＳＦＥＴを構成する
だめのソース及びドレイン領域２．３が、Ｎ型不純物の
拡散によって形成され、ソース領域とドレイン領域３の
間に位置する基板上にゲート絶縁膜４を介してゲート’
Ｉｌｉ： Ｉｉ’ｙ＜ ５が形成されている。このよう
なＭ ＯＳ Ｆ Ｅ ”Ｉ’を動作させるに際してゲー
ト電極５にゲート’に圧ＶＧＧ、ソース領域にソース電
圧ＶＳＳ及びドレイン領域にドレイン電圧ＶＤＤが印加
されると共に、Ｐ型基板】の背面に基板バイアス電圧Ｖ
ＢＢが印加される。」−記井板バイアス電圧ＶＢＢはＰ
型基板においては通常０■或いは負電圧に設定され、動
作状態において基板とソース及びドレイン領域との間に
空乏層６が形成される。
する１つのＭＯＳＦＥＴのみを模式的に示したもので、
Ｐ型シリコン基板１の主表面にＭＯＳＦＥＴを構成する
だめのソース及びドレイン領域２．３が、Ｎ型不純物の
拡散によって形成され、ソース領域とドレイン領域３の
間に位置する基板上にゲート絶縁膜４を介してゲート’
Ｉｌｉ： Ｉｉ’ｙ＜ ５が形成されている。このよう
なＭ ＯＳ Ｆ Ｅ ”Ｉ’を動作させるに際してゲー
ト電極５にゲート’に圧ＶＧＧ、ソース領域にソース電
圧ＶＳＳ及びドレイン領域にドレイン電圧ＶＤＤが印加
されると共に、Ｐ型基板】の背面に基板バイアス電圧Ｖ
ＢＢが印加される。」−記井板バイアス電圧ＶＢＢはＰ
型基板においては通常０■或いは負電圧に設定され、動
作状態において基板とソース及びドレイン領域との間に
空乏層６が形成される。
処で上記ＭＯ５ＦＥＴの動作に影響する重要な因子とし
て、典型的には放射線照射によって発生する基板中の電
子及び正孔の自由キャリアがある。
て、典型的には放射線照射によって発生する基板中の電
子及び正孔の自由キャリアがある。
このような自由キャリアは放射線照射たけではなく、空
乏層６の中で発生して基板中に放出されることによって
も存在し、シリコン基板中に放出された自由キャリアは
、主としてシリコン基板中に存在する電界により方向（
＝１けられて移動し、またシリコン基板中に存在する種
々の要因による再結合中心によって消滅する。
乏層６の中で発生して基板中に放出されることによって
も存在し、シリコン基板中に放出された自由キャリアは
、主としてシリコン基板中に存在する電界により方向（
＝１けられて移動し、またシリコン基板中に存在する種
々の要因による再結合中心によって消滅する。
いま電子について考えると、これらのシリコン基板中に
放出された電子は小数キャリアとして振るまうことにな
り、再結合過程により寿命が尽きることになる。その平
均的な移動距離（拡散長）はシリコン基板の十分深いと
ころでは数百μＷ、浅いところ即ちデバイスが形成され
た領域近傍、例えば表面から数十μｍのところでは数十
μｍ程度である。
放出された電子は小数キャリアとして振るまうことにな
り、再結合過程により寿命が尽きることになる。その平
均的な移動距離（拡散長）はシリコン基板の十分深いと
ころでは数百μＷ、浅いところ即ちデバイスが形成され
た領域近傍、例えば表面から数十μｍのところでは数十
μｍ程度である。
ＭＯＳＦＥＴで構成されたＤ −ＲＡ Ｍは、動作原理
上、表面から熱的に非平衡状態の空乏層を利用すること
にあり、このような空乏層に基板中に放出された自由な
電子が接近すると、この空乏層にとり込まれることにな
る。このような電子の移動が顕著に発生ずると、熱的に
非平衡な状態がより速く熱平衡状態になシ、Ｄ−ＲＡＭ
の動作特性を阻害することになる。まだ正札が多量に基
板中に放出されると基板の電位が正に上タトシ、見掛は
上基板バイアスが正にシフトし、デバイヌ特性を変化さ
せることになる。このような不都合に２１’ して従来
のＮチャシネ３ＭＯ５ＦＥＴは、上述のようにＰ型シリ
コン基板が用いられて、第１図に示しだようにシリコン
基板裏面を負の電位で固定し、寸だシリコン基板として
約４００μｍの比較的薄ものを利用するため、シリコン
基板中に発生した正孔は直ちに裏面に掃き去られること
で、上述のような自由電子の影響を除去している。
上、表面から熱的に非平衡状態の空乏層を利用すること
にあり、このような空乏層に基板中に放出された自由な
電子が接近すると、この空乏層にとり込まれることにな
る。このような電子の移動が顕著に発生ずると、熱的に
非平衡な状態がより速く熱平衡状態になシ、Ｄ−ＲＡＭ
の動作特性を阻害することになる。まだ正札が多量に基
板中に放出されると基板の電位が正に上タトシ、見掛は
上基板バイアスが正にシフトし、デバイヌ特性を変化さ
せることになる。このような不都合に２１’ して従来
のＮチャシネ３ＭＯ５ＦＥＴは、上述のようにＰ型シリ
コン基板が用いられて、第１図に示しだようにシリコン
基板裏面を負の電位で固定し、寸だシリコン基板として
約４００μｍの比較的薄ものを利用するため、シリコン
基板中に発生した正孔は直ちに裏面に掃き去られること
で、上述のような自由電子の影響を除去している。
しかしＩＣ，ＬＳＩ等の半導体装置が多機能化し、また
多品種化するに伴って、上述のように裏面から基板バイ
アス電圧を印加し得る構造のみには限られず、チップ表
面から取らざるを得ない事態がしばしば生じ、このよう
な場合には従来装置のように自由ギヤリアの影響を速や
かに除去することができず、特に上記のような自由キャ
リアが一つの原因になって生じるダイナミックＲＡＭに
おけるソフトエラーは、対策が望まれていた。
多品種化するに伴って、上述のように裏面から基板バイ
アス電圧を印加し得る構造のみには限られず、チップ表
面から取らざるを得ない事態がしばしば生じ、このよう
な場合には従来装置のように自由ギヤリアの影響を速や
かに除去することができず、特に上記のような自由キャ
リアが一つの原因になって生じるダイナミックＲＡＭに
おけるソフトエラーは、対策が望まれていた。
〈発明の目的〉
本発明は上記従来装置の問題点に鑑みてなされたもので
、チップ主表面に基板バイアス電圧印加のだめの電極を
設けた半導体装置においても、シリコン基板中に発生す
る自由ギヤリアによる影響を著しく改善したＮチャンネ
ルＭＯ５集積回路装置を提供するものである。
、チップ主表面に基板バイアス電圧印加のだめの電極を
設けた半導体装置においても、シリコン基板中に発生す
る自由ギヤリアによる影響を著しく改善したＮチャンネ
ルＭＯ５集積回路装置を提供するものである。
〈実施例〉
第２図において、Ｎチャンネ／Ｌ／ＭＯ８ＦＥＴを組み
込むためのシリコン半導体基板は、Ｎ型基板７上にＰ型
層８を形成した多層構造からなる。このようなシリコン
半導体基板は、例えばまずＮ型シリコン基板７を準備し
、該Ｎ型シリコン基板７の表面にイオン注入技術、寸た
は熱拡散技術等によりボロン等のＰ型不純物を拡散して
形成するが、１ｉｕＮ型シリコン基板上にＰ型のエピタ
キシャ／Ｉ／層を形成することにより作成することがで
きる。
込むためのシリコン半導体基板は、Ｎ型基板７上にＰ型
層８を形成した多層構造からなる。このようなシリコン
半導体基板は、例えばまずＮ型シリコン基板７を準備し
、該Ｎ型シリコン基板７の表面にイオン注入技術、寸た
は熱拡散技術等によりボロン等のＰ型不純物を拡散して
形成するが、１ｉｕＮ型シリコン基板上にＰ型のエピタ
キシャ／Ｉ／層を形成することにより作成することがで
きる。
Ｐ型層８の厚みは実用的にはほぼ３〜２０μｍ程度、Ｐ
型不純物濃度（またはアクセグタ濃度）は平均的Ｉ！［
、！： Ｌ−ｒ Ｉ Ｘ １０′５″／ｃｍ” 〜Ｉ
Ｘ １０１７”３６ｎ’程度に形成し、これらはＭＯ５
ＦＥＴ特性等を考慮して決定される。
型不純物濃度（またはアクセグタ濃度）は平均的Ｉ！［
、！： Ｌ−ｒ Ｉ Ｘ １０′５″／ｃｍ” 〜Ｉ
Ｘ １０１７”３６ｎ’程度に形成し、これらはＭＯ５
ＦＥＴ特性等を考慮して決定される。
上記のように主表面がＰ型層８に形成されたシリコン半
導体に、従来公知の半導体製造技術によってＮ型不純物
領域９及び１ｏがソーヌ或いはドレインとして形成され
、副領域間の基板表面上にゲート絶縁膜１１を介してゲ
ート電極１２が設けられる。上記ＭＯ５ＦＥＴはソース
電圧ＶＳＳ、ドレイン電圧ＶＤＤ及びゲート電圧■６Ｇ
が印加されてＮチャシネ３ＭＯ５ＦＥＴとして駆動する
。
導体に、従来公知の半導体製造技術によってＮ型不純物
領域９及び１ｏがソーヌ或いはドレインとして形成され
、副領域間の基板表面上にゲート絶縁膜１１を介してゲ
ート電極１２が設けられる。上記ＭＯ５ＦＥＴはソース
電圧ＶＳＳ、ドレイン電圧ＶＤＤ及びゲート電圧■６Ｇ
が印加されてＮチャシネ３ＭＯ５ＦＥＴとして駆動する
。
上記各電圧を印加して動作させるにあた−９て、Ｐ型層
８のソース及びドレイン領域が形成された同一主表面に
、Ｐ型層８にＯｖ又は負のバイアス電圧ＶＢＢを印加す
るだめのパイアヌ印加端子１３が設けられる。バイアス
印加端子１３をシリコン層８の表面に設けることは、ソ
ース及びドレイン領域等にメタルコンタクトホールを開
口する工程ヒ同時に作成するか、または各領域の電極形
成と前後して、主表面を被う絶縁膜にＰ型層８に直接到
達する開口を設け、次にメタル配線パターンをこの上に
とることにより作成することができる。
８のソース及びドレイン領域が形成された同一主表面に
、Ｐ型層８にＯｖ又は負のバイアス電圧ＶＢＢを印加す
るだめのパイアヌ印加端子１３が設けられる。バイアス
印加端子１３をシリコン層８の表面に設けることは、ソ
ース及びドレイン領域等にメタルコンタクトホールを開
口する工程ヒ同時に作成するか、または各領域の電極形
成と前後して、主表面を被う絶縁膜にＰ型層８に直接到
達する開口を設け、次にメタル配線パターンをこの上に
とることにより作成することができる。
次に上記Ｐ型層を用いて形成されたＭＯＳＦＥＴの自由
キャリアが与える影響を説明する。上述のような放射線
照射によって発生したシリコン基板中の自由キャリアの
うち電子は、第３図に示すエネルギダイヤグラムに従っ
て動作し、Ｎ型基板７中に流入し易くなってＭＯＳＦＥ
Ｔにほとんど影響することがなく、デバイス上の問題点
は解消される。即ち上記実施例において、Ｎ型基板７の
電位は意図的には固定されず、Ｐ型層８との境界部に発
生する空乏層の電位差は静電的なものであり、この電位
差による空乏層中の電界のために空乏層端に接近した電
子はＮ型基板７中に流入する。このため上記電子の基板
表面に沿う方向の拡散長は結果的に短かくなり、ＭＯＳ
ＦＥＴがダイナミックＲＡＭとして動作する場合に誤動
作を誘発する頻度が著しく減少する。尚アルファ粒子の
入射等により生じる可能性のあるＮ型基板７中の電子に
ついては、逆にＮ−Ｐ接触電位差のだめＰ型基板中に流
入することは困難となり、同様に誤動作の発生を阻止す
ることができる。
キャリアが与える影響を説明する。上述のような放射線
照射によって発生したシリコン基板中の自由キャリアの
うち電子は、第３図に示すエネルギダイヤグラムに従っ
て動作し、Ｎ型基板７中に流入し易くなってＭＯＳＦＥ
Ｔにほとんど影響することがなく、デバイス上の問題点
は解消される。即ち上記実施例において、Ｎ型基板７の
電位は意図的には固定されず、Ｐ型層８との境界部に発
生する空乏層の電位差は静電的なものであり、この電位
差による空乏層中の電界のために空乏層端に接近した電
子はＮ型基板７中に流入する。このため上記電子の基板
表面に沿う方向の拡散長は結果的に短かくなり、ＭＯＳ
ＦＥＴがダイナミックＲＡＭとして動作する場合に誤動
作を誘発する頻度が著しく減少する。尚アルファ粒子の
入射等により生じる可能性のあるＮ型基板７中の電子に
ついては、逆にＮ−Ｐ接触電位差のだめＰ型基板中に流
入することは困難となり、同様に誤動作の発生を阻止す
ることができる。
またＰ型シリコン層８中に発生した正孔は、例えば第３
図のエネルギダイヤグラムでみるとＮ型基板７中に流入
できず、Ｐ型層８中に留まるため−に悪影響を及ぼすよ
うにみえるが、逆にＮ−Ｐ層境界で踏ね返されて比較的
薄いＰ型層８に取り込まれ、そのために正孔はＰ型車−
基板に比べて効゛率的に、例えばＦＥＴのソース領域の
ような接地電位の近傍に発生する空乏層中に取り込まれ
ることとなり、正札による悪影響をも轢減することがで
きる。
図のエネルギダイヤグラムでみるとＮ型基板７中に流入
できず、Ｐ型層８中に留まるため−に悪影響を及ぼすよ
うにみえるが、逆にＮ−Ｐ層境界で踏ね返されて比較的
薄いＰ型層８に取り込まれ、そのために正孔はＰ型車−
基板に比べて効゛率的に、例えばＦＥＴのソース領域の
ような接地電位の近傍に発生する空乏層中に取り込まれ
ることとなり、正札による悪影響をも轢減することがで
きる。
〈効 果〉
以上本発明によれば、シリコン基板中に発生した自由電
子または正孔は、その発生地点近傍で消滅させることが
でき、自由キャリアによる弊害を除くことができ、ＲＡ
Ｍ等の集積回路における誤動作の発生を阻止すること
ができ、集積回路の信頼性を高めることができる。
子または正孔は、その発生地点近傍で消滅させることが
でき、自由キャリアによる弊害を除くことができ、ＲＡ
Ｍ等の集積回路における誤動作の発生を阻止すること
ができ、集積回路の信頼性を高めることができる。
第１図は従来のＤ−ＲＡＭの一部を示す半導体基板断面
図、第２図は本発明による一実施例の断面図、第３図は
同実施例を説明するだめのエネルギダイアグラムである
。 ７：Ｎ型シリコン基板 ８：Ｐ型シリコン層９．１０：
Ｎ型領域 １２：ゲート電極１３：基板バイアス印加端
子
図、第２図は本発明による一実施例の断面図、第３図は
同実施例を説明するだめのエネルギダイアグラムである
。 ７：Ｎ型シリコン基板 ８：Ｐ型シリコン層９．１０：
Ｎ型領域 １２：ゲート電極１３：基板バイアス印加端
子
Claims (1)
- １ 半導体回路基板の主表面に基板バイアスのためのＶ
ＢＢ電極が形成されたＮチャンネ／ｌ／ＭＯ５集積回路
装置において、上記半導体回路基板はＮ ７（４Ｊシリ
コン基板上にＰ型シリコン層が形成され、該Ｐ型シリコ
ン層に集積回路素子を組み込むと共に、基板バイアヌ印
加端子が設けられてなることを特徴とするＮチャンネｔ
ｖ Ｍ ＯＳ 集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143179A JPS6032356A (ja) | 1983-08-03 | 1983-08-03 | Νチャンネルｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143179A JPS6032356A (ja) | 1983-08-03 | 1983-08-03 | Νチャンネルｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6032356A true JPS6032356A (ja) | 1985-02-19 |
Family
ID=15332729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58143179A Pending JPS6032356A (ja) | 1983-08-03 | 1983-08-03 | Νチャンネルｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032356A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0265593A2 (en) * | 1986-09-30 | 1988-05-04 | Kabushiki Kaisha Toshiba | Field-effect transistor formed in a semi-insulating substrate |
| US5386135A (en) * | 1985-09-25 | 1995-01-31 | Hitachi, Ltd. | Semiconductor CMOS memory device with separately biased wells |
| US6740958B2 (en) | 1985-09-25 | 2004-05-25 | Renesas Technology Corp. | Semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279787A (en) * | 1975-12-26 | 1977-07-05 | Toshiba Corp | Integrated circuit device |
| JPS54127291A (en) * | 1978-03-27 | 1979-10-03 | Cho Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor ic device |
-
1983
- 1983-08-03 JP JP58143179A patent/JPS6032356A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279787A (en) * | 1975-12-26 | 1977-07-05 | Toshiba Corp | Integrated circuit device |
| JPS54127291A (en) * | 1978-03-27 | 1979-10-03 | Cho Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor ic device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386135A (en) * | 1985-09-25 | 1995-01-31 | Hitachi, Ltd. | Semiconductor CMOS memory device with separately biased wells |
| US5497023A (en) * | 1985-09-25 | 1996-03-05 | Hitachi, Ltd. | Semiconductor memory device having separately biased wells for isolation |
| US6208010B1 (en) | 1985-09-25 | 2001-03-27 | Hitachi, Ltd. | Semiconductor memory device |
| US6740958B2 (en) | 1985-09-25 | 2004-05-25 | Renesas Technology Corp. | Semiconductor memory device |
| US6864559B2 (en) | 1985-09-25 | 2005-03-08 | Renesas Technology Corp. | Semiconductor memory device |
| EP0265593A2 (en) * | 1986-09-30 | 1988-05-04 | Kabushiki Kaisha Toshiba | Field-effect transistor formed in a semi-insulating substrate |
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