JPS60121775A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS60121775A JPS60121775A JP23096883A JP23096883A JPS60121775A JP S60121775 A JPS60121775 A JP S60121775A JP 23096883 A JP23096883 A JP 23096883A JP 23096883 A JP23096883 A JP 23096883A JP S60121775 A JPS60121775 A JP S60121775A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半絶縁性半導体基板の一表面部に形成された
動作Ｎに作成された電界効果トランジスタの構造に関す
るものでおる。
動作Ｎに作成された電界効果トランジスタの構造に関す
るものでおる。
以下、電界効果トランジスタとしてヒ化ガリウムＭＢＢ
形電界効果トランジスタ（以下ｒＧａＡｓＦ］ｌ！Ｔ」
と略称する。）を例に挙げて説明する。
形電界効果トランジスタ（以下ｒＧａＡｓＦ］ｌ！Ｔ」
と略称する。）を例に挙げて説明する。
第１図は従来のＧａＡｓＦＥＴの構成を示す断面図で、
このＧａＡｓ ＦＩＣＴは半絶縁％）ＧａＡｅ基板（１
）の表面部に動作層（２ａ）を形成し、この動作層（２
ａ）の表面上にＧａＡｓに対してショットキーバリア接
合を形成する金属層からなるゲート電極（３）と、Ｇａ
ＡＢに対してオーミック性接触を形成するソース電極（
４）およびドレイン電極（６）を設けたものである。こ
の従来のＧａＡｓ ＦＩＴでは同じ基板ｉｌ＋の表面部
に別個の動作層（２ｂ）の表面上に電極（６）が形成さ
れており、この電極（６）が上記ＧａＡｓ ＦＦ１ｉＴ
のしきい値電圧より低い電圧にバイアスされている場合
、空乏層（）ａ）が形成されＧａＡｓ ｙｚ’ｒのしき
い値電圧が高くなる。この現象は一般にバックゲーティ
ング効果あるいは基板効果と呼ばれるものである。この
バックゲーテインク効果は負の電源を用いるＧａＡｓ
ＦＦ、Ｔ形ディジタル集積回路（工すにおいて、しきい
値電圧の増加および飽和電流の減少などの惑影響を生じ
る。なお、纂１図において、（７ｂ）はゲート電極（３
）から延びる空乏層である。
このＧａＡｓ ＦＩＣＴは半絶縁％）ＧａＡｅ基板（１
）の表面部に動作層（２ａ）を形成し、この動作層（２
ａ）の表面上にＧａＡｓに対してショットキーバリア接
合を形成する金属層からなるゲート電極（３）と、Ｇａ
ＡＢに対してオーミック性接触を形成するソース電極（
４）およびドレイン電極（６）を設けたものである。こ
の従来のＧａＡｓ ＦＩＴでは同じ基板ｉｌ＋の表面部
に別個の動作層（２ｂ）の表面上に電極（６）が形成さ
れており、この電極（６）が上記ＧａＡｓ ＦＦ１ｉＴ
のしきい値電圧より低い電圧にバイアスされている場合
、空乏層（）ａ）が形成されＧａＡｓ ｙｚ’ｒのしき
い値電圧が高くなる。この現象は一般にバックゲーティ
ング効果あるいは基板効果と呼ばれるものである。この
バックゲーテインク効果は負の電源を用いるＧａＡｓ
ＦＦ、Ｔ形ディジタル集積回路（工すにおいて、しきい
値電圧の増加および飽和電流の減少などの惑影響を生じ
る。なお、纂１図において、（７ｂ）はゲート電極（３
）から延びる空乏層である。
上記バックゲーティング効果の影響を小さくするために
、従来ホウ素（Ｂ ）イオン、酸素（０）イオンなどの
イオン注入によって素子間分離を行うなどの手段が用い
られてきた。この方法は基板（１）の抵抗（８）を十分
に鳥＜シて、電極（６）に十分大きい負の電圧を印加し
ても、抵抗（８）による電圧降下によって空乏層（７ａ
）にかかる電圧が小さくなるようにしたものである。こ
れは、基板（１）の抵抗（８）は主に電極ｌｅｔ 、
ｆａｔ間の表面リーク電流によって低下しているので、
上述のＢ、ｏ などのイオン注入により、表面リーク電
流を小さくしている。
、従来ホウ素（Ｂ ）イオン、酸素（０）イオンなどの
イオン注入によって素子間分離を行うなどの手段が用い
られてきた。この方法は基板（１）の抵抗（８）を十分
に鳥＜シて、電極（６）に十分大きい負の電圧を印加し
ても、抵抗（８）による電圧降下によって空乏層（７ａ
）にかかる電圧が小さくなるようにしたものである。こ
れは、基板（１）の抵抗（８）は主に電極ｌｅｔ 、
ｆａｔ間の表面リーク電流によって低下しているので、
上述のＢ、ｏ などのイオン注入により、表面リーク電
流を小さくしている。
このような、従来のイオン注入による基板抵抗（８）の
高抵抗化は、１！極（６１への直流電圧印加の場合は有
効であるが、基板内キャリヤの寿命より十分短い周期の
高周波であるマイクロ波帯の交流電界を印加した場合、
基板（１）は容蓋性負Ｎ７となり、基板［１１での電圧
降下は小さくなり、空乏層（７ａ）にかかる電界は大き
くなるので、バックゲーティング効果が大きくなってい
た。
高抵抗化は、１！極（６１への直流電圧印加の場合は有
効であるが、基板内キャリヤの寿命より十分短い周期の
高周波であるマイクロ波帯の交流電界を印加した場合、
基板（１）は容蓋性負Ｎ７となり、基板［１１での電圧
降下は小さくなり、空乏層（７ａ）にかかる電界は大き
くなるので、バックゲーティング効果が大きくなってい
た。
この発明は以上のような点に鑑みてなされたもので、動
作層の形成領域を囲んで、基板上にシールド電極を設け
、これをしきい値電圧以上の電圧に保持することによっ
て、バックゲーティング効果が小さい電界効果トランジ
スタを提供するものである。
作層の形成領域を囲んで、基板上にシールド電極を設け
、これをしきい値電圧以上の電圧に保持することによっ
て、バックゲーティング効果が小さい電界効果トランジ
スタを提供するものである。
第２図Ａはこの発明の一実施例の構成で示す断面図、第
２図Ｂはその平面図で、第２図Ａは第２図Ｂの■Ａ−ｌ
ＩＡ線での断面に相当する。図において、１４１図の従
来例と同一符号は同等部分を示し、その説明は重複を避
ける。この実施例では、基板（１）の表面上に、動作層
（２ａ）と電極（６）との間を通って動作層（２ａ）を
囲むようにシールド電極（９）が形成されている。この
シールド電＆（９）はｏａｋｓに対してショットキーバ
リア接合またはオーミック接触を形成するものである。
２図Ｂはその平面図で、第２図Ａは第２図Ｂの■Ａ−ｌ
ＩＡ線での断面に相当する。図において、１４１図の従
来例と同一符号は同等部分を示し、その説明は重複を避
ける。この実施例では、基板（１）の表面上に、動作層
（２ａ）と電極（６）との間を通って動作層（２ａ）を
囲むようにシールド電極（９）が形成されている。この
シールド電＆（９）はｏａｋｓに対してショットキーバ
リア接合またはオーミック接触を形成するものである。
そして、このシールド電極（９）には動作層（２ａ）に
形成されたＧａＡｓ Ｆｌ；Ｔのしきい値電圧以上の電
圧を印加する。なお、（８ａ）、 （８ｂ）は基板抵抗
である。
形成されたＧａＡｓ Ｆｌ；Ｔのしきい値電圧以上の電
圧を印加する。なお、（８ａ）、 （８ｂ）は基板抵抗
である。
この実施例では、マイクロ波帯の交流電圧が電極（６）
に印加されても、動作Ｊｉ＃ （２ａ）はシールド電極
（９）によってシールドされているので交流電界の影響
を受けない。直流電圧のときも勿論同様である０ この実施例でＧ；１．、ＩＪ−り電流が大きい場合、電
極（６１から動作層（２ａ）に流れ込む電流がデバイス
特性に影脅を及ぼす可能性があるが、この場合は、従来
ｌｋ−で用いていた、Ｂ＋イオン、０＋イオンナどのイ
オン注入による素子分離形式を併用することによってリ
ーク電流を抑制することができる。
に印加されても、動作Ｊｉ＃ （２ａ）はシールド電極
（９）によってシールドされているので交流電界の影響
を受けない。直流電圧のときも勿論同様である０ この実施例でＧ；１．、ＩＪ−り電流が大きい場合、電
極（６１から動作層（２ａ）に流れ込む電流がデバイス
特性に影脅を及ぼす可能性があるが、この場合は、従来
ｌｋ−で用いていた、Ｂ＋イオン、０＋イオンナどのイ
オン注入による素子分離形式を併用することによってリ
ーク電流を抑制することができる。
なお、上側では半導体基板にＧａＡｓを用いた場合につ
いて説明したが、リン化インジウム（工ｎＰ）その他の
半絶縁性基板を用いた他界効果トランジスタにもこの発
明は広く適用できる。
いて説明したが、リン化インジウム（工ｎＰ）その他の
半絶縁性基板を用いた他界効果トランジスタにもこの発
明は広く適用できる。
以上説明したように、この発明になる電界効果トランジ
スタではそれが形成される動作層の形成領域を囲むシー
ルド電極を設け、これに当該電界効果トランジスタのし
きい値電圧以上の電圧を印加するようにしたので、変流
電界印加時にもバンクゲーテインク効果を避けられる。
スタではそれが形成される動作層の形成領域を囲むシー
ルド電極を設け、これに当該電界効果トランジスタのし
きい値電圧以上の電圧を印加するようにしたので、変流
電界印加時にもバンクゲーテインク効果を避けられる。
第１図は従来のＧａＡｓＦＩＴの構成を示す断面図、第
２図はこの発弘の一実施例を示し、琳２図Ａはその断面
図、第２図Ｂは平面図である。 図において、ｆｌｌは半絶縁性半導体基板、（２ａ）は
動作層、（３）はゲート電極、（４）はソース電極、（
５）はドレイン電極、（６）は（外部の）１！極、（９
）はシールド電極である。 なお、図中同一符号は同一または相当部分を示＃−〇 代理人 大岩増雄
２図はこの発弘の一実施例を示し、琳２図Ａはその断面
図、第２図Ｂは平面図である。 図において、ｆｌｌは半絶縁性半導体基板、（２ａ）は
動作層、（３）はゲート電極、（４）はソース電極、（
５）はドレイン電極、（６）は（外部の）１！極、（９
）はシールド電極である。 なお、図中同一符号は同一または相当部分を示＃−〇 代理人 大岩増雄
Claims (1)
- ｆｉｌ 半絶縁性半導体基板の一生面部に形成された動
作層に形成された電界効果トランジスタにおいて、上記
半絶縁性半導体基板の上の上記動作層の形成領域以外の
部分に設けられ当該電界効果トランジスタに影智を与え
る電極と上記動作層との−ｊを通って上記動作層の形成
領域を四むように上記半絶縁半導体基板の上記主面上に
形成され当該電界効果トランジスタのしきい値電圧以上
の電圧が印加されるシールド電極を備えたことを特徴と
する電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23096883A JPS60121775A (ja) | 1983-12-05 | 1983-12-05 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23096883A JPS60121775A (ja) | 1983-12-05 | 1983-12-05 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60121775A true JPS60121775A (ja) | 1985-06-29 |
Family
ID=16916140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23096883A Pending JPS60121775A (ja) | 1983-12-05 | 1983-12-05 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60121775A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4775878A (en) * | 1986-09-30 | 1988-10-04 | Kabushiki Kaisha Toshiba | Semiconductor device formed in semi-insulative substrate |
| CN114675444A (zh) * | 2020-12-10 | 2022-06-28 | 群创光电股份有限公司 | 电子装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4844276A (ja) * | 1971-10-10 | 1973-06-26 | ||
| JPS4914797A (ja) * | 1972-06-09 | 1974-02-08 | ||
| JPS5125991A (ja) * | 1974-08-27 | 1976-03-03 | Nippon Electric Co |
-
1983
- 1983-12-05 JP JP23096883A patent/JPS60121775A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4844276A (ja) * | 1971-10-10 | 1973-06-26 | ||
| JPS4914797A (ja) * | 1972-06-09 | 1974-02-08 | ||
| JPS5125991A (ja) * | 1974-08-27 | 1976-03-03 | Nippon Electric Co |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4775878A (en) * | 1986-09-30 | 1988-10-04 | Kabushiki Kaisha Toshiba | Semiconductor device formed in semi-insulative substrate |
| CN114675444A (zh) * | 2020-12-10 | 2022-06-28 | 群创光电股份有限公司 | 电子装置 |
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