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Die Erfindung bezieht sich auf ein Verfahren mm Herstellen einer
integrierten Schaltung mit einem Halbleiterkörper mit einer Oberfläche, an die ein erstes
und ein zweites Oberflächengebiet grenzen, wobei das erste Oberflächengebiet von
einem ersten Leitungstyp ist und für mindestens einen Feldeffekttransistor mit isolierter
Gate-Elektrode und mit einer Source-Zone sowie Drain-Zone vom zweiten Leitungstyp
bestimmt ist, und wobei das zweite Oberflächengebiet für mindestens ein weiteres
Schaltungselement bestimmt ist, das eine an die Oberfläche grenzende erste
Elektrodenzone aufweist, die einen ersten Oberflächenteil der Oberfläche belegt, sowie
eine in dem ersten Oberflächenteil an die Oberfläche grenzende zweite Elektrodenzone,
die einen zu dem der ersten Elektrodenzone entgegengesetzten Leitungstyp hat, wobei
gleichzeitig mit der Gate-Elektrode des Feldeffekttransistors über wenigstens einem Teil
der ersten Elektrodenzone ein Muster aus leitendem Material auf einer vorhandenen
ersten isolierenden Schicht angebracht wird, wobei dieses Muster mindestens einen
ersten Teil des Randes einer bei einer ersten Dotierungsbehandlung zu verwendenden
ersten Öffnung zum Anbringen von Dotierung für die zweite Elektrodenzone bestimmt,
wobei ein in der ersten Öffnung liegender Teil der ersten Isolierschicht entfernt wird,
und wobei nach der ersten Dotierungsbehandlung, wobei gleichzeitig Dotierung für die
zweite Elektrodenzone und für die Source- und die Drain-Zone des Feldeffekttransistors
angebracht wird, über das Muster und in der ersten Öffnung eine zweite Schicht aus
isolierendem Material angebracht wird, wobei die zweite Isolierschicht unter
Anwendung einer mit zweiten Öffnungen versehenen maskierenden Schicht örtlich
entfernt wird und eine leitende Schicht zum elektrischen Anschluß der zweiten
Elektrodenzone angebracht wird, die auf einem zweiten Oberflächenteil der zweiten
Elektrodenzone liegt.
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Ein derartiges Verfahren ist aus der deutschen Patentanmeldung (DE-A)
3023616 bekannt, die am 22. Januar 1981 zur Einsicht ausgelegt wurde. Dabei wird
außer dem Feldeffekttransistor ein lateraler bipolarer Transistor verwirklicht, dessen
Basiszone die erste Elektrodenzone und dessen Emitterzone die zweite Elektrodenzone
bildet und wobei der zwischen der Emitter- und der Kollektorzone liegende Teil der
Basiszone mit einem auf einer Isolierschicht liegenden leitenden Muster bedeckt ist, das
die Emitterzone wie ein Ring umgibt und das mit dem elektrischen Anschluß der
Emitterzone verbunden sein kann. Das leitende Muster dient dazu, die Rekombination
von Ladungsträgern an der Oberfläche in dem darunter liegenden Teil der Basiszone zu
verringern. Der bipolare Transistor wird auf diese Weise hergestellt um die elektrischen
Anschlüsse der Emitterzone und der Kollektorzone in einem relativ geringen Abstand
voneinander anbringen zu können und gleichzeitig dennoch eine leitende Schicht über
dem genannten Teil der Basiszone verwirklichen zu können. Dadurch, daß der
Emitterund/oder der Kollektoranschluß das über der Basiszone liegende leitende Muster
überlappen können, wird in dieser Struktur Raumgewinn erzielt.
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Die vorliegende Erfindung hat nun u.a. zur Aufgabe, anzugeben, wie bei
der Herstellung integrierter Schaltungen mit Feldeffekttransistoren und bei bipolaren
Schaltungselementen insbesondere bipolaren Transistoren in diesen bipolaren
Schaltungselementen relativ kleine Elektrodenzonen angewandt werden können.
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Ein bekanntes Verfahren, in bipolaren Schaltungselementen relativ kleine
Elektrodenzonen zu verwirklichen, besteht darin, daß eine Öffnung in einer isolierenden
Schicht zunächst als Dotierungsöffnung benutzt wird um die Dotierung für die
betreffende kleine Elektrodenzone im Halbleiterkörper anzubringen und danach auch als
Kontaktöffnung um den in Form einer leitenden Schicht auszubildenden elektrischen
Anschluß für diese Elektrodenzone mit dieser Elektrodenzone zu verbinden. In diesem
Fall braucht zum Anbringen der Kontaktöffnung nicht die übliche Ausrichttoleranz
gegenüber der Dotierungsöffnung eingehalten zu werden. Dieses Verfahren wird
beispielsweise bei sogenannten "washed-out" Emittern angewandt.
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In dem üblichsten Verfahren zum Herstellen integrierter Schaltungen mit
Feldeffekttransistoren wird die Gate-Elektrode als Maskierung beim Anbringen von
Dotierung für die Source- und die Drain-Zone benutzt. Bei einer späteren Bearbeitung
werden dann mit Hilfe einer Maske über der Source- und Drain-Zone Kontaktöffnungen
angebracht. Wenn in diesen integrierten Schaltungen zugleich bipolare
Schaltungselemente vorgesehen sind mit einer Elektrodenzone, die gleichzeitig mit der
Source- und der Drain-Zone angebracht wird, muß auch hier das Muster für die
Kontaktöffnung gegenüber der betreffenden Elektrodenzone ausgerichtet werden. Das
oben beschriebene Verfahren, das bei "washed-out" Emittern angewandt wird, paßt also
nicht in dieses Verfahren.
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Ein weiterer Nachteil des beschriebenen Verfahrens, das bei "washed-
out" Emittern angewandt wird ist, daß je nachdem die Abmessungen in der integrierten
Schaltung kleiner und damit zusammenhängend die Elektrodenzonen untiefer werden,
das Risiko, daß der pn-Übergang, der die betreffende Elektrodenzone begrenzt,
innerhalb der Kontaktöffnung durch den elektrischen Anschluß der Elektrodenzone kurz
geschlossen ist, größer wird. Ein derartiger Kurzschluß kann u.a. die Folge der
Tatsache sein, daß die Dotierungsöffnung nach der Dotierungsbehandlung und vor dem
Anbringen des elektrischen Anschlusses gereinigt werden muß. Nahezu unvermeidlich
werden bei diesem Reinigen bzw. "Waschen" auch die Ränder der Dotierungsöffnung
einigermaßen angeätzt.
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Die vorliegende Erfindung hat nun u.a. zur Aufgabe, auch die
obengenannten Nachteile, die mit der Anwendung relativ kleiner Elektrodenzonen
einhergehen, wenigstens im wesentlichen zu vermeiden, und dieser Erfindung liegt u.a.
die Erkenntnis zugrunde, daß auch in einem Verfahren, bei dem Gate-Elektroden auf
übliche Weise als Maskierung beim Anbringen von Dotierung für Source- und Drain-
Zonen benutzt werden, in bipolaren Schaltungselementen, wie bipolaren Transistoren,
nötigenfalls die Ausrichttoleranz zum Herstellen von Kontaktöffnungen nahezu
ausgeschaltet werden kann.
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Ein Verfahren der eingangs beschriebenen Art weist dazu nach der
Erfindung das Kennzeichen auf, daß beim Entfernen der zweiten Schicht eine zweite
Öffnung derart über der zweiten Elektrodenzone liegt, daß der erste Teil des Randes der
ersten Öffnung wenigstens teilweise innerhalb der zweiten Öffnung liegt, daß diese
örtliche Entfernung der zweiten Schicht in einem anisotropen Ätzverfahren derart
durchgeführt wird, daß in der ersten Öffnung ein längs des innerhalb der zweiten
Öffnung liegenden Teils des Randes des Musters liegender Randteil der zweiten
isolierenden Schicht zurückbleibt, wonach die leitende Schicht derart angebracht wird,
daß der zweite Oberflächenteil an der Stelle, wo der Rand der ersten Öffnung innerhalb
der zweiten Öffnung liegt, sich nahezu bis an diesen Rand erstreckt.
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Es sei erwahnt, daß es aus der internationalen Anmeldung Nr. WO-A-
8.601.639 an sich bekannt ist, die Größe einer Kontaktöffnung in einer Isolierschicht
dadurch zu verringern, daß ein Randteil aus Isoliermaterial in der Kontaktöffnung an
dem Rand derselben vorgesehen wird, damit dieser Rand geglättet wird, so daß eine
leitende Schicht angebracht werden kann mit einer besseren Randbedeckung. In dieser
Veröffentlichung ist jedoch nicht von der Herstellung eines Feldeffekttransistors
zusammen mit einem bipolaren Schaltungselement in ein und demselben
Halbleiterkörper die Rede.
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In dem erfindungsgemäßen Verfahren wird in derselben
Bearbeitungsphase, in der die Gate-Elektrode des Feldeffekttransistors verwirklicht
wird, in dem weiteren Schaltungselement, das meistens ein bipolares Schaltungselement
ist, ein durch eine Isolierschicht von der ersten Elektrodenzone getrenntes leitendes
Muster angebracht. Dieses leitende Muster wird dazu benutzt, nötigenfalls einen Teil
der Begrenzung oder die ganze Begrenzung einer Dotierungsöffnung zum Anbringen der
zweiten Elektrodenzone zu bestimmen. Nach Durchführung der Dotierungsbehandlung
wird die Kontaktöffnung für die zweite Elektrodenzone von der durch das Muster
bestimmten Begrenzung der Dotierungszone dadurch abgeleitet, daß eine deponierte
isolierende Schicht örtlich und durch anisotropes Ätzen derart entfernt wird, daß an der
genannten Begrenzung Randteile dieser Isolierschicht zurückbleiben. Auf diese Weise,
und zwar dadurch, daß die Kontaktöffnung von der Dotierungsöffnung abgeleitet wird,
wird vermieden, daß für diese Kontaktöffnung eine Ausrichttoleranz gegenüber der
Dotierungsöffnung berücksichtigt werden muß. Außerdem wird der Vorteil erhalten,
daß die Kontaktöffnung kleiner ist als die Dotierungsöffnung. Dadurch werden auch
sehr untief liegende pn-Übergänge beim Anbringen des leitenden Anschlusses für die
zweite Elektrodenzone nach wie vor durchaus passiviert sein.
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Insofern der zweite Oberflächenteil nahezu bis an den Rand der ersten
Öffnung ragt, hat die Kontaktöffnung an dieser Stelle nahezu dieselbe Größe wie die
Dotierungsöffnung. Der Ausdruck "nahezu dieselbe Größe" bedeutet dabei, daß die
Kontaktöffnung an dieser Stelle ohne Berücksichtigung der üblichen Ausrichttoleranz
von dem betreffenden Teil des Randes der Dotierungsöffnung abgeleitet ist.
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Bei einer wichtigen bevorzugten Ausführungsform des
erfindungsgemäßen Verfahrens ist das zweite Oberflächengebiet vom zweiten
Leitungstyp und die erste Elektrodenzone ist vom ersten Leitungstyp und liegt in dem
zweiten Oberflächengebiet, und die erste Dotierungsbehandlung wird dabei derart
durchgeführt, daß die zweite Elektrodenzone vom zweiten Leitungstyp durch die erste
Elektrodenzone vom ersten Leitungstyp von dem an die erste Elektrodenzone
grenzenden Teil des zweiten Oberflächengebietes vom zweiten Leitungstyp getrennt ist. Die
auf diese Weise erhaltene Struktur kann als weiteres Schaltungselement einen vertikal
ausgebildeten bipolaren Transistor bilden.
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Auf vorteilhafte Weise werden die erste Isolierschicht und eine weitere
Isolierschicht zum Trennen der Gate-Elektrode des Feldeffekttransistors von dem ersten
Oberflächengebiet, gleichzeitig vorgesehen. Auf diese Weise kann die erste isolierende
Schicht erhalten werden, ohne daß dazu beim Herstellen der integrierten Schaltung
zusätzliche Bearbeitungsschritte erforderlich sind.
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Eine weitere bevorzugte Ausführungsform des erfindungsgemäßen
Verfahrens weist das Kennzeichen auf, daß das leitende Muster ein Muster aus
hochschmelzendem Material ist.
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Vorzugsweise wird als leitendes Muster ein Muster aus einem oder
mehreren Materialien gebildet, die gewählt sind aus der Gruppe, die aus Titan, Tantal,
Wolfram, Molybdän, Halbleitermaterial und Siliziden dieser Materialien besteht.
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Ein Ausführungsbeispiel der Eindung ist in der (nicht maßgerechten)
Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigen
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Figur 1A und Figur 1B einen Schnitt durch unterschiedliche Teile einer
Halbleiteranordnung während einer ersten Stufe der Herstellung;
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Figur 2A und 2B eine zugehörende Draufsicht der in Figur 1A/B
dargestellten Teile und
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Figur 3A und 3B bis einschließlich 6A und 6B einen Schnitt durch diese
Teile in weiteren Herstellungsstufen.
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Das Ausführungsbeispiel betrifft eine integrierte Schaltung mit
Feldeffekttransistoren mit einer isolierten Gate-Elektrode, die mit einem n-leitenden
Kanal oder mit einem p-leitenden Kanal ausgebildet sein können, und mit einem oder
mehreren bipolaren Transistoren mit einer vertikalen Struktur. Deutlichkeitshalber sind
in den betreffenden Figuren 1A,B bis einschließlich 6A,B nur ein Feldeffekttransistor
mit einem n-leitenden Kanal und ein vertikaler npn-Transistor dargestellt, wobei die
schematischen Figuren jeweils in zwei zusammengehörenden Teilen A und B aufgeteilt
sind, die unterschiedliche Teile desselben gemeinsamen Halbleiterkörpers 1 zeigen. Der
Teil A bezieht sich auf den bipolaren Transistor und der Teil B bezieht sich auf den
Feldeffekttransistor.
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Die Figuren 1A,B zeigen einen Halbleiterkörper 1, der beispielsweise ein
p-leitendes Siliziumsubstrat oder - Substratgebiet 2 aufweist und das auf übliche Weise
mit einem oder mehreren n-leitenden Oberflächengebieten 32 mit einem geeignet
gewählten Dotierungskonzentrationsprofil versehen ist. Die Oberflächengebiete 32
können beispielsweise mit Hilfe von Ionenimplantation erhalten sein, wobei
gewünschtenfalls auch zunächst ein Teil der Dotierung in einem Substrat angebracht
werden kann, wonach eine p-leitende Epitaxialschicht angewachsen und danach
zusätzlich eine weitere Dotierung über die Oberfläche 5 des Halbleiterkörpers 1 in der
nicht dargestellten Epitaxialschicht angebracht werden kann.
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Neben den n-leitenden Oberflächengebieten 32 kann auch das
Dotierungskonzentrationsprofil in p-leitenden Oberflächengebieten 31 des Substrats 32,
beispielsweise durch Implantation, auf übliche Weise an die zu verwirklichenden
Schaltungselementen und an die gewünschten elektrischen Eigenschaften derselben
angepaßt werden.
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Der Halbleiterkörper 1 kann weiterhin auf übliche Weise mit einer tiefen
Kontaktzone 8, mit einer p-leitenden kanalunterbrechenden Zone 33 und mit einem
Muster von Feldisolierung 6 versehen werden. Dieses letztere Muster kann
beispielsweise durch örtliche Oxidation des Halbleiterkörpers 1 erhalten werden. Das
Muster besteht dann aus Siliziumoxid. Auch andere herkömmliche Formen von
Feldisolierung, wie gefüllte Rillen, können verwendet werden. Die Feldisolierung 6
begrenzt an der Oberfläche 5 aktive Gebiete für die zu verwirklichenden Transistoren.
So kann beispielsweise der Halbleiterkörper 1 auch ein oder mehrere (nicht dargestellte)
n-leitende Oberflächengebiete 32 aufweisen, die dazu bestimmt sind, darin auf übliche
Weise einen oder mehrere Feldeffekttransistoren mit einer isolierten Gate-Elektrode und
einem p-leitenden Kanal anzubringen. In den Oberflächengebieten 32, die für
Feldeffekttransistoren bestimmt sind, kann eine tiefe Kontaktzone 8 fortgelassen
werden.
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In den aktiven Gebieten wird die Oberfläche 5 mit einer Isolierschicht 34
versehen, die dazu geeignet ist, als dielektrische Schicht für die Gate-Elektroden der
Feldeffekttransistoren wirksam zu sein. So wird beispielsweise die Schicht 34 durch
thermische Oxidation des Halbleiterkörpers 1 erhalten. Die Dicke der Schicht 34 kann
beispielsweise zwischen etwa 25 und 50 nm liegen. Danach wird mit Hilfe einer nicht
dargestellten Fotolackinaske Dotierung für die p-leitende Basiszone 9 (die erste
Elektrodenzone) in einem Teil des Oberflächengebietes 32 implantiert.
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Eine geeignete Dosis ist beispielsweise etwa 1.10¹&sup4; Bor-Atome je cm².
Die Implantationsenergie beträgt beispielsweise etwa 30 keV. Die Basiszone 9
beansprucht einen ersten Teil 10(5) der Oberfläche 5. Danach wird eine leitende Schicht
aus beispielsweise polykristallinem oder amorphem Silizium oder aus Titan, Tantal,
Molybdän oder Wolfram angebracht. Wenn eine Siliziumschicht als leitende Schicht
verwendet wird, kann diese Schicht auf übliche Weise beim Niederschlagen oder danach
dotiert werden, beispielsweise mit Hilfe von PH&sub3;. Die Dicke einer derartigen
Siliziumschicht beträgt beispielsweise 500 nm. Aus dieser Schicht wird außer der Gate-
Elektrode 35 auch ein Muster 11 aus leitendem Material, das über der Basiszone 9 auf
der dort vorhandenen ersten Isolierschicht 34 liegt, erhalten. Das Muster 11 bestimmt
mindestens einen ersten Teil 36 des Randes 36,37 einer Öffnung 12' (siehe auch die
Figuren 2A,B). Der übrige Teil 37 des Randes 36,37 der Öffnung 12' kann
beispielsweise nahezu mit einem Teil des Randes des Musters der Feldisolierung 6
zusammenfallen. Die Öffnung 12' kann auch als Ganzes durch das Muster 11 bestimmt
sein. In diesem Fall ist das Muster 11 beispielsweise ringförmig oder hat wenigstens
eine geschlossene Geometrie, wobei der Rand 36 rings herum in einem bestimmten
Abstand von dem Rand des Musters aus Feldisolierung 6 über der Basiszone 9 liegt.
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In dem betreffenden Beispiel bestimmt das Muster 11 zugleich einen Teil
38 des Randes 38,39 einer weiteren Öffnung 40', die außer der Öffnung 12' ebenfalls
über dem ersten Oberflächenteil 10 (5) liegt. Der übrige Teil 39 dieses Randes 38,39
fällt mit einem Teil des Randes des Musters der Feldisolierung 6 nahezu zusammen.
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Falls über die leitende Schicht noch eine Isolierschicht angebracht und
diese Schicht danach gleichzeitig mit der leitenden Schicht in Muster gebracht wird,
sind die Gate-Elektrode 35 und das Muster 11 auf der Oberseite mit einer nicht
dargestellten Isolierschicht bedeckt. Diese Isolierschicht kann beispielsweise
Siliziumnitrid oder Siliziumoxid aufweisen.
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Nachdem die Gate-Elektrode 35 und das Muster 11 erhalten worden sind,
wird vorzugsweise in dem Oberflächengebiet 31 örtlich Dotierung für Source- und
Drain-Zonen 41 und 42 des Feldeffekttransistors angebracht (Figur 3A,B). So kann
beispielsweise Phosphor implantiert werden und zwar mit einer Dosis von etwa
1.10¹³/cm² und mit einer Implantationsenergie von etwa 60 keV. Diese
Dotierungsbehandlung dient zum Erhalten relativ niedrig dotierter Teile 53 der
Source-Zone 41 und der Drain-Zone 42. Während dieser Dotierungsbehandlung kann der für
die Source-Zone 41 bestimmte Teil der Oberfläche 5 auch mit einer (nicht dargestellten)
maskierenden Schicht abgeschirmt sein, so daß nur die Drain-Zone 42 einen relativ
niedrig dotierten Teil 53 (42) hat.
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Daraufhin wird über die ganze Oberfläche des Halbleiterkörpers 1 eine
Isolierschicht aus beispielsweise Siliziumoxid mit einer Dicke von etwa 300 nm
angebracht. Diese Isolierschicht wird auf übliche Weise durch anisotropes Ätzen wieder
entfernt, wobei längs der Stehränder der Gate-Elektrode 35 und der Stehränder 36 und
38 des Musters 11 Randteile 43 zurückbleiben. Insofern die Ränder des Musters der
Feldisolierung 6, wie die Ränder 37 und 39, steil genug sind, werden auch längs dieser
Ränder Randteile dieser Isolierschicht beibehalten. Derartige Randteile sind
einfachheitshalber in den Figuren nicht dargestellt.
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Als Ergebnis der zuletzt beschriebenen Behandlung sind u.a. an der
Stelle der Öffnungen 12' und 40' verringerte Öffnungen 12 und 40 erhalten worden.
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Über die erhaltene Struktur wird eine Maskierungsschicht 44 vorgesehen,
die beispielsweise aus Fotolack bestehen kann und mit der die Öffnung 40 abgedeckt
wird. Mit Hilfe dieser Maskierungsschicht 44 wird örtlich Dotierung implantiert für die
Source- und Drain-Zonen 41 und 42 oder mindestens für hochdotierte Oberflächenteile
dieser Zonen 41 und 42. Gleichzeitig wird Dotierung für die Emitter-Zone 14 (die
zweite Elektrodenzone) des bipolaren Transistors implantiert. Auch kann in dieser Stufe
Dotierung für eine untiefe Kollektor-Kontaktzone 15 angebracht werden. So werden
beispielsweise Arsenionen mit einer Dosis von etwa 5. 10¹&sup5;/cm² und mit einer
Implantationsenergie von etwa 40 keV implantiert. Nach dieser Behandlung wird die
Schicht 44 entfernt.
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Mit einer nachfolgenden Maskierungsschicht 45 (Figuren 4A,B) können
nun die Öffnungen für die Source- und Drain-Zonen 41 und 42 und die Öffnung 12
abgeschirmt werden und es kann eine Dotierungsbehandlung durchgeführt werden,
wobei in der Öffnung 40 Dotierung angebracht wird. So können beispielsweise BF&sub2;-
Ionen benutzt werden um Bor zu implantieren. Die Dosis kann etwa 3. 10¹&sup5;/cm²
betragen und die Implantationsenergie beträgt beispielsweise etwa 65 keV. Diese
Dotierung dient dazu, eine höher dotierte Basis-Kontaktzone 46 (9) zu erhalten.
Während dieser Dotierungsbehandlung kann zugleich nötigenfalls Dotierung für Source-
und Drain-Zonen von Feldeffekttransistoren mit einem p-leitenden Kanal in dem
Halbleiterkörper 1 angebracht werden. Nach dieser Dotierungsbehandlung wird die
Schicht 45 entfernt. Auch bei dieser Dotierungsbehandlung wird das mit Randteilen 33
versehene Muster 11 als Dotierungsmaske benutzt, wobei das Muster 11 dieses Mal den
der zweiten Elektrodenzone 14 zugewandten Rand der Dotierungsöffnung 40 bestimmt.
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Eine nachfolgende Behandlung besteht aus dem Anbringen einer
Isolierschicht 16 (Figur 5A, B). So wird beispielsweise Siliziumoxid mit einer Dicke
von etwa 500 nm deponiert. Vorzugsweise ist die Dicke der Schicht 16 nicht kleiner als
100 bis 150 nm. Die Isolierschicht 16 bildet die zweite Isolierschicht des
erfindungsgemäßen Verfahrens. Nachdem die Schicht 16 angebracht ist, kann
beispielsweise eine Glühbehandlung von etwa 1 Stunde bei etwa 925ºC folgen. Durch
diese Behandlung werden nötigenfalls die angebrachten Dotierungen aktiviert.
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Über die Isolierschicht 16 wird eine Maskierungsschicht 48 angebracht,
die beispielsweise aus Photolack bestehen kann und in der zweite Öffnungen 49 und 50
vorgesehen sind. Im Rahmen der vorliegenden Erfindung ist insbesondere die zweite
Öffnung 50, die über der zweiten Elektrodenzone 14 liegt, von Bedeutung. Die zweite
Öffnung 50 ist derart ausgerichtet, daß der vom dem Rand 36 des Musters 11
abgeleitete Rand der ersten Öffnung 12, d.h. der durch den Randteil 43 begrenzte Teil
der ersten Öffnung 12 wenigstens teilweise innerhalb der zweiten Öffnung 50 liegt.
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Daraufhin wird der Halbleiterkörper einer anisotropen Ätzbehandlung
ausgesetzt, wobei Öffnungen in der zweiten Isolierschicht 16 erhalten werden und wobei
nötigenfalls auch die innerhalb der Öffnungen 49 und 50 liegenden Teile der ersten
Isolierschicht 34 entfernt werden. Dabei ist namentlich die über die Gate-Elektrode 35
liegende Öffnung 49 nur schematisch dargestellt. In praktischen Ausführungsformen
wird diese Öffnung 49 meistens nicht über dem Kanalgebiet des Transistors sondern
außerhalb des dargestellten Schnittes neben dem Transistor und über der Feldisolierung
6 liegen. Innerhalb der Öffnung 50 bleiben dabei an dem Rand der ersten Öffnung 12
Randteile 17 (16) der zweiten Isolierschicht 16 zurück.
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Bei einer Abwandlung des beschriebenen Verfahrens wird bei der
Ätzbehandlung, bei der die Öffnungen 12 und 40 (Figur 3A, B) erhalten werden, bereits
so lange weiter geätzt, daß auch die in diesen Öffnungen 12 und 40 liegenden Teile der
ersten Isolierschicht 34 entfernt werden. Die nach dieser Ätzbehandlung noch folgenden
obenstehend bereits beschriebenen Dotierungsbehandlungen können in diesem Fall bei
angepaßten Implantationsenergien durchgeführt werden.
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Nachdem die zweite Isolierschicht 16 geätzt ist, kann die
Maskierungsschicht 48 entfernt werden und es kann eine leitende Schicht aus einem
geeigneten Material, wie Aluminium, angebracht werden (Figur 6A, B). Aus dieser
leitenden Schicht können auf übliche Weise die leitende Schicht 19 für den Anschluß
der Kollektorzone 32,8,15, die leitende Schicht 21 für den Anschluß der Basiszone 9,
46, die leitende Schicht 22 für den Anschluß der Emitterzone 14, die leitenden
Schichten 51 für den Anschluß der Source- und Drain-Zonen 41 und 42 und die leitende
Schicht 52 für den Anschluß der Gate-Elektrode 35 erhalten werden. Das Ergebnis ist
u.a., daß die leitende Schicht 22 für den Anschluß der Emitter-Zone 14 an einen
zweiten Oberflächenteil 23 (5) der Emitterzone 14 liegt, wobei dieser zweite
Oberflächenteil 23 (5) wenigstens an der Stelle, wo der von dem Rand 36 abgeleitete
Rand der ersten Öffnung 12 innerhalb der zweiten Öffnung 50 liegt, nahezu bis an den
letztgenannten Rand ragt. Der Oberflächenteil 23 (5) der Emitterzone 14 hat wenigstens
dort an der Stelle nahezu dieselbe Größe wie die Dotierungsöffnung 12. Die
Kontaktöffnung für die Emitterzone 14 ist dabei ohne Berücksichtigung der üblichen
Ausrichttoleranz von der Dotierungsöffnung 12 abgeleitet.
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Die Anwendung des erfindungsgemäßen Verfahrens ermöglicht es,
äußerst kleine zweite Elektroden- oder Emitterzonen anzuwenden, die durch einen
relativ untief liegenden pn-Übergang 24 von der ersten Elektroden- oder Basiszone 9
getrennt sind. Dabei vermeiden die angebrachten Randteile 17(16), daß dieser in
geringer Tiefe liegende pn-Übergang 24 an der Oberfläche 5 durch die leitende Schicht
22 kurzgeschlossen wird.
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Das Beispiel bezieht sich auf eine bevorzugte Ausführungsform, wobei
das zweite Oberflächengebiet 32 vom zweiten Leitungstyp ist, die erste Elektrodenzone
9 vom ersten Leitungstyp ist und in dem zweiten Oberflächengebiet 32 liegt und die
erste Dotierungsbehandlung derart durchgeführt wird, daß die zweite Elektrodenzone 14
vom zweiten Leitungstyp durch die erste Elektrodenzone 9 vom ersten Leitungstyp von
dem an die erste Elektrodenzone 9 grenzenden Teil des zweiten Oberflächengebietes 32
vom zweiten Leitungstyp getrennt ist. Das resultierende weitere Schaltungselement 14,
9, 32 ist ein vertikal ausgebildeter bipolarer Transistor.
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Die zweite Elektrodenzone 14 kann auch eine der Hauptelektrodenzonen
eines lateral ausgebildeten bipolaren Transistors sein, wobei die erste Elektrodenzone
die Steuerelektrodenzone (die Basiszone) dieses Transistors bildet. Namentlich in der
letzt genannten Ausführungsform kann die erste Elektrodenzone ein nötigenfalls von
dem angrenzenden Teil des Halbleiterkörpers isolierter Teil einer Epitaxialschicht sein.
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Das weitere Schaltungselement kann auch eine Diode mit einer Anoden-
und einer Kathodenzone sein oder ein pn-Übergangsfeldeffekttransistor, wobei die
zweite Elektrodenzone beispielsweise eine Gate-Elektrode bildet.
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Vorzugsweise hat die unterhalb des Musters 11 aus leitendem Material
liegende erste isolierende Schicht 34 nahezu dieselbe Dicke wie und ist gleichzeitig mit
dem Gate-Dielektrikum 34 erhalten worden, das die Gate-Elektrode 35 des
Feldeffekttransistors 41,35,42 von dem ersten Oberflächengebiet 31 trennt. Die Dicke
dieser isolierenden Schicht 34 liegt beispielsweise zwischen etwa 20 und 50 nm.
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Als leitendes Muster 11 wird auf vorteilhafte Weise ein Muster aus
hochschmelzendem leitendem Material verwendet. Vorzugsweise ist das Muster 11 aus
einem oder mehreren Materialien gebildet worden, die gewählt sind aus der Gruppe, die
aus Titan, Tantal, Wolfram, Molybdän, Halbleitermaterial und Siliziden dieser
Materialien bestehen.
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In dem Beispiel ist das Muster 11 aus leitendem Material in der zweiten
Öffnung 50 in der zweiten Isolierschicht 16 mit der leitenden Schicht 22 unmittelbar
leitend verbunden. Wenn jedoch auf dem leitenden Muster 11 eine Isolierschicht aus
beispielsweise Siliziumnitrid oder Siliziumoxid verwendet wird, wie obenstehend in der
Abwandlung angegeben wurde, und diese Nitrid- oder Oxidschicht in der Öffnung 50
nicht entfernt wird, sind das Muster 11 und die leitende Schicht 22 voneinander isoliert.
In einer derartigen Struktur kann das leitende Muster 11 an einer geeignet gewählten
(nicht dargestellten) Stelle über eine weitere Öffnung in der Isolierschicht 16, in der die
Nitrid- oder Oxidschicht entfernt wird, mit einem leitenden Anschluß versehen werden.
So kann beispielsweise das leitende Muster 11 auf diese Weise mit der leitenden Schicht
21 verbunden werden.
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Die Erfindung beschränkt sich nicht auf das beschriebene
Ausführungsbeispiel. Es dürfte einleuchten, daß im Rahmen der vorliegenden Erfindung
für den Fachmann viele Abwandlungen möglich sind. So können andere
Halbleitermaterialien als Silizium, wie Germanium oder AIII-BV-Verbindungen benutzt
werden. Weiterhin können die beschriebenen Leitungstypen vertauscht und andere
übliche Dotierungsmaterialien benutzt werden. Als Isolierstoff kommt beispielsweise
auch Oxynitrid in Betracht. Und wenn für die Gate-Elektrode und das Muster
Halbleitermaterial benutzt wird, kann dies beliebig n-leitend oder p-leitend dotiert
werden, während es außerdem nötigenfalls auch völlig oder teilweise in ein geeignetes
Silizid umgewandelt werden kann. Auf übliche Weise können mehrere
Halbleiteranordnungen gleichzeitig in einer Halbleiterscheibe verwirklicht werden, die
danach zu einzelnen Halbleiterkörpern 1 aufgeteilt wird. Die Halbleiteranordnungen
können weiterhin auf übliche Weise in einer üblichen Hülle fertig montiert werden.