DE3743937A1 - Vorrichtung zum feststellen eines scharfstellzustandes - Google Patents

Description

Die Erfindung betrifft eine Vorrichtung zum Feststellen eines Scharfstellzustandes für Fokussiereinrichtungen, insbesondere eine photoelektrische Übertragungseinrichtung, die auch dann in der Lage ist, eine Fokusstellung zu ermitteln, wenn die Helligkeit stark schwankt. Die Erfindung findet Verwendung in Fokussiereinrichtungen, mit denen der Abstand zu einem zu photographierenden Gegenstand mit Hilfe elektrischer Ladungen ermittelt wird, welche durch einen selbstabtastenden Bildsensor, wie ein CCD (ladungsgekoppelter) Speicher erzeugt werden.

In den vergangenen Jahren wurden erhebliche Fortschritte bei Scharfstellungsdetektoren erzielt und der nachweisbare Helligkeitsbereich wurde weit ausgedehnt. Es besteht aber ein Bedarf, den Meßbereich bis hin zu sehr geringen Helligkeitswerten zu erweitern. In der JP-OS 56/1981-154 880 ist ein Verfahren beschrieben, mit dem über einen weiten Bereich von geringen bis hin zu hohen Helligkeitswerten ein konstantes Ausgangssignal erhalten wird. Dort werden Potentialänderungen einer Speicherelektrode, in der Signal-Ladungen gespeichert werden, beobachtet und die Signal-Ladungen auf eine Übertragungsleitung überführt, sobald das Potential einen gegebenen Wert erreicht hat.

In der JP Patentanmeldung 57/1982-64 711 wird ein anderes Verfahren beschrieben, bei dem ein Lichtdetektor zur Beobachtung benachbart einer Reihe von photoelektrischen Wandlern angeordnet ist, um eine Zeitspanne zu steuern, in der in einem selbstabtastenden photoelektrischen Wandler Ladungen entsprechend im Lichtdetektor gespeicherter Ladungen gespeichert werden, welche ihrerseits der Menge einfallenden Lichtes entsprechen.

Ein weiteres Verfahren ist in der JP Patentanmeldung 60/1985- 121 409 beschrieben, wobei ein Rücksetz-Pulsgenerator vorgesehen ist, um einen Übertragungs-Taktpulsgenerator entsprechend einem Ausgangssignal einer Vergleichsschaltung rückzusetzen, wenn das Ausgangssignal eines Überwachungskreises kleiner wird als ein gegebener Signalpegel. Ein Umschalt-Pulsgenerator ist mit dem Rücksetz-Pulsgenerator verbunden, um einen Umschaltpuls bei Auftreten eines Rücksetzpulses zu erzeugen, so daß einem breiteren Helligkeitsbereich Rechnung getragen werden kann.

Bei der oben genannten JP Patentanmeldung 60/1985-121 409 wird ein Fehler eliminiert, der durch die Synchronisierung einer Signalladung mit einem Übertragungs-Taktpuls verursacht ist, insbesondere ein Fehler bezüglich der Integrationszeitspanne bei großen Helligkeiten. In dieser Hinsicht ist die zuletzt genannte JP Patentanmeldung den anderen, oben genannten Vorschlägen überlegen. Jedoch benötigt das Verfahren gemäß der genannten JP 60/1985-121 409 mehrere Zehntel µs bis eine Signalladung zu einer Übertragungsleitung nach Beendigung einer Integra­ tionsperiode überführt wird. Diese Zeitspanne kann dort auch nicht verkürzt werden. Dementsprechend wird dort der nachweisbare Bereich großer Helligkeiten eng, da bei großen Helligkeiten die Integrationszeitspanne zu klein wird, wenn die Nach­ weisempfindlichkeit bei geringen Helligkeiten erhöht wird.

Der Erfindung liegt die Aufgabe zugrunde, eine photoelektrische Übertragungseinrichtung zu schaffen, die eine Scharfstellung eines optischen Systems über einen weiten Bereich von Hellig­ keitswerten ermöglicht, ohne daß die Speicher-Zeitspanne für Signalladungen bei großer Helligkeit verkürzt wird, auch wenn der Nachweisbereich durch Erhöhung der Empfindlichkeit bei geringer Helligkeit erweitert wird.

Die erfindungsgemäße Lösung dieser Aufgabe ist mit ihren Ausgestaltungen in den Patentansprüchen gekennzeichnet.

Gemäß der Erfindung wird also die Ladungs-Speicherkapazität bei großer Helligkeit vergrößert, um die Lade-Speicherzeitspanne zu verlängern, so daß es möglich ist, mögliche Fehler beim Integrieren zu vermindern, welche aufgrund einer Verzögerung der Ansprech-Zeitspannen zum Überführen von Ladungen auf eine Über­ tragungsleitung nach Abschluß der Ladungsspeicherung auftreten. Somit ist es möglich, eine Scharfstellung über einen weiten Helligkeitsbereich von sehr geringen zu sehr hohen Helligkeitswerten durchzuführen.

Nachfolgend werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigt bzw. zeigen:

Fig. 1 ein elektrisches Schaltbild eines CCD-Bildsensors in einer photoelektrischen Wandlervorrichtung zur Fokus­ ermittlung gemäß einem ersten Ausführungsbeispiel der Erfindung;

Fig. 2 ein Blockdiagramm eines Fokus-Detektors, bei dem die Schaltung gemäß Fig. 1 verwendet wird;

Fig. 3 ein elektrisches Schaltbild eines CCD-Treibers, der bei einer Vorrichtung gemäß Fig. 2 Verwendung findet;

Fig. 4 und 5 Zeit-Tafeln zur Erläuterung des Ablaufs der einzelnen Signale beim ersten Ausführungsbeispiel;

Fig. 6 schematisch eine optische Anordnung einer Photokamera, bei der das erste Ausführungsbeispiel eingesetzt wird;

Fig. 7 ein elektrisches Schaltbild eines CCD-Bildsensors gemäß einem zweiten Ausführungsbeispiel der Erfindung;

Fig. 8 einen elektrischen Schaltkreis für einen beim zweiten Ausführungsbeispiel verwendeten CCD-Treiber;

Fig. 9 eine Zeittafel zur Erläuterung des Ablaufs der einzelnen Signale beim zweiten Ausführungsbeispiel;

Fig. 10 einen elektrischen Schaltkreis eines CCD-Bildsensors gemäß einem dritten Ausführungsbeispiel der Erfindung;

Fig. 11 einen elektrischen Schaltkreis einer Helligkeits- Detektorschaltung zur Verwendung in einem vierten Ausführungsbeispiel; und

Fig. 12 eine schematische Darstellung einer optischen Anordnung zur Fokusermittlung in einer Kamera, bei der das vierte Ausführungsbeispiel verwendet wird.

Fig. 1 zeigt einen CCD-Bildsensor 6 mit einer Reihe von Photo­ dioden 1. In der Photodioden-Reihe 1 erzeugte Ladungen werden in einem Speicher-Gate 3 gespeichert. Ein Schwellen-Gate 2 mit einem bestimmten Potential ist dazwischengeschaltet. Erreicht die Ladung im Speicher einen gegebenen Pegel, so wird sie zu einem CCD-Übertragungs-Zwischenspeicher 5 überführt, wozu ein Übertragungspuls Φ T an ein Übertragungs-Gate 4 angelegt wird.

Die in den CCD-Übertragungs-Zwischenspeicher 5 überführte Ladung wird nacheinander mittels Übertragungs-Taktpulse Φ 1 und Φ 2 abgegeben. In Fig. 1 ist mit BA ein Anschluß zum Anlegen eines Steuersignals an das Schwellen-Gate 2 gezeichnet. OFG ist ein Anschluß zum Anlegen eines Steuersignals an ein Überlauf-Gate und ST ist ein Anschluß zum Anlegen eines Steuersignals an das Speicher-Gate 3. Wird eine positive Spannung am Anschluß OFG angelegt, so fließt alle im Speicher gespeicherte Ladung in eine Überlauf-Senke.

Der OFG-Anschluß ist mit einem Rücksetz-Anschluß verbunden, welcher später beschrieben wird. Wird ein Rücksetz-Signal RS mit hohem Pegel (nachfolgend mit "H" bezeichnet) unmittelbar vor Beginn einer Ladungsspeicherung an das Überlauf-Gate angelegt, so wird der Speicher vollständig entladen und in seinen Ausgangszustand rückversetzt.

Kondensatoren C _{FD 1} und C _{FD 2} sind mit ihren einen Enden mit einem Ausgangsanschluß des CCD-Übertragungs-Zwischenspeichers 5 verbunden und weisen eine Diffusionskapazität auf. Die übertragene Ladung wird in den Kondensatoren C _{FD 1} und C _{FD 2} gespeichert. Sie wird weiterhin durch einen zweistufigen Verstärker in Source-Folgeschaltung verstärkt. Der Verstärker weist Feld­ effekttransistoren (FET) Q ₂ bis Q ₅ auf. Das Ausgangssignal ist mit OS bezeichnet. Der andere Anschluß des Kondensators C _{FD 1} ist geerdet, während das andere Ende des Kondensators C _{FD 2} über den FET Q _FD geerdet ist. Das Gate des FET Q _FD wird mittels eines Speicherkapazitäts-Schaltsignals CCG gesteuert, welches von einer CPU 9 (zentralen Steuerung) eingegeben wird (siehe Fig. 2). Ein FET Q ₁ ist vorgesehen, um periodisch eine Rücksetzung durchzuführen, wenn immer die Ladung für ein Bildelement zum Ausgang des CCD-Übertragungs-Zwischenspeichers 5 überführt wird. Die Rücksetzung erfolgt durch Eingabe eines Signals Φ R aus dem CCD-Treiber 7 (siehe Fig. 2) an dessen Gate. Eine Schaltung mit FET Q ₆ bis Q ₁₁, einem Kondensator C _M und einem photo­ elektrischen Wandler MPD ₁ ist vorgesehen, um durch Ermitteln der Menge von auf die Photodioden-Reihe 1 auftreffendem Licht die Speicher-Zeitspanne zu steuern. Der Wandler MPD ₁ ist benachbart der Photodioden-Reihe 1 angeordnet und parallel zu einem Kondensator C _M und einem FET Q ₇ geschaltet, wobei letztere zueinander in Reihe geschaltet sind. Das Gate des FET Q₇ wird synchron mit einem Speicherkapazitäts-Schaltsignal CCG gesteuert. Wie weiter unten noch näher ausgeführt werden wird, dient das Signal CCG zum Schalten eines Kondensators, welcher Signalladungen entsprechend der Helligkeit eines zu photographierenden Gegenstandes speichert. Das Signal wird ebenfalls durch den zentralen Prozessor 9 gesteuert. Eine Sperrschicht­ kapazität des Wandlers MPD₁ wird bei Anlegen einer Spannung in Sperrichtung über den FET Q₆ auf die Spannung V _DD der Spannungs­ versorgung aufgeladen, wobei der Wandler rückgesetzt wird. Das Gate des FET Q₆ ist gemeinsam mit dem RS-Anschluß mit dem Eingang OFG verbunden und wird mittels des Rücksetz-Signales RS aus dem zentralen Prozessor 9 gesteuert. Das Ausgangssignal des Wandlers MPD₁ wird mittels eines zweistufigen Verstärkers in Source-Folgeschaltung verstärkt, wozu die FET Q₈ bis Q₁₁ dienen.

Fig. 2 ist ein Blockdiagramm einer Fokus-Detektorschaltung, welche die Scharfstellung einer Kamera mittels des in Fig. 1 ge­ zeigten CCD-Bildsensors 6 ermittelt. Gleiche Signale sind in den Fig. 1 und 2 mit gleichen Bezugszeichen versehen.

Die für die Feststellung des Fokuszustandes erforderlichen Lichtstrahlen passieren ein Paar Linsen L₁ und L₂ und treffen auf den CCD-Bildsensor 6. Wird ein Start-Schalter SW₁ geschlossen, so wird der zentrale Prozessor CPU 9 aktiviert, um ein Rücksetz-Signal RS an den CCD-Bildsensor 6 und den CCD-Treiber 7 abzugeben. Der CCD-Bildsensor 6 empfängt ein Speicherkapazi­ täts-Schaltsignal CCG vom zentralen Prozessor CPU 9 und Über­ tragungs-Taktpulse Φ 1 und Φ 2 sowie einen Übertragungs-Gate-Puls Φ T und einen Puls Φ R zum periodischen Rücksetzen der potentialfreien Diffusion des CCD-Treibers 7. Der CCD-Bildsensor 6 liefert einen Monitor-Ausgang MOS und einen Signal-Ausgang OS an den CCD-Treiber 7 bzw. einen Analog/Digital-Wandler 8. Der Analog/Digital-Wandler 8 bewirkt eine Analog/Digital-Umwandlung des Signal-Ausgangs OS bei Abgabe eines Taktsignals durch den CCD-Treiber 7. Das Ergebnis der Analog/Digital-Umwandlung wird in den zentralen Prozessor CPU 9 als ADOUT-Signal eingegeben, nachdem der zentrale Prozessor 9 ein Abschluß-Signal RDY für die Analog/Digital-Wandlung ermittelt hat. Zusätzlich erzeugt der zentrale Prozessor CPU 9 einen Bezug-Taktpuls Φ 0 zum Erzeugen der Signale Φ 1, Φ 2, Φ T, Φ R u. dgl., welche an den CCD-Treiber 7 abgegeben werden. Der CCD-Treiber 7 gibt ein Ausgangssignal IT ab, welches einen Puls erzeugt, der proportional ist der Lade-Zeitspanne und an die CPU 9 abgegeben wird.

Ein die Objektivlinse antreibender Schaltkreis dreht einen Motor M entsprechend einer Abstandsinformation bezüglich des Aufnahmegegenstandes, welche durch den zentralen Prozessor CPU 9 bestimmt wird, um die Aufnahmelinse zu bewegen. Ein ROM 11 (Nur-Lese- Speicher) ist im Objektivtubus angeordnet und in ihm sind Daten abgespeichert, die für die Fokus-Feststellung erforderlich sind, wie die F-Zahl der Linse und Umwandlungskoeffizienten, zur Ermittlung der Defokussierung aus einer Abweichung des Bildes. Eine Anzeigeeinrichtung 12 zeigt an, ob der Fokus-Zustand oder ein nicht fokussierter Zustand vorliegt. Es ist gewöhnlich erforderlich, die Objekt-Entfernung zu ermitteln und die Bewegung der Aufnahmelinse in den zentralen Prozessor CPU 9 einzugeben, wenn die Linse entsprechend der ermittelten Objekt­ entfernung bewegt wird. Die Anzahl der Drehungen des Linsen- Antriebsmotors M ist im allgemeinen ein Maß für die Bewegung der Linse. Hierfür sind eine Licht emittierende Diode (LED) und ein Phototransistor (PTR) vorgesehen. Wird der Motor M durch den Linsen-Antriebsschaltkreis 10 gedreht, so wird mit Hilfe von äquidistant entlang dem Umfang eines mit dem Objektivtubus drehenden Teiles angeordneten Schlitzen 13 die Anzahl der Umdrehungen gezählt. Die Anzahl der Schlitze 13, welche eine aus der LED und dem PTR gebildete Lichtschranke passieren, werden hierzu gezählt. Der zentrale Prozessor CPU 9 speichert die Anzahl der gezählten Schlitze 13 und stoppt den Motor M, sobald die gezählte Zahl einen gegebenen Wert erreicht.

Fig. 3 zeigt das Schaltbild eines CCD-Treibers 7 mit Flip-Flop- Schaltkreisen FF 1 bis FF 7. Die FF 1 bis FF 5 teilen nacheinander eine Frequenz eines Bezugs-Taktpulses Φ 0 des zentralen Prozessors CPU 9, um Übertragungs-Taktpulse Φ 1 und Φ 2 an den CCD- Übertragungs-Zwischenspeicher 5 (Fig. 1) abzugeben. Ein UND-Gatter G 1 empfängt den Übertragungs-Taktpuls Φ 1 und ein Signal S₀, welches von einem invertierenden Ausgangsanschluß des D-Flip- Flops FF₆ abgegeben wird. Das UND-Gatter G 1 gibt einen Puls Φ R ab, um periodisch die potentialfreie Diffusion rückzusetzen, wobei es in den CCD-Bildsensor 6 eingegeben wird. Andererseits wird ein Monitor-Ausgangssignal MOS des CCD-Bildsensors 6 mit einer Bezugsspannung V _th verglichen, welche durch Division der Versorgungsspannung V _DD mittels der Widerstände R₁ und R₂ im Komparator 14 erhalten wird. Ein Signal IT mit geringerem Pegel (nachfolgend mit "L" bezeichnet) wird in den zentralen Prozessor CPU 9 eingegeben, während das Ausgangssignal MOS die Bezugs­ spannung V _th übersteigt. Ein am invertierenden Ausgangsanschluß des FF 7 anstehendes Signal wird an eine Flip-Flop-Schaltung vom R/S-Typ abgegeben, welche die NAND-Gatter G 5 und G 6 auf­ weist. Ein Ausgangssignal vom R/S-Flip-Flop wird über ein UND-Gatter G₃ an einen Eingangsanschluß D des FF₇ angelegt, um eine Rückkoppelschleife zu bilden, so daß das einmal aktivierte FF₇ nicht wieder aktiviert wird, bis ein Rücksetzsignal RS über einen Inverter G₄ am NAND-Gatter 5 anliegt.

Dementsprechend wird ein Übertragungs-Gate-Puls Φ T nicht wieder­ holt abgegeben. Ein vom zentralen Prozessor CPU 9 abgegebenes Rücksetzsignal RS, welches normalerweise auf "L"-Pegel ist, nimmt den "H"-Pegel an, wenn die R/S-Flip-Flop-Schaltung mit den FF₁ bis FF₇ und den NAND-Gattern G₅ und G₆ in ihren Aus­ gangszustand rückgesetzt ist.

Fig. 6 zeigt schematisch eine optische Anordnung zum Ermitteln eines Fokus-Zustandes. Die Aufnahmelinse 21 passierende Licht­ strahlen werden von einem Rückschwingspiegel 22 reflektiert, um zu einer Sucher-Optik zu gelangen, die einen Schirm 23 und ein Pentagonalprisma 24 aufweist. Andererseits werden einen in der Mitte des Spiegels 22 positionierten halbdurchlässigen Spiegel 25 passierende Lichtstrahlen am Hilfsspiegel 26 reflektiert und über ein der Abstandsmessung dienendes optisches System 27 zum CCD-Bildsensor 6 geführt. Mit dem Bezugszeichen 29 ist eine Filmoberfläche angedeutet.

Der Betrieb des zuvor beschriebenen ersten Ausführungsbeispieles soll anhand der in den Fig. 4 und 5 gezeigten Zeitabläufe erläutert werden. Die Zeittafel gemäß Fig. 4 zeigt die in Fig. 2 gezeigten Signale und die Zeittafel gemäß Fig. 5 die in Fig. 3 gezeigten Signale.

Gemäß den Fig. 4 und 5 liefert der zentrale Prozessor CPU 9 beim Schließen des mit ihm verbundenen Start-Schalters SW₁ einen Puls des Pegels "H" als Rücksetz-Signal RS an den CCD-Bildsensor 6 und den CCD-Treiber 7 sowie ein Signal mit "L"-Pegel als Speicherkapazitäts-Schaltsignal CCG an den CCD-Bildsensor 6. Wenn das Rücksetz-Signal RS zum ersten Mal den "H"-Pegel an­ nimmt, wird der photoelektrische Wandler MPD₁ des Monitors in seinen Ausgangszustand rückgesetzt. Entsprechend schaltet der FET Q₆ ein, um einen Sperrschichtkondensator des MPD₁ auf die Versorgungsspannung V _DD aufzuladen. Kehrt das Rücksetz-Signal RS auf den "L"-Pegel zurück, so schaltet der FET Q₆ wieder aus, um die Speicherladung des MPD₁ entsprechend der Menge einfallender Lichtstrahlen zu reduzieren, so daß ein Ausgangssignal MOS des Monitor-Kreises allmählich im Potential abfällt, wobei die Abfallrate der Helligkeit des zu photographierenden Aufnahme­ gegenstandes entspricht. Erreicht das Monitor-Ausgangssignal MOS ein vorgegebenes Potential V _th , so kehrt ein Ausgangssignal IT des Komparators 14 auf den "H"-Pegel zurück, so daß das FF₇ gesetzt wird, wenn das UND-Gatter G₂ durchschaltet. Daraufhin wird ein Übertragungs-Gate-Puls Φ T vom invertierenden Ausgangs­ anschluß des FF₇ abgegeben, um die gespeicherte Ladung auf eine Übertragungsleitung zu überführen.

Da die Transfer-Gate-Pulse Φ T synchron mit den "H"-Pegeln der Übertragungs-Taktpulse Φ 1 erzeugt werden, kommt es vor (wie in Fig. 4 gezeigt), daß ein Puls Φ T 1 im wesentlichen synchron mit einer aufsteigenden Flanke eines Signals IT auftritt, während ein Puls Φ T 2 etwa eine Periode danach liegt. Das Potential V _th wird so gesetzt, daß eine von der Photodioden-Reihe 1 gespei­ cherte Ladung etwa 50% der Sättigungsspannung entspricht.

Ein Ausgangssignal IT des Komparators 14 ist für eine Ladungs- Speicherperiode auf "L"-Pegel bis der Monitor-Ausgang MOS das Potential V _th erreicht. Dieses Signal wird an den zentralen Prozessor CPU 9 abgegeben. Der CPU 9 beobachtet die Zeitspanne, in der das Signal IT auf "L"-Pegel ist. Ist die "L"-Zeitspanne kürzer als ein vorgegebener Wert, was bedeutet, daß ein zu photographierender Gegenstand relativ hell ist, so wird ein Speicherkapazitäts- Schaltsignal CCG vom "L"-Pegel auf den "H"-Pegel geändert. Dementsprechend werden der Feldeffekttransistor QFD und Q₇ eingeschaltet, um die Kondensatoren CFD₂ und C _M mit den Kondensatoren DFD₁ bzw. der parallelen Sperrschichtkapazität zu verbinden, so daß die Speicherkapazität erhöht wird.

Nachdem das Signal CCG den "H"-Pegel angenommen hat (siehe Fig. 4) und wenn das Rücksetzsignal RS wieder den "H"-Pegel im zentralen Prozessor CPU 9 annimmt, wird alle im Speicher unter dem Gate 3 gespeicherte Ladung (Fig. 1) in die Überlauf-Senke entladen und die zu letzterer parallelgeschalteten Elemente MPD₁ und der Kondensator C _M werden bis auf die Versorgungs­ spannung V _DD aufgeladen, so daß sie ihren Ausgangszustand wieder erreichen. Nachdem die Ausgangszustände wieder hergestellt sind, verringert der Monitor-Ausgang MOS sein Potential mit einer Abfallrate, die der Lichtmenge entspricht, welche auf die Photodioden-Reihe 1 auftrifft. Da der Kondensator C _M parallel zum Wandler MPD₁ geschaltet ist, wird dabei die Abfallrate des Potentials des Ausgangs MOS kleiner sein als vorher und es dauert entsprechend länger, bis das Potential V _th erreicht ist. Dementsprechend ist es möglich, eine hinreichend längere Speicher- Zeitspanne zu erreichen. Hiermit kann auch ein relativ helles Objekt photographiert werden.

Da andererseits mit einer Verlängerung der Speicher-Zeitspanne auch mehr Ladungen von der Photodioden-Reihe 1 erzeugt werden, wird das Ausgangssignal OS auf einem konstanten Wert gehalten, da die Kapazität des potentialfreien Diffusionsbereiches vom Wert CFD₁ auf den Wert (CFD₁+CFD₂) erhöht wird.

Anhand der Fig. 7 bis 9 soll ein zweites Ausführungsbeispiel der Erfindung beschrieben werden. Bei dem CCD-Bildsensor 6 A gemäß Fig. 7 ist gegenüber dem in Fig. 1 gezeigten Ausführungsbeispiel der Kondensator CFD₂ mit potentialfreier Diffusion weggelassen. Im übrigen entspricht die Schaltung des Ausführungsbeispiels gemäß Fig. 7 dem gemäß Fig. 1.

Ein in Fig. 8 gezeigter CCD-Treiber 7 A hat im wesentlichen die gleiche Struktur wie der in Fig. 3 gezeigte CCD-Treiber 7. Nach­ folgend sollen nur die Unterschiede beschrieben werden.

Gemäß Fig. 8 weist ein Übertragungs-Steuerkreis 18 Feldeffekt­ transistoren Q₁₂, Q₁₃ und Q₁₄ sowie Invertierer G₇ und Wider­ stände R₃ bis R₅ auf, um den Pegel eines Übertragungs-Gate- Pulses Φ T zu ändern, der in den CCD-Übertragungs-Zwischenspeicher 5 eingegeben wird. Ist ein Speicherkapazitäts-Schaltsignal CCG des zentralen Prozessors CPU 9 auf "L"-Pegel und ist das Flip-Flop FF₇ gesetzt, so wird ein Übertragungs- Gate-Puls Φ T mit einer Amplitude abgegeben, die der Versorgungs­ spannung V _DD entspricht (ein Puls Φ T 1 ist in Fig. 9 gezeigt). Nimmt das Signal CCG den "H"-Pegel an, so hat ein Übertragungs-Gate-Puls Φ 1 eine Amplitude, die einer durch den Spannungsteiler R₃ und R₄ geteilten Versorgungsspannung V _DD entspricht. Wird nun angenommen, daß R₃=R₄ ist, so hat der Puls Φ 1 die halbe Versorgungsspannung V _DD (ein Puls Φ T 3 ist in Fig. 9 gezeigt). Beim zweiten Ausführungsbeispiel liefert die CPU 9 dann, wenn der Startschalter SW₁ eingeschaltet ist, ein Rücksetzsignal RS mit "H"-Pegel und ein Kapazitäts-Schaltsignal CCG mit "L"-Pegel an den CCD-Bildsensor 6 A bzw. den CCD-Treiber 7 A, wobei die in Fig. 9 gezeigte Zeitfolge eingehalten wird (entsprechend Fig. 4), um den Betrieb ähnlich wie oben einzuleiten. Ist ein zu photographierender Gegenstand relativ hell und wechselt das Signal CCG vom "L"- auf den "H"-Pegel, so schaltet der FET Q₇ an, so daß der Kondensator C _M parallel zum in Um­ kehrrichtung geschalteten Sperrschichtkondensator des photo­ elektrischen Wandlers MPD₁ des Monitors geschaltet ist, um die Speicherkapazität zu erhöhen. Dementsprechend werden dann der Kondensator C _M und zwar der Wandler MPD₁ auf die Versorgungs­ spannung V _DD aufgeladen, und zwar mittels des Lade-Rücksetzsignales RS auf "H"-Pegel, wodurch die Ausgangsbedingung hergestellt wird. Sobald die Ausgangsbedingung hergestellt ist, fällt das Poten­ tial des Monitor-Ausgangs MOS entsprechend der Menge an Licht ab, die auf die Photodioden-Reihe 1 aufgetroffen ist. Da aber die Speicherkapazität erhöht worden ist, verlängert sich die Zeitspanne, in welcher der Monitor-Ausgang MOS das Potential V _th erreicht, so daß es möglich ist, eine hinreichend lange Speicher-Zeitspanne (im Vergleich mit einer Verzögerung im Ansprechverhalten der Schaltung) zu erreichen, ähnlich dem oben beschriebenen Ausführungsbeispiel.

Je länger die Ladungs-Speicherzeitspanne ist, umso größer ist die gespeicherte Ladungsmenge. Beim zweiten Ausführungsbeispiel ist anders als beim ersten Ausführungsbeispiel die Kapazität eines Ausgangsanschlusses des CCD-Übertragungs-Zwischenspeichers 5 nicht mit der Kapazität des Kondensators CFD₁ veränderbar. Wenn dementsprechend nacheinander Ladungen mittels des Übertragungs-Gate-Pulses Φ T in die Übertragungsleitung, welche das gleiche Potential aufweist, überführt werden, so wird das Potential des freischwebenden Diffusionsbereiches zu hoch, so daß Beeinträchtigungen entstehen können, wie ein Verlust der Linearität des Ausgangssignals OS und eine genaue Analog/Digital- Wandlung auftreten können, da die Eingangswerte des Analog/Digital-Wandlers 8 einen zu großen Bereich abdecken. Aus diesem Grund ist beim zweiten Ausführungsbeispiel bei langen Ladungs-Speicherzeitspannen vorgesehen, solche Nachteile dadurch zu verhindern, daß das Schwellen-Potential für die auf die CCD-Übertragungsleitung übertragenen Signale auf einen höheren Wert gesetzt wird. Dies geschieht dadurch, daß der Pegel des Übertragungs-Gate-Pulses Φ T gesenkt wird, etwa auf die Höhe des Pulses Φ R 3.

Ist ein zu photographierender Gegenstand heller als ein vorgegebener Pegel und wird deshalb das Speicherkapazitäts-Schaltsignal CCG vom "L"- auf den "H"-Pegel umgeschaltet, wie oben beschrieben, um die Ladungs-Speicherzeitspanne zu verlängern, schaltet der FET Q₁₃ des CCD-Treibers 6 A an und ein FET Q₁₂ schaltet aus. Dementsprechend wird dann, wenn ein Gate-Signal eines FET Q₁₄, welches von einem Ausgangsanschluß Q eines D-Flip-Flop FF₇ abgegeben wird, auf "H"-Pegel ist, ein Über­ tragungs-Gate-Puls , welcher vom FET Q₁₄ abgegeben wird, auf so niedrigem Spannungspegel, daß die Versorgungsspannung V _DD durch die Widerstände R₃ und R₄ geteilt wird. Der Übertragungs-Gate-Puls ist für diesen Zeitpunkt in Fig. 9 als Puls Φ T 3 gezeigt.

Dementsprechend wird ein Schwellenpotential für die Übertragung auf die Übertragungsleitung des CCD-Übertragungs-Zwischenspeichers 5 auf einen höheren Wert gesetzt im Vergleich mit dem Zustand, in dem das Speicherkapazitäts-Schaltsignal CCG auf "L"-Pegel ist. Deshalb wird auch dann, wenn die Speicher-Zeitspanne variiert, die Menge der auf die Übertragungsleitung übertragenen Ladungen im wesentlichen gleich sein, so daß die oben erwähnten Nachteile nicht auftreten.

Fig. 10 zeigt einen CCD-Bildsensor 6 B gemäß einem dritten Ausführungsbeispiel der Erfindung. Ladungsspeichernde photoelektrische Wandler PD₁ bis PD _n , welche in einer Reihe angeordnet sind, sind als photoelektrische Wandler-Reihe mit einem CCD- Übertragungs-Zwischenspeicher 5 verbunden. Nachdem die Photo- Ladungen der Wandler PD₁ bis PD _n über die Feldeffekttransistoren QT₁ bis QT _n , welche ein Transfer-Gate bilden, das über den Transfer-Gate-Übertragungspuls gesteuert wird, an das CCD- Übertragungs-Register 5 übertragen sind, werden die Photoladungen nacheinander in Ansprache auf Übertragungs-Taktpulse Φ 1 und Φ 2 mit zwei unterschiedlichen Phasen, welche vom CCD-Treiber 7 A (Fig. 8) geliefert werden, an den CCD-Übertragungs-Zwischenspeicher 5 abgegeben. Dieses übertragene Ausgangssignal wird im zweistufigen Verstärker in Source-Folgeschaltung einschließlich der FET Q₂ bis Q₅ verstärkt, um entsprechend wie bei den vorstehend beschriebenen Ausführungsbeispielen an den Analog/Digital-Wandler 8 (Fig. 2) abgegeben zu werden (als Ausgangssignal OS). Die photoelektrischen Wandler PD₁ bis PD _n sind parallel zu einer Reihenschaltung aus Kondensatoren C₁ bis C _n sowie FET Q _{c 1} bis Q _cn geschaltet. Wird die Versorgungsspannung V _DD über die FET Q _{RS 1} bis Q _RSn an die Wandler PD₁ bis PD _n während des Rück­ setzens angelegt, so werden die Sperrschicht-Kondensatoren der Wandler PD₁ bis PD _n geladen. Die Ladung wird nachfolgend pro­ portional zur Menge einfallenden Lichtes entladen. Eine Diode D₁, die mit dem Übertragungs-Ausgangsanschluß des CCD-Übertragungs- Registers 5 verbunden ist, dient als Ausgangsdiode für die potentialfreie Diffusion. Die Diode D₁ speichert nämlich vom Register 5 gelieferte Ladungen in einer Sperrschicht, um sie in eine Spannung umzusetzen. Ein Gate des FET Q₇ im Monitor- Kreis, welches ähnlich den oben beschriebenen Ausführungsbeispielen gebaut ist, ist mit den Gates der FET Q _{c 1} bis Q _cn verbunden und wird synchron mit einem Speicherkapazitäts- Schaltsignal CCG gesteuert, welches vom zentralen Prozessor CPU 9 (Fig. 2) abgegeben wird. Ein Gate des FET Q₆ ist mit den Gates der FET Q _{RS 1} bis Q _RSn verbunden, um durch das Rücksetz-Signal RS des zentralen Prozessors CPU 9 gesteuert zu werden.

Beim dritten Ausführungbeispiel addieren die Wandler PD₁ bis PD _n ihre Sperrschichtkapazitäten zu denen der Kondensatoren C₁ bis C _n , wenn das zu photographierende Objekt relativ hell ist und ein Speicherkapazitäts-Schaltsignal CCG auf "H"-Pegel ist und nachfolgend ein Puls mit "H"-Pegel als Rücksetzsignal RS abgegeben wird, um den Ausgangszustand herzustellen. Zusätzlich nimmt ein photoelektrischer Wandler MPD₁ eine Speicherkapazität an und addiert seine Sperrschichtkapazität zu der des Kondensators C _M . Da diese Speicherkapazitäten größer sind als diejenigen Kapazitäten, die dann wirksam sind, wenn das Speicherkapazitäts- Schaltsignal CCG auf "L"-Pegel ist, wird die Zeitspanne, die das Monitor-Ausgangssignal MOS braucht, um das Potential V _th zu erreichen, länger, so daß auch ein relativ helles Objekt photographiert werden kann.

Erreicht das Monitor-Ausgangssignal MOS das Potential V _th , so wird synchron mit dem "H"-Pegel eines Takt-Pulssignales Φ 1 ein Übertragungs-Gate-Puls abgegeben, um die in den Wandlern PD₁ bis PD _n und den Kondensatoren C₁ bis C _n gespeicherten Ladungen auf die Übertragungsleitung zu überführen.

Steigt die Speicherkapazität an, so wächst auch die Menge der speicherbaren Ladung. Wenn unter dieser Bedingung die gesamte in den Kondensatoren C₁ bis C _n gespeicherte Ladung auf die CCD- Übertragungsleitung überführt worden ist, geht die Linearität des Ausgangssignals MOS verloren und das sogenannte "Blooming" tritt auf, ein "Überleuchten". Deshalb ist ähnlich wie beim zweiten Ausführungsbeispiel vorgesehen, daß beim Anwachsen der Speicherkapazität der Pegel des Übertragungs-Gate-Pulses gesenkt wird und das Schwellenpotential für die Signalübertragung auf die CCD-Übertragungsleitung auf einen relativ hohen Wert gesetzt wird, um das erwähnte "Blooming" zu vermeiden. Übersteigt die Helligkeit eines zu photographierenden Objektes einen vorgegebenen Pegel und wird das Speicherkapazitäts- Schaltsignal CCG vom "L"- auf den "H"-Pegel umgeschaltet, um die Speicher-Zeitspanne zu verlängern, so wird das Ausgangssignal Φ T eines FET Q₁₄ in den Übertragungs-Steuerkreis 18 des CCD-Treibers 7 A (Fig. 8) eingegeben und wird als Puls Φ T 3 (Fig. 9) mit geringer Spannung abgegeben, welche durch Spannungsteilung aus der Versorgungsspannung V _DD mittels der Wider­ stände R 3 und R 4 erhalten wird. Dementsprechend wird das Schwellenpotential bezüglich des auf die CCD-Übertragungsleitung des CCD-Übertragungs-Zwischenspeichers 5 übertragenen Signals auf einen höheren Wert gesetzt im Vergleich zu denjenigen Bedingungen, wenn das Speicherkapazitäts-Schaltsignal CCG auf "L"-Pegel ist. Deshalb wird auch dann, wenn die Speicher­ kapazität bezüglich der in den photoelektrischen Wandlern gespeicherten Signalladungen variiert, die Menge an auf die Übertragungsleitung übertragenen Ladungen im wesentlichen ausgeglichen, so daß das oben genannte Überstrahlen ("Blooming") ausgeschlossen ist. Bei den vorstehend beschriebenen Ausführungsbeispielen wird die Speicherzeitspanne mittels derjenigen Zeitspanne gesteuert, die erforderlich ist, um das Speicherpotential der vom photoelektrischen Wandler MDP₁ des Monitors erzeugten Ladung bis auf einen vorgegebenen Wert ansteigen zu lassen (der Wandler MPD₁ ist benachbart der Photodioden-Reihe 1 angeordnet). Diese Einschränkung ist allerdings nicht erforderlich, was anhand des nachfolgenden Ausführungsbeispieles erläutert werden soll.

Die Fig. 11 und 12 zeigen ein viertes Ausführungsbeispiel der Erfindung, wobei nur diejenigen Teile gezeigt sind und näher beschrieben werden sollen, bei denen Unterschiede auftreten. Im allgemeinen sinkt mit abnehmender Licht-Empfangsfläche des photoelektrischen Wandlers auch der Photo-Strom. Dementsprechend ist es nicht möglich, die Helligkeit eines zu photographierenden Objektes mit hinreichender Genauigkeit mittels des Photo-Stromes in einem Monitor-Wandler MPD₂ in einfacher Weise mittels eines in Fig. 11 gezeigten logarithmischen Kompressionskreises zu bestimmen, weil insbesondere bei geringen Helligkeiten eine Verzögerung im Ansprechverhalten auftritt. Wenn aber gemäß Fig. 12 ein Monitor-Photowandler MPD₂ im optischen Weg des Suchers (der Kamera) angeordnet ist, welcher (optische Weg) getrennt ist vom optischen Weg für die Fokus-Ermittlung, so wird der Photo-Strom erhöht und auch bei geringen Helligkeiten wird ein hinreichendes Ansprechverhalten erzielt, so daß es möglich ist, den logarithmischen Kompressionskreis gemäß Fig. 11 zu verwenden. Gemäß Fig. 11 wird eine Bezugsspannung V _ref an einen der Eingangsanschlüsse eines Operationsverstärkers A angelegt, während in den anderen Eingangsanschluß ein konstanter Strom I _ref eingegeben wird. Zwischen die Eingangs- und Aus­ gangsanschlüsse des Verstärkers A₁ ist eine Diode D₂ geschaltet, um eine Strom/Spannung-Wandlung durchzuführen. Ein Monitor- Photowandler MPD₂ ist zwischen die beiden Eingangsanschlüsse eines Operationsverstärkers A₂ geschaltet und eine Diode D₃ ist zwischen die Eingangs- und Ausgangsanschlüsse des Verstärkers A₂ geschaltet.

Fig. 12 zeigt eine optische Anordnung zur Fokus-Ermittlung, bei der das vierte Ausführungsbeispiel der Erfindung verwendet werden kann. Dem anhand von Fig. 1 beschriebenen Ausführungsbeispiel entsprechende Bauteile sind mit gleichen Bezugszeichen versehen und auf ihre Beschreibung kann verzichtet werden. Es versteht sich, daß die CCD-Bildsensoren 6 A, 6 B, welche mit dem zweiten bzw. dritten Ausführungsbeispiel beschrieben worden sind, anstelle des CCD-Bildsensors 6 verwendet werden können. Eine Linse L₃ bildet das Bild derart auf den photometrischen Bereich des Monitor-Photowandlers MPD₂ ab, daß dieser Bereich demjenigen entspricht, der für die Fokus-Bestimmung verwendet wird. Den optischen Weg des Suchers passierende Lichtstrahlen treffen über die Linse L₃ auf den Monitor-Photowandler MPD₂.

Im Bereich wird die Ausgangsspannung des Verstärkers A₁ konstant gehalten, indem eine Strom/Spannung-Wandlung mittels des konstanten Stromes I _ref durchgeführt wird. Der Photostrom des Wandlers MPD₂, welcher zwischen die beiden Eingangsanschlüsse des Verstärkers A₂ geschaltet ist, wird mittels des logarithmischen Kompressionskreises komprimiert, welcher den Verstärker A₂ und die Diode D₃ aufweist. Das Signal wird als Spannung V _BV abgegeben. Die Spannung V _BV ergibt sich aus der nachfolgenden Gleichung (1):

wobei I _p der Photo-Strom des Wandlers MPD₂ gemäß Fig. 11 ist, k die Bolzmann-Konstante, T die absolute Temperatur und q die Ladung eines Elektrons sind.

Aus der Gleichung (1) ergibt sich, daß die Ausgangsspannung V _BV sich ausdrücken läßt als eine zur Helligkeit des zu photographierenden Gegenstandes proportionale Spannung. Dementsprechend ist es möglich, die Ladungs-Speicherkapazität eines photoelektrischen Wandlers dadurch zu ändern, daß eine Analog/Digital-Wandlung der Spannung durchgeführt wird, welche dann in einen zentralen Prozessor CPU 9 eingegeben und mit einem vorgegebenen Wert verglichen wird. Deshalb ist es bei diesem Ausführungsbeispiel nicht erforderlich, zunächst eine Reihe von Messungen unter Verwendung des Speicherkapazitäts-Umschaltsignales CCG, welches auf "L"-Pegel umgeschaltet wird, und mit zweifacher Messung der Ladungen durchzuführen, wenn die Zeitspanne zum Speichern der Ladungen kleiner ist als eine vorgegebene Zeitspanne, wobei wiederum mit einem CCG-Signal auf "H"-Pegel gemessen wird (wie bei den obigen Ausführungsbeispielen). Es reicht eine einzige Messung.

Bei den oben beschriebenen Ausführungsbeispielen wird zum Konstant­ halten des Ausgangspegels OS des CCD-Bildsensors auch bei veränderlicher Ladungs-Speicherzeitspanne die potentialfreie Diffusion eines Ausgangs des CCD-Übertragungs-Zwischenspeichers 5 im CCD-Bildsensor 6 gemäß Fig. 1 geändert und das an das Übertragungs-Gate 4 angelegte Potential wird beim Ausführungsbeispiel gemäß Fig. 7 im CCD-Bildsensor 6 A verändert. Mit diesen Anordnungen ist es möglich, die Eingangswerte für den Analog/ Digital-Wandler 8, welcher mit dem Ausgang des CCD-Bildsensors verbunden ist, im optimalen Bereich zu halten, so daß die Meßgenauigkeit verbessert wird. Es ist aber nicht unbedingt nötig, das Ausgangssignal OS des CCD-Bildsensors konstant zu halten, vielmehr ist es auch möglich, die Kombination der in Fig. 7 gezeigten CCD-Bildsensors 6 A mit dem in Fig. 3 gezeigten CCD-Treiber 7 zu verwenden. Wenn in diesem Fall Licht auf die Photodioden- Reihe 1 auftrifft, dessen Helligkeit größer ist als ein vorgegebener Wert, so wird der Kondensator C _M parallel zu dem Photowandler MPD₁ geschaltet, indem das Kapazitäts-Schaltsignal CCG auf "H"-Pegel gesetzt wird, um den Feldeffekttransistor Q₇ einzuschalten, so daß die Ladungs-Speicherzeitspanne länger wird im Vergleich zu dem Zustand, in dem das Signal CCG auf "L"-Pegel ist. Somit wird die gespeicherte Ladungsmenge erhöht und das Potential des Ausgangssignals OS des CCD-Bildsensors wird im Vergleich mit dem Zustand erhöht, in dem das Signal CCG auf "L"-Pegel ist.

Da in diesem Falle das Ausgangssignal OS, d. h. das Ausgangs­ signal Analog/Digital-Wandlers 8, mit der Helligkeit des auf die Photodioden-Reihe 1 auftreffenden Lichtes schwankt, kann die Genauigkeit der Analog/Digital-Wandler etwas vermindert werden.

Claims (8)

1. Vorrichtung zum Feststellen des Scharfstellzustandes und zum Bestimmen des Abstandes eines zu photographierenden Gegenstandes mit einem selbstabtastenden Bildsensor aus einer Reihe ladungsspeichernder photoelektrischer Wandler, gekennzeichnet durch

• - einen Monitor (MPD₁, MPD₂, 14, MOS) zum Feststellen, ob eine Ladungs-Speicherzeitspanne der photoelektrischen Wandler-Reihe (1) kürzer ist als eine vorgegebene Zeitspanne, und
• - eine Schaltung (9) zum Steuern der Ladungs-Speicherzeitspanne entsprechend einem Ausgangssignal des Monitors.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Monitor einen photoelektrischen Wandler (MPD₁) aufweist, der benachbart der photoelektrischen Wandler-Reihe (1) angeordnet ist, um eine Ladungs-Speicherzeitspanne entsprechend einem Ausgangssignal des photoelektrischen Wandlers zu bestimmen.

3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Monitor ein photoelektrisches Wandlerelement (MPD₂) aufweist, welches im optischen System eines Suchers angeordnet ist, um die Ladungs-Speicherzeitspanne entsprechend dem Ausgangssignal des photoelektrischen Wandlerelementes zu ermitteln.

4. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Schaltung zum Steuern der Ladungs-Speicherzeitspanne diese entsprechend einem Ausgangssignal des Monitors verlängert, wenn die Ladungs-Speicherzeitspanne kürzer ist als ein vorgegebener Wert.

5. Vorrichtung nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine Speicher-Kapazitäts-Steuereinrichtung (Q _{FD 2}, 18, Q _{c 1} bis Q _cn ) vorgesehen ist, zum Steuern der Speicherkapazität des oder der photoelektrischen Wandler entsprechend einem Ausgangssignal des Monitors.

6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Einrichtung (C _{FD 2}, Q _FD ) zum Steuern der Speicherkapazität die Kapazität der potentialfreien Diffusion einer Ausgangsstufe eines Übertragungs-Zwischenspeichers (5) der photoelektrischen Wandler-Reihe (1) ändert.

7. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Einrichtung zum Steuern der Speicherkapazität ein Übertragungs-Gate (4, QT₁ bis QT _n ) aufweist, welches zwischen der photoelektrischen Wandler-Reihe (1) und einem Speicher zum Speichern der in der Reihe erzeugten Ladungen angeordnet ist, um ein Potential zu steuern, daß an das Übertragungs-Gate angelegt wird.

8. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Einrichtung zum Steuern der Speicherkapazität Schaltungsteile (Q _{c 1} bis Q _cn ) aufweist zum Steuern von Kondensatoren, die parallel zu den einzelnen photoelektrischen Wandlern (P _{D 1} bis P _Dn ) in der photoelektrischen Wandler-Reihe (1) geschaltet sind.