DE3736009A1 - Sperrschicht-fet - Google Patents
Sperrschicht-fetInfo
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Description
Die vorliegende Erfindung betrifft einen Sperrschicht-FET nach
dem Oberbegriff des Patentanspruchs 1. Insbesondere bezieht sich
die vorliegende Erfindung auf einen derartigen Sperrschicht-Feld
effekttransistor oder einen sogenannten J-FET, der für einen
hochfrequenten Betrieb geeignet ist, sowie auf ein Verfahren
zu dessen Herstellung nach dem Oberbegriff des Patentanspruchs 2.
Ein J-FET dieser Bauart gemäß dem Stand der Technik wird nachfolgend
unter Bezugnahme auf Fig. 1 erläutert. Der Wirkungsgrad
eines J-FET kann in erster Näherung ausgedrückt werden
durch gm/Cg, wobei gm die Steilheit und Cg die Gate-Kapazität
des J-FET ist.
Der in Fig. 1 dargestellte J-FET enthält auf einem Substrat 5
einen Source-Bereich 1, einen Drain-Bereich 2, einen Gate-
Bereich 3 und einen Kanalbereich 4. Ebenfalls ist eine Source-
Elektrode S, eine Gate-Elektrode G und eine Drain-Elektrode D
vorgesehen. In diesem Fall gelten folgende Gleichungen:
Daher gilt:
In der obigen Gleichung ist z die Gate-Breite, L die Gate-Länge,
Ks ε 0 die Dielektrizitätskonstante, W die Dicke der Verarmungsschicht,
q die Ladung, N die Verunreinigungskonzentration, Φ B
die eingebaute Spannung, Vg die Gate-Spannung, gm° der Gegen
wirkleitwert, G 0 der Kanalleitwert, d die effektive Dicke des
Kanales und µ die Beweglichkeit ist.
Daher muß zur Steigerung des Verhältnisses gm/Cg die Gate-Länge
soweit wie möglich vermindert werden. Da der Gate-Widerstand Rs
die effektive Steilheit gm vermindert, muß der Source-Widerstand
Rs vermindert werden. Wenn die Gate-Länge L vermindert wird,
tritt der Kurzkanaleffekt auf, so daß bei geschlossenem Gate
ein Strom durch das Substrat 5 direkt unterhalb des Kanalbereiches
4 fließt. Da also das Gate nicht zufriedenstellend abgesperrt
oder geschlossen ist, muß die Verunreinigungskonzentration N
angehoben werden, und die effektive Dicke d des Kanales muß
abgesenkt werden.
Am Rande sei angemerkt, daß eine Grenze in der Verminderung der
Gate-Länge L auf den Sub-Mikrometer-Bereich aufgrund der Foto
lithografischen Technik besteht. Wenn eine Elektronenstrahl-
Lithografietechnik sowie eine Röntgenstrahl-Lithografietechnik
wirksam eingesetzt werden, kann die Gate-Länge bis auf den
Wert von einem Viertel Mikrometer abgesenkt werden. In diesem
Fall verursacht jedoch der J-FET ein Problem. Dies besteht
darin, daß die Gate-Länge L länger wird als die lithografisch
vorgegebene Größe durch Diffusion von Verunreinigungen in der
Längsrichtung, da der Gate-Bereich 3 bei einem Standard-J-FET
durch Diffusion von Verunreinigungen erzeugt wird. Selbst wenn
also ein Gate-Fenster mit einer Länge von ¼ µm ausgebildet
werden kann, wird die wirksame Gate-Länge dennoch etwa ¹/₃ bis
½ µm. Wenn der J-FET, dessen Gate-Länge in dem Sub-Mikrometerbereich
liegt, mit dem Diffusionsverfahren hergestellt wird,
liegt dessen Seitenkapazität C 1 des P⁺-Gate-Bereiches 3 außerhalb
des vernachlässigbaren Bereiches für die Wirkkapazität C 2
(∼ l/L) durch die Diffusion des P⁺-Gate-Bereiches 3, so daß
keine lineare Verbesserung des Wirkungsgrades durch Absenken
der Gate-Länge L erwartet werden kann.
Gegenüber diesem Stand der Technik liegt der vorliegenden Erfindung
die Aufgabe zugrunde, einen J-FET der eingangs genannten
Art so weiterzubilden, daß dessen Wirkungsgrad verbessert wird,
sowie ein Verfahren zu dessen Herstellung anzugeben. Diese Aufgabe
wird bei einem J-FET nach dem Oberbegriff des Patentanspruches 1
durch die im kennzeichnenden Teil des Patentanspruchs 1
angegebenen Merkmale sowie bei einem Verfahren nach dem Oberbegriff
des Patentanspruchs 2 durch die im kennzeichnenden Teil
des Patentanspruchs 2 angegebenen Merkmale gelöst.
Ein besonderer Vorteil des erfindungsgemäßen J-FET liegt in der
Unterdrückung von dessen Gate-Kapazität sowie in dem Vermeiden
des Kanalkurzschlußeffektes.
Ein weiterer Vorteil des erfindungsgemäßen J-FET liegt in dessen
hoher Grenzfrequenz.
Nachfolgend werden unter Bezugnahme auf die beiliegenden Zeichnungen
bevorzugte Ausgestaltungen des erfindungsgemäßen J-FET
näher erläutert. Es zeigen:
Fig. 1 in perspektivischer Darstellung einen herkömmlichen
Sperrschicht-Feldeffekttransistor;
Fig. 2A bis 2F Verfahrensdiagramme zur Erläuterung eines Ausführungs
beispiels des J-FET gemäß der vorliegenden
Erfindung;
Fig. 3 eine Draufsicht auf das Ausführungsbeispiel gemäß Fig. 2F
gemäß der vorliegenden Erfindung;
Fig. 4A bis 4E Verfahrensdiagramme einer anderen Ausführungsform
des J-FET gemäß der vorliegenden Erfindung;
Fig. 5 eine Querschnittdarstellung des vertikalen J-FET gemäß
der vorliegenden Erfindung zur Erläuterung eines weiteren
Ausführungsbeispiels;
Fig. 6A bis 6F jeweils Verfahrensdiagramme weiterer Ausführungsformen
des vertikalen J-FET gemäß der vorliegenden
Erfindung;
Fig. 7 eine perspektivische Darstellung eines Musters, das
verwendet wird, um die selektiven Ätzeigenschaften der HF-
Lösung zum Ätzen der AlGaAs-Schicht zu messen; und
Fig. 8 eine Querschnittsdarstellung längs der Linie A-A in
Fig. 7, welche eine Abtastelektroden-Mikroskop-Fotografie
ist.
Das erste Ausführungsbeispiel der vorliegenden Erfindung wird
nachfolgend unter Bezugnahme auf die Fig. 2A bis 2E erläutert.
Ebenso wird das Herstellungsverfahren für dieses Ausführungs
beispiel beschrieben.
Anfänglich wird auf einem halbleitenden GaAs-Substrat 11 eine
n⁺-GaAs-Schicht 12 von ungefähr 3000 Å Dicke und mit einer
Verunreinigungskonzentration von ungefähr 5 × 10¹⁸ cm-3 abgelagert,
die der Drain-Bereich wird, eine i-Al0,4Ga0,6As-Schicht 13 von
ungefähr 1000 Å Dicke, eine P⁺-GaAs-Schicht 14 von ungefähr 500 Å
Dicke und einer Verunreinigungskonzentration von ungefähr 5 ×
10¹⁹ cm-3, die der Gate-Bereich wird, eine i-Al0,4Ga0,6As-Schicht
15 von ungefähr 200 Å Dicke und eine n⁺-GaAs-Schicht 16 mit
ungefähr 500 Å Dicke und einer Verunreinigungskonzentration von
5 × 10¹⁸ cm-3, welche ein Source-Bereich wird, der Reihe nach abgelagert
gemäß dem MOCVD-Verfahren (metal organic chemical vapor
deposition = metallorganische, chemische Dampfablagerung), wie
dies in Fig. 2A gezeigt ist. Dann werden die jeweiligen Schichten 12
bis 16 wahlweise bis zum Substrat 11 mit Ausnahme eines
aktiven Bereichsteiles 17 beispielsweise mittels des RIE-Verfahrens
(reactive ion etching = reaktives Ionenätzen) geätzt.
Daraufhin werden gemäß Fig. 2B nach dem Entfernen der beschädigten
Schicht durch Wegätzen von einigen 100 Å (Dicke) im Naßätzverfahren
die Schichten erneut im MOCVD-Verfahren aufgewachsen,
um dadurch der Reihe nach die n-GaAs-Schicht 18 von ungefähr 500 Å
Dicke und einer Verunreinigungskonzentration von ungefähr 3 × 10¹⁸ cm-3
und eine i-Al0,4Ga0,6As-Schicht 19 von ungefähr 5000 Å Dicke
aufgewachsen. Anstelle der i-Al0,4Ga0,6As-Schicht 19 kann
die Schicht 18 auch aus einem isolierenden Material wie beispielsweise
SiN oder einem ähnlichen Material bestehen.
Daraufhin werden, wie dies in Fig. 2C dargestellt ist, Borionen
B⁺ in einen Bereich nahe des aktiven Bereiches 17 eingepflanzt,
um einen Elemententrennbereich 20 zu bilden, woraufhin das Photoresist
auf die gesamte Oberfläche aufgebracht wird, das daraufhin
in dem RIE-Verfahren abgeflacht wird. Zu diesem Zeitpunkt
wird die n⁺-GaAs-Schicht 16 zu der Außenfläche des aktiven
Bereiches 17.
Daraufhin wird, wie dies in Fig. 2D dargestellt ist, die n⁺-GaAs-Schicht
16 und die i-Al0,4Ga0,6As-Schicht 15 selektiv fortgeätzt,
um den Source-Bereich 21 S übrig zu lassen, so daß die P⁺-GaAs-Schicht
14 nach außen zeigt, die der Gate-Bereich werden wird.
Aufgrund dieses selektiven Ätzverfahrens wird die i-Al0,4Ga0,6As-
Schicht 15 als Stoppbereich zum Entfernen der n⁺-GaAs-Schicht 16
auf der Oberfläche durch das RIE-Verfahren verwendet. Während
daraufhin die P⁺-GaAs-Schicht 14 als Stoppbereich verwendet wird,
wird die i-Al0,4Ga0,6As-Schicht 15 durch das Naßätzverfahren entfernt.
Zu diesem Zeitpunkt kann die P⁺-GaAs-Schicht 14 mit einer
Tiefe von ungefähr 2 bis 300 Å fortgeätzt werden, was kein Problem
darstellt. Daraufhin wird eine SiN-Schicht 25 mit ungefähr
500 Å Dicke auf der gesamten Oberfläche abgelagert.
Als nächstes werden, wie dies in Fig. 2E dargestellt ist, Teile
der P⁺-GaAs-Schicht 14 und der i-Al0,4Ga0,6As-Schicht 13, welche
dem die Elektrode bildenden Bereich der n-GaAs-Schicht 12 darstellt,
die den Drain-Bereich bildet, selektiv fortgeätzt. Daraufhin
wird eine Seitenwand 26 aus SiN an den entfernten Seitenflächen
ausgebildet.
Wie dies in Fig. 2F dargestellt ist, werden nach dem Bilden
einer Drain-Elektrode 27 D nahe des Drain-Bereiches 23 D, der aus
der n⁺-GaAs-Schicht besteht, Öffnungen gebildet, die die Source-
Elektrode und die Gate-Elektrode bilden. Daraufhin wird eine
Source-Elektrode 27 S nahe des Source-Bereiches 21 S der n⁺-GaAs-Schicht
und eine Gate-Elektrode 27 G nahe einer Gate-Elektrode 24 G
aus P⁺-GaAs-Schicht gebildet. Daraufhin wird der Drain-Bereich 23 D,
die i-Al0,4Ga0,6As-Schicht 13, der Gate-Bereich 24 G, die i-Al0,4Ga0,6As-
Schicht 15 und der Source-Bereich 21 S der Reihe nach laminiert.
Daraufhin wird ein Kanalbereich 22 C durch eine Seitenwand
der auf diese Weise laminierten Schicht gebildet, um einen
vertikalen J-FET 28 zu bilden.
Fig. 3 ist eine Draufsicht von Fig. 2F. Wie in Fig. 3 zu sehen
ist, wird der Träger der drei Wände durch Ionenimplantation von
Borionen B⁺, um einen Kanalbereich 22 C lediglich auf einer Fläche
auszubilden, ausgegrenzt, da die n-GaAs-Schicht 18, die der Kanalbereich
wird, nach dem selektiven Ätzen von anderen Teilen mit
Ausnahme des aktiven Bereiches erneut aufgewachsen wird, um auf
diese Weise die Kanäle an den vier Seitenwänden des aktiven
Bereiches auszubilden. Der Elemententrennbereich 20, der durch
die Ionenimplantation von Bor B⁺ gebildet wird, ist gestrichelt
gezeichnet, während die SiN-Schicht 25 durch Punkte dargestellt
ist.
Während diese Ausführungsform der vorliegenden Erfindung sich
auf einen J-FET des normalerweise eingeschalteten Typs (Verarmungs
betriebsart) bezieht, bei dem die Filmdicke des Kanalbereiches
22 C etwa 500 Å beträgt, ist es möglich, einen J-FET
des normalerweise ausgeschalteten Typs (Anreicherungsbetriebsart)
zu erhalten, in dem die Filmdicke des Kanalbereiches 22 C
in der Größenordnung von 250 Å gewählt wird.
Bei der obigen Anordnung sind die i-Al0,4Ga0,6As-Schichten 13
und 15 in dem Gate-Bereich 24 G enthalten, während der Source-
Bereich 21 S und der Drain-Bereich 23 D verwendet werden, um die
Gate-Kapazität zu vermindern. Da die Fläche zwischen dem
Drain-Bereich 23 G und dem Gate-Bereich 24 G groß ist, wird die
Filmdicke der i-AlGaAs-Schicht 13 bis auf eine Größenordnung
von 1000 Å erhöht. In diesem Fall kann das Anwachsen des Drain-
Widerstandes nicht in einem nennenswerten Maß die Elementen
charakteristik negativ beeinträchtigen. Bei diesem Ausführungs
beispiel wird der Widerstand nicht erhöht.
Die Länge vom Ende des Source-Bereiches 21 S bis zum Ende des
Gate-Bereiches 24 G bei dem Drain-Bereich 23 D wird auf weniger
als 1000 Å festgesetzt, so daß sich die Elektronen mit hoher
Geschwindigkeit bewegen können. Demgemäß wird die Elektronengeschwindigkeit
über diejenige gemäß der Theorie nach dem Stand der Technik
durch die Überschußgeschwindigkeit erhöht. Daher
ist eine Erhöhung der Steilheit gm möglich. Bei einer Verunreinigungs
konzentration von n = 3 × 10¹⁸ für den Kanalbereich wird
ein erheblicher Plasmoeffekt erzielt. Wenn daher die Verunreinigungs
konzentration auf n ≦ 10¹⁸ festgelegt wird, werden die
Höchstfrequenzbetriebseigenschaften verbessert.
Die Gate-Länge L hängt nicht von den Lithografiemaßen ab, sondern
wird durch die Filmdicke der Gate-Region 24 G (entsprechend der
P⁺-GaAs-Schicht 14) festgelegt. Bei diesem Ausführungsbeispiel
wird die Filmdicke auf 500 Å festgelegt, doch kann sie auch auf
weniger als 500 Å (beispielsweise 200 Å ) festgelegt werden. Ferner
kann die Gate-Länge L soweit wie möglich vermindert werden.
Da die Gate-Source-Kapazität den Gate-Bereich 24 G erheblich beeinträchtigt,
ist es wünschenswert, daß die Abmessungen der Linienlithografie
so klein wie möglich sind, um die Gate-Source-Kapazität
zu vermindern. Um jedoch die Gate-Kapazität zu vermindern,
ist es wirkungsvoller, die Dicke der i-AlGaAs-Schicht 13 zwischen
dem Drain und dem Gate auf beispielsweise 3000 Å festzulegen.
Gemäß dem vorliegenden Ausführungsbeispiel wird die
Linienabmessung unter dem Gesichtspunkt der Integrationsdichte
(eine Schicht/cm²) festgelegt und steht nicht in Beziehung zum
Geschwindigkeitswirkungsgrad.
Bei der oben beschriebenen Anordnung kann die Gate-Länge L soweit
wie möglich reduziert werden, da die wirksame Gate-Länge L
durch die Filmdicke der P⁺-GaAs-Schicht 14 bestimmt wird. In dem
Gate-Bereich 24 G steht deren Seitenfläche in der Breitenrichtung
lediglich mit dem Kanalbereich 22 C in Kontakt. Die obere Fläche
sowie die untere Fläche des Gate-Bereiches 24 G liegen jeweils
durch die i-AlGaAs-Schichten 15 und 13 dem Source-Bereich 21 S
und dem Drain-Bereich 23 D gegenüber. Dementsprechend kann die
zusätzliche Seitenkapazität unterdrückt werden, so daß die Gate-Kapazität
vermindert werden kann. Da ferner die i-AlGaAs-Schicht
19 (oder die SiN-Isolierschicht) mit einem großen Bandabstand
an dem entgegengesetzten Ende des Gate-Bereiches 24 G bezüglich
des Kanalbereiches 22 C ausgebildet ist, kann bei geschlossenem
Gate ein Stromfluß durch die Schicht 19 direkt neben dem Kanal
verhindert werden. Daher kann der Kurzschlußkanaleffekt unterdrückt
werden, so daß es möglich ist, einen vertikalen J-FET
mit hohem Wirkungsgrad zu erhalten.
Ein zweites Ausführungsbeispiel der vorliegenden Erfindung wird
nachfolgend erläutert. Wie in Fig. 4A dargestellt ist, werden
ähnlich wie beim ersten Ausführungsbeispiel eine n⁺-GaAs-Schicht
12, eine i-Al0,4Ga0,6As-Schicht 13, eine P⁺-GaAs-Schicht 14,
eine i-Al0,4Ga0,6As-Schicht 15 und eine n⁺-GaAs-Schicht 16 der
Reihe nach auf einem halbleitenden GaAs-Substrat 11 mittels des
MOCVD-Verfahrens aufgebracht. Anschließend werden die Bereiche
mit Ausnahme des aktiven Bereiches 17 durch das RIE-Ätzverfahren
entfernt. Dann wird die beschädigte Schicht durch das Naßätzverfahren
entfernt und eine n-GaAs-Schicht 18 mittels des MOCVD-
Verfahrens aufgewachsen. Ferner wird eine SiN-Schicht 30 abgelagert
und die Ionenimplantation von Bor B⁺ ausgeführt, um
den Elemententrennbereich 20 zu bilden.
Daraufhin wird, wie dies in Fig. 4B gezeigt ist, nach dem Aufbringen
der Photoresist-Schicht auf die gesamte Fläche die gesamte
Fläche durch das RIE-Verfahren abgeflacht, so daß die n⁺-GaAs-Schicht
16 des aktiven Bereiches 17 zu der Außenfläche hin zeigt.
Daraufhin wird eine Source-Elektrode 27 S′ über die SiN-Schicht 30
von der n⁺-GaAs-Schicht 16 gebildet.
Wie in Fig. 4C gezeigt ist, wird die n⁺-GaAs-Schicht 16 und die
i-AlGaAs-Schicht 15 durch das Ätzverfahren entfernt, das dem
obigen Beispiel entspricht, um den direkt unterhalb der Source-
Elektrode 27 S′ ausgebildeten Source-Bereich 21 S übrig zu lassen.
Ferner werden die P⁺-GaAs-Schicht 14 und die i-AlGaAs-Schicht 13
durch das selektive Ätzverfahren entfernt, um den Gate-Bereich
24 G mit einer vorbestimmten Abmessung (einer relativ kleinen Abmessung)
übrig zu lassen, die größer ist, als diejenige des
Source-Bereiches 21 S.
Anschließend wird eine SiN-Schicht 31 auf die gesamte Fläche abgelagert,
auf der die Photoresist-Schicht aufgebracht ist, und
daraufhin im RIE-Verfahren (vgl. Fig. 4D) abgeflacht.
Wie in Fig. 4E gezeigt ist, werden Fenster ausgebildet, um Source-
Elektrode, Gate-Elektrode und Drain-Elektrode zu bilden, woraufhin
die Source-Elektrode 27 S′, die den Source-Bereich 27 S′ kontaktiert,
die Gate-Elektrode 27 G, die den Gate-Bereich 24 G kontaktiert,
und die Drain-Elektrode 27 D, die den Drain-Bereich 23 D
kontaktiert, gebildet werden. Daher kann ein vertikaler J-FET 32
erhalten werden, in dem der Drain-Bereich 23 D, die i-AlGaAs-
Schicht 13, der Gate-Bereich 24 G, die i-AlGaAs-Schicht 15 und
der Source-Bereich 21 S der Reihe nach abgelagert werden. Der
Kanalbereich 22 C wird auf einer Seitenfläche quer zu den
laminierten Schichten gebildet.
Da die Gate-Länge L soweit wie möglich vermindert werden kann,
können die Gate-Kapazität und der Kanalkurzschlußeffekt erheblich
unterdrückt werden. Daher kann eine Wirkungsweise ähnlich
derjenigen des Ausführungsbeispiels gemäß Fig. 2 erzielt werden.
Darüber hinaus kann bei dem vorliegenden Ausführungsbeispiel
das Element flach ausgeführt werden.
Da gemäß der vorliegenden Erfindung der Source-Bereich, der Gate-
Bereich und der Drain-Bereich laminiert sind und der Kanalbereich
an einer Seitenfläche quer zu den laminierten Schichten ausgebildet
wird, wird die wirksame Gate-Länge durch die Filmdicke des
laminierten Gate-Bereiches festgelegt. Daher kann die Gate-Länge
beispielsweise auf 200 Å reduziert werden, ohne daß es der Linien
lithografietechnik bedarf. Wenn die wirksamen Halbleiterschichten
derart laminiert werden, daß sie in die obere und untere Fläche
des Gate-Bereiches eingreifen, kann die Gate-Kapazität vermindert
werden. Der Kanalkurzschlußeffekt kann ferner unterdrückt
werden, wenn der wirksame Halbleiter oder die isolierende Schicht
einen Bandabstand haben, der größer ist als derjenige des Kanalbereiches,
angrenzend an diesen an der zum Gate-Bereich entgegengesetzten
Seite ausgebildet sind.
Daher ist es möglich, einen J-FET zu erhalten, dessen Betriebsfrequenz
oder Betriebsgeschwindigkeit erheblich gegenüber bekannten
J-FET's angehoben ist.
Jedoch kann die oben beschriebene Ausführungsform des J-FET gemäß
der vorliegenden Erfindung nicht folgende Nachteile ausräumen,
die nachfolgend unter Bezugnahme auf Fig. 5 beschrieben werden.
Fig. 5 zeigt einen derartigen vertikalen J-FET, bei dem die
wirksame Gate-Länge soweit wie möglich bzw. soweit wie gewünscht
ohne Linienlithografie vermindert werden kann. Wie in Fig. 5
gezeigt ist, ist dieser J-FET folgendermaßen aufgebaut.
Auf einem halb-isolierenden GaAs-Substrat 110 werden der Reihe
nach ein n⁺-GaAs-Drain-Bereich 112, eine i-AlGaAs-Wirkhalbleiterschicht
113, ein P⁺-GaAs-Gate-Bereich 114, eine i-AlGaAs-Wirkhalbleiter
schicht 115, ein n⁺-GaAs-Source-Bereich 116 und ein
aktiver n⁺-GaAs-Bereich oder Kanalbereich 117 auf einer Seite
quer zu den derart laminierten Schichten ausgebildet. Daher sind
beispielsweise SiN-Schichten 118, 119, eine Source-Elektrode 120 S,
eine Gate-Elektrode 120 G und eine Drain-Elektrode 120 D ausgebildet.
Bei dieser Anordnung hängt die Gate-Länge L nicht von der Linien
lithografietechnik ab und kann durch die Filmdicke des Gate-Bereiches
114 auf kurze Abmessungen festgelegt werden. Daher kann
die Gate-Länge L soweit wie gewünscht vermindert werden, so daß
die Steilheit gm erheblich angehoben werden kann. Bei diesem Ausführungs
beispiel wird jedoch eine parasitäre Gate-Kapazität,
d. h. eine äußere Gate-Kapazität, durch die Struktur bewerkstelligt.
Da in anderen Worten die Gate-Länge L der Filmdicke des
P⁺-GaAs-Gate-Bereiches 114 von beispielsweise 0,1 µm entspricht,
ist die wirksame Gate-Kapazität direkt neben dem Kanalbereich
116 kleiner als diejenige bei einem FET nach dem Stand der Technik.
Da jedoch die Sperrschicht zwischen dem Gate-Bereich 114
und dem Source-Bereich 115 sowie die Sperrschicht zwischen dem
Gate-Bereich 114 und dem Drain-Bereich 113 durch die i-AlGaAs-
Wirkhalbleiterschichten 113 und 115 mit einer Filmdicke in der
Größenordnung zwischen einem Fünftel bis einem Sechstel eines
Mikrometers getrennt sind, tritt die äußere parasitäre Kapazität
in diesen Schichten auf. Wenn der Abstand zwischen Gate und
Drain, d. h. die Filmdicke d, der i-AlGaAs-Wirkhalbleiterschicht
113 auf 0,3 µm festgelegt wird, und die Gate-Breite (die Breite
in der Richtung senkrecht zur Zeichenebene) auf 10 µm festgelegt
wird, und die Entfernung l des Teiles direkt neben dem Kanalbereich
117 bis zum Ende des P⁺-GaAs-Gate-Bereiches 114 auf 3 µm
festgelegt wird, kann die Kapazität Cgd zwischen dem Gate und dem
Drain festgelegt werden als:
Wenn die Gate-Kapazität Cg der senkrechten Gate-Länge (die Gate-
Breite beträgt 10 µm) von 1 µm berechnet wird, kann dies folgendermaßen
ausgedrückt werden:
wobei in der obigen Gleichung die Verarmungsschicht auf 0,1 µm
festgelegt wird.
Demgemäß hat der vertikale J-FET gemäß Fig. 5 eine Gate-Kapazität,
die sich nicht erheblich von derjenigen eines normalen J-FET
mit einer Gate-Länge von 1 µm unterscheidet.
Daher stellt die dritte Ausführungsform der vorliegenden Erfindung
eine Verbesserung des vertikalen J-FET gemäß Fig. 5 dar und
schafft einen J-FET, bei dem die äußere Gate-Kapazität reduziert
werden kann und der Wert gm/Cg erhöht werden kann, so daß sich
die Betriebsgeschwindigkeit auf einen sehr hohen Wert erhöhen
läßt.
Nachfolgend wird das dritte Ausführungsbeispiel des J-FET gemäß
der vorliegenden Erfindung sowie dessen Herstellungsverfahren
unter Bezugnahme auf die Fig. 6A bis 6F erläutert. Die Fig. 6A
bis 6F zeigen jeweils Verfahrensdiagramme dieses Ausführungs
beispiels.
Wie in Fig. 6A gezeigt ist, werden der Reihe nach auf einem halbisolierenden
GaAs-Substrat 121 eine n⁺-GaAs-Schicht 122 mit einer
Dicke von ungefähr 0,5 µm und einer Verunreinigungskonzentration
von ungefähr 5×10¹⁸ cm-3, die einen Drain-Bereich bildet, eine
i-Al0,6Ga0,4As-Schicht 123 mit ungefähr 0,3 µm Dicke, eine P⁺-GaAs-Schicht
124 mit ungefähr 0,1 µm Dicke und einer Verunreinigungs
konzentration von 2 × 10¹⁹ cm-3, die einen Gate-Bereich bildet,
eine i-Al0,6Ga0,4As-Schicht 125 von ungefähr 0,1 µm Dicke
und eine n⁺-GaAs-Schicht 126 von ungefähr 0,2 µm Dicke und einer
Verunreinigungskonzentration von 5 × 10¹⁸ cm-3, die einen Source-
Bereich bildet, durch das MOCVD-Verfahren (metal organic chemical
vapor deposition = metallorganisches, chemisches Dampfablagern)
abgelagert. Dann werden diejenigen Bereiche der jeweiligen
Schichten 122 bis 126 außerhalb des Elemente formenden
Bereiches selektiv fortgeätzt (mesa-geätzt), von dem Substrat
121 beispielsweise mittels des RIE (reactive ion etchin = reaktives
Ionenätzen)-Verfahren.
Daraufhin werden die laminierten Schichten, wie dies in Fig. 6B
dargestellt ist, beispielsweise mittels des Naßätzverfahrens
leicht geätzt, um dadurch die beschädigte Schicht zu entfernen,
woraufhin die Schichten erneut mittels des MOCVD-Verfahrens
aufgewachsen werden, wodurch eine n⁺-GaAs-Schicht 127 von ungefähr
500 Å Dicke mit einer Verunreinigungskonzentration von 3 × 10¹⁸ cm-3
und eine i-Ga0,3Ga0,7As-Schicht 128 mit ungefähr 500 Å
Dicke aufgebracht werden. Dann wird ein Elemententrennbereich
129 durch Ionenimplantation von beispielsweise Borionen B⁺ in
den Bereich nahe des Elemente formenden Bereiches gebildet.
Wie in Fig. 6C dargestellt ist, wird auf der gesamten Oberfläche
eine SiN-Schicht 130 aufgebracht und nachfolgend im RIE-Verfahren
abgeflacht. Zu diesem Zeitpunkt ist die i-AlGaAs-Schicht 128 zur
Außenseite des Elemente formenden Bereiches gerichtet. Wie in
Fig. 6D dargestellt ist, wird nach dem Entfernen der i-AlGaAs-
Schicht 128, die zur Oberfläche gerichtet ist, mittels Naßätzen
ein Source-Elektrodenmetall (AuGE) 131 auf die n⁺-GaAs-Schicht
127 aufgebracht. Nachfolgend werden unter Verwendung dieses Source-
Elektrodenmetalles 131 als Maske die n⁺-GaAs-Schichten 126 und 127
und die i-AlGaAs-Schicht 125 nahe diesen Schichten selektiv fortgeätzt,
um einen Source-Bereich 131 S übrig zu lassen, damit auf
diese Weise die P⁺-GaAs-Schicht 124 eine Gate-Region, die zur
Oberfläche hin gerichtet ist wird. Dieses selektive Ätzen wird
ausgeführt, indem beispielsweise die i-Al0,6Ga0,4As-Schicht 125
als Stopper dient, die n⁺-GaAs-Schichten 126 und 127 im Naßätz
verfahren entfernt werden und daraufhin die i-Al0,6Ga0,4As-Schicht
im Naßätzverfahren entfernt werden, wobei die P⁺-GaAs-Schicht 124
als Stopper dient.
Daraufhin werden, wie dies in der Fig. 6E dargestellt ist, die
P⁺-GaAs-Schicht 124 und die i-AlGaAs-Schicht 123 nahe an der
Schicht 124 selektiv fortgeätzt, um einen Gate-Bereich 132 G
übrig zu lassen. Daraufhin wird das ganze Substrat in eine HF-
Lösung bei Raumtemperatur 5 Minuten lang eingetaucht, wobei die
i-Al0,6Ga0,4As-Schicht 125 zwischen dem Source-Bereich 131 S und
dem Gate-Bereich 132 G und die i-Al0,6Ga0,4As-Schicht 123 zwischen
dem Gate-Bereich 132 G und einem n⁺-GaAs-Drain-Bereich 133 D durch
das selektive Ätzverfahren entfernt werden, um auf diese Weise
Hohlräume 137 zu bilden.
Daraufhin wird eine SiN-Schicht 134 mit ungefähr 0,5 µm Dicke
auf der gesamten Fläche gebildet, woraufhin Elektrodenfenster
gebildet werden, um hierdurch eine Drain-Elektrode 135 D, eine
Gate-Elektrode 135 G und eine Source-Elektrode 135 S zu bilden,
die jeweils den Drain-Bereich 133 D, den Gate-Bereich 132 G und
das Source-Elektrodenmetall 131 in einem Ohm'schen Kontakt zu
kontaktieren. Daher ist es möglich, einen vertikalen J-FET 38
zu erhalten, bei dem, wie es in Fig. 6F gezeigt ist, der Drain-
Bereich 133 D, der Gate-Bereich 132 G und der Source-Bereich 131 S
laminiert sind und ein Kanalbereich 136 G auf einer Seitenfläche
quer zu den laminierten Schichten ausgebildet ist, sowie Hohlräume
137 jeweils zwischen dem Source-Bereich 131 S und dem Gate-
Bereich 132 G sowie zwischen dem Gate-Bereich 132 G und dem Drain-
Bereich 133 D aufweist.
Der Hauptunterschied zwischen dem J-FET 38 gemäß dieser Ausführungsform
und dem J-FET gemäß Fig. 5 besteht in dem Ätzen der
Al0,6Ga0,4As-Schichten 125 und 123 in der HF-Lösung bei dem
Verfahren gemäß Fig. 6E. Es wurde experimentell bestätigt, daß die
HF-Lösung zum selektiven Ätzen der Al X Ga1-X As-Bereiche dient, wobei
X ≧ 0,35 ist, während es sich als praktisch unmöglich herausgestellt hat,
daß Al X Ga1-X As-Material zu ätzen, soweit X < 0,35
ist.
Fig. 7 ist eine perspektivische Darstellung eines Musters zum Messen
der selektiven Ätzeigenschaften der HF-Lösung zum Ätzen der
AlGaAs-Schicht. Wie in Fig. 7 dargestellt ist, wird das Muster
folgendermaßen hergestellt: Auf einem GaAs-Substrat 141 wird der
Reihe nach eine Al0,3Ga0,7As-Schicht 142 mit 0,2 µm Dicke, eine
GaAs-Schicht 143 mit 0,2 µm Dicke, eine Al0,6Ga0,4As-Schicht 144
mit 0,2 µm Dicke und eine GaAs-Schicht 145 mit 0,4 µm Dicke durch
das MOCVD-Verfahren gebildet. Das auf diese Weise aufgewachsene
Muster wird in ein quadratisches Substrat 146 mit 5 × 5 mm Länge
geschnitten. Dieses Substrat 146 wird in eine HF-Lösung bei 60°C
15 Minuten lang eingetaucht.
Fig. 8 zeigt eine Querschnittsdarstellung längs der Linie A-A
der Fig. 7 einer SEM-Fotografie (scanning electron microscopy =
Rasterelektronenmikroskop) der Forschungsergebnisse der selektiven
Ätzeigenschaften der HF-Lösung bezüglich der AlGaAs-Schicht. Aus
Fig. 8 erkennt man, daß die Al0,6Ga0,4As-Schicht 144 geätzt wurde
und ein Hohlraum 147 ausgebildet wurde, während die GaAs-Schichten
145, 143 oberhalb und nahe an der Schicht 144 sowie die
Al0,3Ga0,7As-Schicht 142 überhaupt nicht geätzt wurden.
Bei dem oben beschriebenen vertikalen J-FET 138 wird die wirksame
Gate-Länge L bestimmt durch die Filmdicke der P⁺-GaAs-
Schicht 124, so daß diese soweit als möglich vermindert werden
kann (weniger als 0,1 µm, nämlich beispielsweise 200 Å ). Da
lediglich die Seitenwand des Gate-Bereiches 132 G in der Querrichtung
mit dem Kanalbereich 135 in Kontakt steht, kann die zusätzliche
Seitenkapazität unterdrückt werden und somit die wirksame
Gate-Kapazität vermindert werden.
Gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung
sind die Schichten oberhalb und unterhalb des P⁺-GaAs-Gate-Bereiches
132 mit Hohlräumen 137 ausgebildet. Wenn die Hohlräume 137
beispielsweise eine Luftschicht darstellen, beträgt die Dielektrizitäts
konstante der Luft mit ungefähr 1 etwa ¹/₁₂ der Dielektrizitäts
konstante der GaAs-Schicht. Demgemäß kann verglichen mit dem
vertikalen J-FET von Fig. 5 die äußere Gate-Kapazität auf einfache
Weise auf ¹/₁₂ vermindert werden. Wenn in anderen Worten
der P⁺-GaAs-Gate-Bereich 132 G eine Fläche von 3 µm × 10 µm hat,
wird die äußere Gate-Kapazität weniger als 1 fF. Die äußere Gate-
Kapazität beträgt weniger als ¹/₁₀ der Gate-Kapazität des Standard-FET.
Die Hohlräume 137 können durch andere Gase gefüllt
werden oder evakuiert sein.
Daher kann bei dem dritten Ausführungsbeispiel der vorliegenden
Erfindung der Wert gm/Cg um eine Zehnerpotenz bezüglich des
Wertes gesteigert werden, der für den vertikalen J-FET gemäß
Fig. 5 gilt. Daher ist es möglich, einen vertikalen J-FET für
den Ultrahochfrequenzbereich zu erhalten.
Gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung
kann ein Stromfluß durch die Schicht direkt neben dem Kanal verhindert
werden, so daß ein Kanalkurzschlußeffekt verhindert werden kann,
da die i-AlGaAs-Schicht 128 mit großem Bandabstand am
entgegengesetzten Ende des Kanalbereiches 136 C ausgebildet ist.
Ferner kann die Länge zwischen dem Ende des Source-Bereiches 131 S
bis zum Ende des Gate-Bereiches 132 G an der Drain-Seite ausreichend
kurz gewählt werden, so daß diese weniger als 100 Å beträgt.
Gleichzeitig ist eine hohe Elektronengeschwindigkeit möglich.
Daher kann die Elektronengeschwindigkeit über den nach der Theorie
zu erwartenden Wert durch ein Geschwindigkeitsüberschießen
hinausgehen, so daß der Wert gm angehoben wird. Die Verunreinigungs
konzentrationen von n=3×10¹⁸ des Kanalbereiches 136 C kann
einen erheblichen Plasmon-Streueffekt bewirken. Daher wird die
Verunreinigungskonzentration auf n ≦ 10¹⁸ festgelegt, um die
Betriebsgeschwindigkeit zu steigern.
Bei dem dritten Ausführungsbeispiel der vorliegenden Erfindung
sind der Source-Bereich, Gate-Bereich und Drain-Bereich des J-FET
auf das Substrat laminiert, wobei der aktive Bereich auf einer
Seite der laminierten Schichten in der Richtung senkrecht zu der
Fläche des Substrates ausgebildet ist und wobei die Gate-Länge
sehr kurz ausgebildet werden kann, ohne daß hierfür eine Linien
lithografietechnik benötigt wird. Da in diesem Fall die hohe
Verunreinigungskonzentration in dem Gate-Bereich, der den aktiven
Bereich kontaktiert, sowie die Bereiche hoher Verunreinigungs
konzentrationen im Source-Bereich und Drain-Bereich durch Hohlräume
getrennt sind, kann die äußere parasitäre Gate-Kapazität
vermindert werden. Daher kann ein vertikaler J-FET erhalten werden,
bei dem der Wert gm/Cg erhöht ist, um dadurch hohe Betriebs
frequenzen zu erzielen.
Claims (3)
1. J-FET mit einem Source-Bereich, einem Gate-Bereich, einem
Drain-Bereich und einem Kanalbereich,
dadurch gekennzeichnet, daß
- - der Source-Bereich (16), der Gate-Bereich (14) und der Drain-Bereich (12) als laminierter Schichtaufbau ausgebildet sind, und
- - der Kanalbereich (22 c) an einer Seitenfläche quer zu der laminierten Schicht angeordnet ist.
2. Verfahren zum Herstellen eines J-FET mit folgenden
Verfahrensschritten:
- a) Laminieren von Halbleiterschichten, die jeweils ein Source-Bereich (15), ein Gate-Bereich (14) und ein Drain- Bereich (12) werden;
- b) Entfernen von Teilen der Halbleiterschichten (12, 14, 16) mit Ausnahme derjenigen Teile, die einen aktiven Bereich (17) bilden; und
- c) Bilden eines Kanalbereiches (22 c) an einer Seitenfläche quer zu den laminierten Schichten des Source-Bereiches (16), Gate-Bereiches (14) und Drain-Bereiches (12) durch epitaxiales Wachstum.
3. J-FET nach Anspruch 1, ferner gekennzeichnet durch
einen Hohlraum (137), der Bereiche hoher Verunreinigungs
konzentrationen der Source-, Gate- und Drain-Bereiche (16,
14, 12) trennt.
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