DE3727017C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Anordnung zur Synchronisation mehrerer Prozessoren.

Bei der herkömmlichen Synchronisation von Mehr­ prozessorsystemen wird im wesentlichen eine Tasksyn­ chronisation durchgeführt, bei der die Tasks auf der Grundlage eines taskgesteuerten Ordnungsschemas oder eines datengesteuerten Ordnungsschemas verarbeitet werden. Bei Allzweck-Mehrprozessorsystemen sind Daten­ flußpläne oder Zeichenkontrollpläne üblich, bei denen Taskende-Marken in einem gemeinsamen Speicher vorgesehen sind, um für jedes Taskprogramm zu überprüfen, ob alle erforderlichen vorhergehenden Taskprogramme abgeschlossen worden sind.

Ein Beispiel einer herkömmlichen Vorrichtung für ein Mehrprozessorsystem ist in der GB 21 31 987 A be­ schrieben.

Herkömmliche Synchronisationstechniken bei Allzweck- Mehrprozessorsystemen stützen sich weitgehend auf Soft­ ware und erfordern die Überprüfung einer Anzahl von Datenwörtern bzw. Elementen, was zu einem großen Überhang für die Synchronisation zwischen Tasks (d. h. für die Vor­ gabe und Einhaltung der Prioritätsreihenfolge der Task­ verarbeitung), oder zwischen Prozessoren führt. Es treten daher Schwierigkeiten auf, die darin liegen, daß Tasks nicht in Teile unterteilt werden können, und die Task­ verarbeitungsreihenfolge in ihrem parallelen Arbeits­ ablauf ist übermäßig eingeschränkt. Jobs können nicht ohne weiteres parallel verarbeitet werden, was zu einem verringerten Wirkungsrad führt.

Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung zur Synchronisation mehrerer Prozessoren zu schaffen, die in der Lage ist, den Verarbeitungsüberhang für die Synchronisation zwischen Tasks oder Prozessoren beim Parallelbetrieb von Allzweck-Mehrprozessorsystemen auf ein Minimum herabzusetzen.

Diese Aufgabe wird erfindungsgemäß mit den Merkmalen des Anspruchs 1 gelöst. Vorteilhafte Weitergestaltungen sind Gegenstand der Unteransprüche.

Bei der vorgeschlagenen Lösung ist die Tatsache berücksichtigt worden, daß die Anzahl von Tasks, die von Allzweck-Mehrprozessorsystemen gleichzeitig verarbeitet werden, nicht die Anzahl der Prozessoren überschreitet, wodurch die Synchronisation bei Parallelverarbeitung durch die Synchronisation der Prozessoren ersetzt werden kann, und Hardware zur Synchronisation einer festen Anzahl von Prozessoren verwendet wird, wodurch der Softwareüberhang auf ein Minimum herabgesetzt wird.

Bei der Synchronisation wird Hardware bis zu einem Ausmaß verwendet, das die Anpassungsfähigkeit des Systems nicht beeinträchtigt.

Bevorzugte Ausführungsbeispiele der Erfindung werden im folgenden anhand der Zeichnung näher erläutert. In der Zeichnung zeigt

Fig. 1 ein Hardwareblockdiagramm, das ein Ausführungs­ beispiel einer vorgeschlagenen Synchronisations­ anordnung zeigt,

Fig. 2 den in Fig. 1 dargestellten Komparatorkreis,

Fig. 3 ein Hardwareblockdiagramm, das ein weiteres vorgeschlagenes Ausführungsbeispiel einer erfindungsgemäßen Synchronisationsanordnung für Prozessoren zeigt,

Fig. 4 den in Fig. 3 dargestellten Komparatorkreis und

Fig. 5 ein Beispiel einer Steuerung bei Parallelverar­ beitung durch die erfindungsgemäße Synchronvor­ richtung.

Es wird im folgenden unter Bezugnahme auf Fig. 1 ein bevorzugtes Ausführungsbeispiel beschrieben.

Es wird angenommen, daß bei diesem Ausführungs­ beispiel ein Mehrprozessorsystem aus n + 1 Prozessoren aufgebaut ist, von denen die Prozessoren 1 _n und 1 _{n + 1} in Fig. 1 dargestellt sind. Jeder Prozessor ist mit einer Synchronisiervorrichtung 2 _n , 2 _{n + 1} versehen. Zwischen den Synchronisiervorrichtungen 2 _n und 2 _{n + 1} wird Information über Signalleitungen 8 über­ tragen. Es wird erfindungsgemäß vorgeschlagen, die Prozessoren zur Ausführung zugeordneter Tasks beliebig in eine Gruppe zu klassifizieren, um deren Verarbeitungen unter Beibehaltung der Synchro­ nisation sicherzustellen. Jede Synchronisiervorrichtung 2 _n , 2 _{n + 1} ist mit einer Speichereinrichtung 5 (Synchronregister 5), einer Einrichtung 7 (Flip-Flop 7), einer der Signalleitungen 8, über die der Status (Zustand) des Flip-Flops 7 zu jedem Prozessor über­ tragen bzw. gesendet wird, einem Komparatorkreis 6 und einem Signalkreis versehen, um einem entsprechenden Pro­ zessor das Überprüfungsergebnis durch den Komparatorkreis 6 zu übermitteln. Das Synchronregister 5 speichert Informa­ tion betreffend die Prozessoren in einer Gruppe. Das Flip- Flop 7 wird gleichzeitig mit oder nach dem Zeitpunkt an­ gesteuert bzw. getriggert, wenn die Signale "1" oder "0" im Register 5 gesetzt werden. Der Komparatorkreis 6 vergleicht die Übertragungsinhalte (Sendeinhalte) mit denjenigen im Synchronregister 5 um zu überprüfen, ob der Status sämt­ licher Prozessoren in einer im Synchronregister 5 gespeicherten Gruppe "wahr" wird. Es sind außerdem eine Zugriffssignal­ leitung 4, eine Statusleitung 9 und eine Steuer- bzw. Triggersignalleitung 10 vorgesehen.

Es wird nun die synchrone Operations­ sequenz der Prozessoren einer Gruppe beschrieben. Es wird angenommen, daß die Prozessoren 1 _n und 1 _{n + 1} der Pro­ zessoren 1 ₀ bis 1 _m eine Gruppe bilden und zugeordnete Tasks ausführen. Als erstes behandelt die Beschreibung den Arbeits­ ablauf des Prozessors 1 _n . Nach Abschluß der Taskverarbeitung setzt der Prozessor 1 _n "1" im nten und (n + 1)ten Bit des Synchronregisters 5 über eine Datenleitung 3 und "0" in den anderen Bits, um hierdurch eine Bitfolge zu schreiben (die eine Gruppe von Prozessoren angibt). Während des Schreibvorgangs wird der Zugriffssignalleitung 4 ein aktiver Impuls zugeführt, der angibt, daß der Prozessor n auf das Synchronregister 5 zugreift, wobei der Impuls als Schreibtatksignal des Synchronregisters 5 dient. Das Flip- Flop 7 wird gleichzeitig durch den Impuls auf der Signal­ leitung 4 angesteuert, so daß an seinem Q-Anschluß ein Taskendesignal mit dem Pegel "0" und an seinem -Anschluß ein Statussignal mit dem Pegel "1" ausgegeben wird. Das Schreibtaktsignal des Synchronregisters 5 und das Trigger­ signal für den Flip-Flop 7 können separat vorgesehen wer­ den, um die Informationseinschreibetätigkeit in das Syn­ chronregister und die Ausgabeoperation eines Taskendesignals durch den Flip-Flop 7 unabhängig auszuführen. Das Task­ endesignal aus dem Anschluß Q wird zu jeder Synchronisier­ vorrichtung 2 ₀ bis 2 _m eines entsprechenden Prozessors über die nte Taskendesignalleitung 8 geschickt. Das Statussignal aus dem Anschluß wird über die Statusleitung 9 in einen TEST-Anschluß des Prozessors 1 _n eingegeben, um die Ver­ arbeitung durch den Prozessor zu unterbrechen, bis der TEST-Eingang bzw. das entsprechende Eingangssignal den Pegel auf "0" ändert. Das im Synchronregister 5 gesetzte Signal und die Signale auf den Signalleitungen 8 werden jeweils in die entsprechenden Einheiten 0 bis m des Kom­ paratorkreises 6 eingegeben, so daß jede Einheit die ent­ sprechenden Signale auf dem Synchronregister 5 und der Signallei­ tung 8 empfängt. Der innere Aufbau des Komparatorkreises 6 ist in Fig. 2 dargestellt. Wenn der Wert im Synchronre­ gister "0" ist, wird ein Ausgang bzw. Ausgangssignal eines NAND-Gatters unabhängig vom Wert auf der Signalleitung 8 "1". Wenn sämtliche Werte auf den Taskendesignalleitungen 8 entsprechend den vorher im Synchronregister 5 gesetzten Bits "1" "0" werden, d. h. wenn bei diesem Beispiel die nte und (n + 1)te Taskendesignalleitung 8 "0" werden, ändert sich daher ein Ausgangssignal eines NAND-Gatters 18 auf den Pegel "0", so daß sich ein Triggersignal auf der Triggersignalleitung 10 auf den aktiven Pegel "0" ändert.

Auf dieses Triggersignal hin wird der Flip-Flop 7 vorein­ gestellt, um das Taskendesignal aus dem Anschluß Q auf den Pegel "1" und damit die nte Taskendesignalleitung 8 auf den Pegel "1" zu ändern. Das Triggersignal aus dem Kompa­ ratorkreis 6 wird somit auf den Pegel "1" geändert. Gleich­ zeitig ändert das Statussignal aus dem Anschluß ebenfalls den Pegel auf "0" und damit der TEST-Eingang des Prozessors 1 _n den Pegel auf "0", was bewirkt, daß der Prozessor 1 _n wieder die Verarbeitung beginnt. Der Prozessor 1 _{n + 1} arbei­ tet auf dieselbe Weise wie oben, so daß die Prozesoren 1 _n und 1 _{n + 1} zu der Zeit synchronisiert sind, zu der beide Prozessoren die Taskverarbeitung abschließen.

Die synchrone Arbeitsablaufsequenz durch die vorgeschlagene Synchronisieranordnung ist oben be­ schrieben worden. Dabei wird nur der Schreib­ vorgang in das Synchronregister softwaremäßig etwa durch einen Maschinenbefehl durchgeführt. Die weitere Verarbei­ tung wird unter Verwendung von Hardware ausgeführt, so daß der Synchronisationsverarbeitungsüberhang auf ein Minimum herab­ gesetzt werden kann. Des weiteren werden Prozessoren in eine Gruppe unter Verwendung lediglich einer einzigen Syn­ chronisiervorrichtung für jeden Prozessor klassifiziert, so daß für die zu einer Gruppe gehörenden Prozessoren eine Syn­ chronisation ausgeführt werden kann. Dadurch, daß eine Anzahl von Synchronisiervorrichtungen für jeden Prozessor vorge­ sehen ist, wird es des weiteren möglich, für Prozessoren mehrerer Gruppen eine Mehrfachsynchronverarbeitung aus­ zuführen. Die Klassifizierung von Prozessoren in eine Gruppe und die Mehrfachsynchronverarbeitung ergeben eine Flexibilität der Parallelverarbeitung, die eine außer­ ordentlich leistungsfähige Parallelverarbeitung in einem Allzweck-Mehrprozessorsystem ermöglicht.

In den Fig. 3 und 4 ist ein weiteres vorteilhaftes Ausführungsbeispiel dargestellt. Bei diesem Ausführungsbeispiel sind sämtliche Bits im Synchronregister 5 auf "1" gesetzt, um die Prozessoren als zu einer einzigen Gruppe gehörend zu behandeln. Ein solcher Fall wird als Vollsyn­ chronisation bezeichnet. Die in Fig. 3 dargestellte Schaltung wird dazu verwendet, die Vollsynchronisation für sämtliche Prozessoren auszuführen. In Fig. 4 ist ein Beispiel des in Fig. 3 dargestellten Komparatorkreises 6 gezeigt. Der Grundaufbau der Schaltung ist identisch wie bei dem in Fig. 1 dargestellten Ausführungsbeispiel. Die Vollsynchronisa­ tion ist dazu äquivalent, daß die durch den Komparatorkreis 6 zu vergleichenden Objekte sämtlich auf "1" gesetzt wer­ den. Wenn sämtliche Werte bei den Taskendesignalleitungen 8 "0" werden, ändert daher das Ausgangs­ signal des NAND-Gatters 18 den Pegel auf "0" und damit das Triggersignal 10 den Pegel auf aktive "0". Wenn lediglich die Vollsynchronisation beabsichtigt ist, kann das Syn­ chronregister 5 bei der Ausführung der Synchronverarbeitung für die Prozessoren fortgelassen werden.

In Fig. 5 ist dargestellt, wie die Parallelverarbeitungs­ steuerung der Prozessoren durch die vorgeschlagene Syn­ chronisieranordnung durchgeführt wird. Es wird bezüglich der Figur angenommen, daß vier Prozessoren a bis d durch die erfindungsgemäße Synchronisieranordnung so gesteuert werden, daß sie mit in der Figur nach unten erfolgendem Zeitablauf parallel arbeiteten. Zuerst werden durch die Prozessoren a und b zuge­ ordnete Tasks 1 und 2 bearbeitet. In gleicher Weise werden Tasks 3 und 4 durch die Prozessoren c und d bearbeitet. Die zugeordnete Tasks ausführenden Prozessoren sind in eine Gruppe klassifiziert, d. h. in diesem Fall bilden die Pro­ zessoren a und b eine Gruppe 11 und die Prozessoren c und d bilden eine Gruppe 12. Ein Tasks verbindender Pfeil mit durchgezogener Linie stellt einen Prozeß- und Datenfluß von Tasks dar, die denselben Prozessor verwenden, während ein Pfeil mit strichpunktierter Linie einen Daten­ fluß von Tasks darstellt, die durch einen unterschiedlichen Prozessor in derselben Gruppe durchgeführt werden, d. h. einen Datentransfer (Übertragung) zwischen Prozessoren in derselben Gruppe. Zu den Zeitpunkten t 1 und t 2 tritt das Erfordernis auf, Daten zwischen zwei Gruppen zu übertragen. Nach Syn­ chronisation durch die vorgeschlagene Synchronisationsanordnung werden die verarbeiteten Daten zwischen den Prozessoren ausgetauscht. Anschließend schreitet die Gruppe mit den Prozessoren a und b mit der Bearbeitung von Tasks 5 und 6 fort, während die Gruppe mit den Prozessoren c und d mit der Bearbeitung von Tasks 7 und 8 fortschreitet. Wie oben gibt die Synchronisation durch die vorgeschlagene Synchronisationsanordnung an, welche Prozessoren in dieselbe Gruppe zur Bearbeitung der Tasks klassifiziert worden sind. Da zwischen unterschiedlichen Gruppen keine Datenübertragung auftritt, wird es möglich, daß jede Gruppe ihre Parallelverarbeitung unabhängig und flexibel ausführt, wodurch eine außerordentlich wirkungsvolle Parallel­ verarbeitung realisiert wird. Gruppen 13 und 14 umfassen zur Durchführung der Taskverarbeitung bei Synchronisation zu den Zeitpunkten t 3 und t 4 dieselben Prozessoren wie die Gruppen 11 und 12. Anschließend findet eine Datenüber­ tragung zwischen den Prozessoren statt. Zur Zeit t 5 wer­ den die Tasks 9 bis 12 einander zugeordnet, so daß die Gruppen nicht mehr unabhängig sind. Nachdem einmal eine Synchronisation einer jeden Gruppe durchgeführt worden ist, werden in diesem Fall sämtliche Prozessoren unter Verwendung einer anderen Synchronisationanordnung wieder synchronisiert. Es kann nämlich in Erwägung gezogen werden, daß eine Synchronisationsanordnung durchgeführt worden ist. Somit enthält die Gruppe 15 sämtliche Prozessoren. Anschließend werden die zugeordnete Tasks 13 bis 15 ausführenden Prozes­ soren a bis c zu einer Gruppe 16 zusammengefaßt und der eine Einzeltask 16 ausführende Prozessor d bildet eine Gruppe 17. Zur Zeit t 6 und t 7 werden die Synchron­ verarbeitungen mit diesen umgeordneten Gruppen parallel durchgeführt. Wie soweit beschrieben worden ist, ermöglicht die vorgeschlagene Synchronisationsanordnung auf vielfache Weise eine einfache Umgruppierung und eie flexiblere und außerordentlich wirksame Parallel­ verarbeitung von Prozessoren.

Um einen feststehenden Job in Form unterteilter Tasks durch Allzweck-Mehrprozessorsysteme zu verarbeiten, werden vorschlagsgemäß Prozessoren zur Aus­ führung zugeordneter Tasks in eine Gruppe klassifiziert, um eine Synchronisation der Prozessoren in derselben Gruppe oder in unterschied­ lichen Gruppen durchzuführen. Die Synchronisationsanordnung kann soweit durch Hardware realisiert werden, daß noch ein Ablauf einer Softwarepro­ gramms möglich ist, wodurch der Softwareüberhang zur Synchronisation auf ein Minimum herabgesetzt wird.

Claims (7)

1. Anordnung zur Synchronisation mehrerer Prozessoren, gekennzeichnet durch eine Synchronisiervorrichtung (2 _n , 2 _{n + 1}) bestehend aus

• - einer Speichereinrichtung (5) zum Speichern von Informationen betreffend eine Gruppe von Prozesoren, die eine Parallelverarbeitung für zugeordnete Tasks ausführen,
• - einer Einrichtung (7) zur Aktivierung einer Task­ endeinformation eines Prozessors,
• - einer Vergleichseinrichtung (Komparatorkreis 6) zum Vergleichen der in der Speichereinrichtung gespeicher­ ten Information mit der Taskendeinformation, um zu überprüfen, ob die zur Gruppe gehörigen Prozessoren die jeweils zugeordneten Tasks beendet haben, um dadurch zu erfassen, ob die Synchronisation in der Gruppe abge­ schlossen worden ist,
• - einer Signalleitung (n) zum Übertragen der Taskendein­ formation zur Vergleichseinrichtung (6), und
• - einer Übertragungseinrichtung (Statusleitung 9) zur Übertragung des Vergleichsergebnisses der Vergleichs­ einrichtung (6) zum betreffenden Prozessor.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Speichereinrichtung (5) ein Register (Synchron­ register) zur Speicherung von Bitinformationen für den Prozessor ist.

3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die in der Speichereinrichtung (5) gespeicherte Bit­ information eine Information zur Entscheidung ist, ob ein Prozessor zur betreffenden Gruppe gehört.

4. Anordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Vergleichseinrichtung (6) die Taskendeinformation für jeden Prozessor mit einer entsprechenden Bitinforma­ tion in der Speichereinrichtung (5) vergleicht.

5. Anordnung zur Synchronisation mehrerer Prozessoren, dadurch gekennzeichnet, daß mehrere voneinander unabhängige Synchronisiervorrich­ tungen (2 _n , 2 _{n + 1}) vorgesehen sind.

6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Synchronisiervorrichtungen (2 _n , 2 _{n + 1}) Prozessoren in einer gleichen Gruppe oder in unterschiedlichen Gruppen synchronisieren.

7. Anordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß

• - die Speichereinrichtung (5) ein Register (Synchron­ register) ist,
• - die Einrichtung (7) zur Aktivierung der Taskende­ information ein Flip-Flop ist, das dann, wenn ein Wert im Synchronregister gesetzt wid, oder zu einem späteren Zeitpunkt getriggert wird,
• - die Signalleitung (n) den Zustand des Flip-Flop zu jedem Prozessor übermittelt, und
• - die Vergleichseinrichtung (6) die Information über den Zustand des Flip-Flops mit der im Synchronregister (5) gespeicherten Information vergleicht.