DE3686468T2 - Fehlersignalgenerator. - Google Patents

Description

• Die Erfindung betrifft einen Fehlersignalgenerator, und insbesondere einen Fehlersignalgenerator zur Erzeugung einer Vielzahl von Fehlersignalen auf Basis von digitaler Datenverarbeitung einer Vielzahl von Fehlersignalen, die zur Steuerung von Frequenzen und/oder Phasen verschiedener periodischer Vorgänge verwendet werden können.
• Bislang wurden verschiedene Arten von Vorrichtungen zur Erzeugung eines Fehlersignals verwendet, das zur Steuerung eines Steuerwertes auf einen Ziel- oder gewünschten Wert verwendet wird. In neuerer Zeit besteht der Bedarf, zum Erhöhen der Leistungsfähigkeit und zum Verzichten auf Justierungen, solche Fehlersignalerzeugungsvorrichtungen zu digitalisieren und in Form einer integrierten Schaltung zusammenzufügen.
• Andererseits werden heutzutage solche Fehlersignalgenera tor-Vorrichtungen weitgehend in Videobandrekordern zur Steuerung der Phase und der Umdrehungsgeschwindigkeit der zugeordneten Motoren verwendet. Im allgemeinen umfassen Video-Bandrecorder einen sogenannten Zylindermotor zum Treiben eines Drehkopfes und einen sogenannten Capstan-Motor für den Bandtransport. Die Phase und die Drehgeschwindigkeit dieser Motoren müssen auf verschiedene Werte gesteuert werden, die entsprechend von ausgewählten Betriebsmodi des Videobandrekorders bestimmt sind. Beispielsweise wird die Phase des Capstan-Motors auf Basis der 1/2-frequenzgeteilten Pulse des Vertikalsynchronpulses bei der Wiedergabe gesteuert, und bei dem Aufzeichnen auf Basis der Vertikalsynchronimpulse, die durch Frequenzteilung des Farbhilfsträgers erhalten werden.
• Kurz gesagt, um die Phase und die Drehgeschwindigkeit zu detektieren, ist normalerweise jeder Motor zur Erfassung der Drehgeschwindigkeit mit einem Pulsgenerator verknüpft, der einen Puls per Drehung erzeugt und einem anderen Pulsgenerator, der ausgebildet ist zur Erzeugung eines Pulses, wenn der Motor eine vorgegebene Phase einnimmt. Die auf diese Weise erhaltene Periode der Geschwindigkeits- Erfassungspulse wird in digitaler Weise mit einer Ziel-Periode verglichen, die durch einen ausgewählten Betriebsmodus bestimmt ist, um ein Geschwindigkeits-Fehlersignal zu erzeugen. Der Phasendetektorpuls wird mit einem Bezugsphasenpuls verglichen und die Phasendifferenz wird ebenso in digitaler Weise mit einer Zielphasendifferenz verglichen, die in Übereinstimmung mit dem ausgewählten Betriebsmodus bestimmt ist.
• Wie oben dargestellt, muß der Videoband-Recorder das Phasenfehlersignal und das Geschwindigkeitsfehlersignal sowohl für den Zylindermotor, als auch für den Capstan-Motor erzeugen. Aufgrund dessen muß der Video-Bandrekorder vier Fehlererzeugungsfunktionen schaffen. In bekannten Recordern wurden die vier Fehlersignal-Erzeugungsfunktionen durch vier diskrete Digitaleinheiten in Parallelverarbeitungsweise geschaffen. Das Vorsehen der vier Fehlersignal-Erzeugungseinheiten macht jedoch die gesamte Schaltung groß. Das bedeutet, daß eine große Chipfläche erforderlich ist, wenn er in einer hoch integrierten Schaltung zusammengefaßt werden soll. Dieses Problem ist bei handlichen Video-Bandrekordern kritisch.
• Aus der EP-A-0104931 ist eine digitale Kapstan-Servo-Schaltung bekannt, die ausgebildet ist zur Erfassung der Geschwindigkeit und der Phasenfehler in einem Kapstan-Steuersystem, parallel mit korrespondierenden einzelnen Einrichtungen. Insbesondere wird eine Anzahl von Fehlersignalen erzeugt, von denen jedes einem Steuerwert entspricht, wobei dessen Größe durch die Zeitdifferenz zwischen dem Auftreten eines Triggersignals und eines Detektorsignals bestimmt wird. Für jeden Steuerwert wird das Fehlersignal erhalten durch Starten eines Zählers bei einem voreingestellten Wert mittels des Triggersignals, allmähliches Verändern seines Inhalts unter Verwendung eines Taktsignals mit relativ hoher Frequenz und Auslesen des Inhalts des Zählers bei Auftreten des entsprechenden Detektorsignals. Der Zähler wird gemeinsam für alle Steuerwerte verwendet.
• Es ist eine Aufgabe der Erfindung, einen Fehlersignalgenerator zu schaffen, der nur einen geringen Schaltungsbereich benötigt und der in einer relativ kleinen Chipfläche im Fall der Realisierung in einer integrierten Schaltung zusammengefügt werden kann.
• Eine weitere Aufgabe der Erfindung liegt in der Schaffung eines Fehlersignalgenerators, der zumindest vier Fehlersignale erzeugen kann und der in einen handlichen Video- Bandrekorder eingefügt werden kann.
• Diese Aufgaben werden durch einen Fehlersignalgenerator gelöst, der in Anspruch 1 definiert ist; die abhängigen Ansprüche betreffen weitere Entwicklungen der Erfindung.
• Bei dem oben beschriebenen Aufbau sind verschiedene Schaltungselemente gemeinsam für alle Steuerwerte vorgesehen, und erforderliche Speichereinrichtungen sind als eine Einheit in entsprechenden Verarbeitungsstufen kombiniert. Aufgrund dessen wird die Anzahl der erforderlichen Schaltungselemente, beispielsweise Subtraktionseinrichtungen, deutlich vermindert und die Eingangs-/Ausgangs-Schnittstellen für die Datenspeichereinrichtungen sowie die Speichereinrichtung zum Speichern des voreingestellten Wertes, der Zählerspeicher und der Fehlerspeicher können vereinfacht werden. Aufgrund dessen ist die für solche Schnittstellen erforderliche Anzahl von Schaltungselementen ebenfalls deutlich vermindert. Auf diese Weise kann ein Fehlersignalgenerator in einem hochintegrierten Schaltkreis eingefügt werden, mit einem relativ geringen erforderlichen Chip-Bereich. Desweiteren ist zwischen dem Bus und dem Fehlerspeicher eine Torschaltung vorgesehen, so daß eine Übertragung der Daten vom Bus an den Fehlerspeicher nur dann erlaubt wird, wenn die Daten auf dem Bus eine vorgegebene Bedingung erfüllen.
• Desweiteren ist ein Zähldetektor mit dem Bus gekoppelt und wird auf zumindest einen ersten und einen zweiten vorgegebenen Schwellwert eingestellt. Dieser Zähldetektor arbeitet, um die Torschaltung in einen offenen Zustand zu bringen, wenn die Daten auf dem Bus nicht größer als der erste Schwellwert, aber nicht kleiner als der zweite Schwellwert sind. Der Zähldetektor kann auch mit einem dritten Schwellwert, der geringer ist als der zweite Schwellwert, eingestellt werden. In diesem Fall arbeitet der Zähldetektor zur Erzeugung eines Zusatztriggersignals für eine Lesesignal- Erzeugungseinrichtung, wenn die Daten auf dem Bus geringer werden als der dritte Schwellwert, so daß die Lesesignal- Erzeugungseinrichtung das Lesesignal in Abhängigkeit von dem Zusatztriggersignal erzeugt, selbst wenn kein Triggersignal auftritt. Desweiteren kann der Zähldetektor ausgebildet sein zum Stoppen des Betriebs der Subtraktionseinrichtung, wenn die Datenbus kleiner auf dem Datenbus geringer als der zweite Schwellwert sind.
• Die obige und andere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden Beschreibung eines bevorzugten Ausführungsbeispiels der Erfindung mit Bezug auf die beigefügten Zeichnungen deutlich.
• Fig. 1 ist ein Blockdiagramm eines typischen Beispiels eines Motorservo-Steuersystems, das mit dem erfindungsgemäßen Fehlersignalgenerator verwendet werden kann,
• Fig. 2 ist ein Blockdiagramm eines Ausführungsbeispiels des erfindungsgemäßen Fehlersignalgenerators und
• Fig. 3 und 4 sind Zeitablaufdiagramme, die die Erzeugungsvorgänge für das Phasenfehlersignal bzw. das Frequenzfehlersignal im Generator gemäß Fig. 2 erläutern.
• Bezugnehmend auf Fig. 1 ist dort eine Grundschaltung einer Gleichstrommotorsteuerung dargestellt, die zur Steuerung eines Zylindermotors und/oder eines Kapstanmotors in einem Videobandrecorder verwendet werden kann. Die dargestellte Steuerung umfaßt einen Phasenfehlergenerator 10, der ein Phasenfehlersignal auf Basis beispielsweise eines Phasendetektorpulses, der durch einen Pulsgenerator (nicht dargestellt) jedesmal dann erzeugt wird, wenn ein Gleichstrommotor M, der zu steuern ist, eine vorgegebene Phase einnimmt, erzeugt. Die Steuerung umfaßt einen Frequenzfehlergenerator 12, der ein Phasenfrequenzsignal erzeugt auf Basis eines Frequenzdetektorsignals, beispielsweise eines Frequenzdetektorpulses, der durch einen Pulsgenerator (nicht dargestellt) bei jeder Drehung des Motors M erzeugt wird. Aufgrund dessen arbeitet der Frequenzfehlergenerator 12 als Geschwindigkeitsfehlergenerator. Das Phasenfehlersignal und das Frequenzfehlersignal werden einem Addierer 14 zugeleitet, in dem eine Differenz abgeleitet und an einen Phasenkompensator 16 ausgegeben wird. Das Ausgangssignal dieses Phasenkompensators 16 wird durch einen Gleichstromverstärker 18 verstärkt und dann dem Motor M zugeleitet.
• In Fig. 2 ist ein Blockdiagramm des erfindungsgemäßen Fehlersignalgenerators dargestellt, der anstatt des Phasenfehlergenerators 10 und des Frequenzfehlergenerators 12, die in Fig. 1 dargestellt sind, verwendet werden kann. Insbesondere ist der dargestellte Generator ausgebildet, um zur Erzeugung von zwei Paaren von Phasenfehlersignalen und Frequenzfehlersignalen zur Steuerung eines Zylindermotors (nicht dargestellt) und eines Capstan-Motors (nicht dargestellt) in einem Video-Bandrecorder zu dienen. Aufgrund dessen empfängt der dargestellte Generator einen ersten und einen zweiten Frequenzdetektorpuls FG1 und FG2, die beispielsweise bei jeder Umdrehung des Zylindermotors bzw. des Capstan-Motors erzeugt werden, und einen ersten und einen zweiten Phasendetektorimpuls PG1 und PG2, die beispielsweise zum Zeitpunkt, in dem der Zylindermotor und der Capstan-Motor entsprechende vorgegebene Phasenpositionen einnehmen, erzeugt werden. Die beiden Generatoren erhalten ebenfalls ein Paar Bezugsphasenimpulse SG1 und SG2 für den Zylindermotor bzw. den Kapstanmotor. Wie vorstehend beschrieben, sind die gewünschten Phasen für die Motoren entsprechend der Betriebsmodi des Video-Bandrekorders unterschiedlich. Aufgrund dessen wird ein Modusauswahlsignal MS dem dargestellten Generator zugeführt. Desweiteren wird der dargestellte Generator mit einem Taktpuls CL versorgt, der eine deutlich höhere Pulswiederholungsfrequenz aufweist als der Phasendetektorpuls und der Frequenzdetektorpuls. Auf Basis der obengenannten Eingangssignale erzeugt der dargestellte Generator folglich ein Paar Phasenfehlersignale PE1 und PE2 und ein Paar Frequenzfehlersignale FE1 und FE2. In Fig. 2 betreffen verschiedene, in Klammern gesetzte numerische Werte die Bit-Zahlen der entsprechenden Busse.
• Der Taktpuls CL wird einer Zeitsteuerung 20 eingegeben, die ihrerseits ein Zeitteilersignal 101 erzeugt. Dieses Zeitteilersignal 101 besteht aus zwei Bits und kann somit vier verschiedene Bedingungen: "00", "01", "10" und "11" einnehmen, die im folgenden als Zustand P1, P2, F1, bzw. F2 bezeichnet werden. Diese Zustände P1, P2, F1 und F2 werden für die Phasenfehlerdetektierung des Zylindermotors die Phasenfehlerdetektierung des Capstan-Motors, die Frequenzfehlerdetektierung des Zylindermotors und die Frequenzfehlerdetektierung des Capstan-Motors verwendet.
• Das Zeitteilersignal 101 wird zu einem Lesesignalgenerator 22 zugeführt, der die Phasenreferenzpulse SG1 und SG2 und die Frequenzdetektorsignale FG1 und FG2 erhält. Wenn einer dieser Pulse SG1, SG2, FG1 und FG2 dem Generator 22 zugeführt wird, erzeugt er ein Auslesesignal 102 in Abhängigkeit von einem der Zeitteilersignale P1, P2, F1 und F2.
• Das Auslesesignal 102 wird einem Voreinstellwert-Speicher 24 zugeführt, der vorgegebene Wertesätze entsprechend der Anzahl der Betriebsmodi des Video-Bandrekorders speichert. Jeder voreingestellte Wertesatz umfaßt vier voreingestellte Digitalwerte, die es möglich machen, die entsprechenden Phasen und Geschwindigkeiten des Zylinder- und des Capstan- Motors auf einen gewünschten Wert zu steuern, der im entsprechenden Betriebsmodus erforderlich ist. Dieser Voreinstellwert-Speicher 24 ist mit einem Adressdecoder 26 assoziiert, der ein Modusauswahlsignal MS und das Zeitteilersignal 101 erhält. Auf diese Weise, wenn das Auslesesignal 102 dem Voreinstellwertspeicher 24 eingegeben wird, wird ein Satz von Voreinstellwerten durch den Adressdecoder in Übereinstimmung mit dem Modusauswahlsignal MS ausgewählt, und ein Voreinstellwert wird aus dem ausgewählten Satz von Voreinstellwerten durch den Adressdecoder 26 ausgewählt in Übereinstimmung mit dem Zeitteilersignal 101, so daß der zugewiesene Voreinstellwert auf einen Bus 28 mit 16 Bit ausgegeben wird.
• Mit diesem Bus 28 ist ein Zählspeicher 30 verbunden, der vier Speicherbereiche umfaßt und mit einem Adressdecoder 32, der das Zeitteilersignal 101 erhält, assoziiert ist. Dieser Zählspeicher 30 ist so ausgebildet, daß jedesmal wenn einer der Speicherbereiche in Übereinstimmung mit dem Zeitteilersignal 101 durch den zugeordneten Adressdecoder 32 ausgewählt wird, die Daten, die im ausgewählten Speicherbereich gespeichert sind, auf den Bus 28 ausgelesen werden, und dann die Daten auf den Bus 28 in den gleichen Speicherbereich eingeschrieben werden. Insbesondere kann jeder Speicherbereich bei jedem der vier Zeitteilersignale erneuert bzw. aktualisiert werden.
• Wenn die Daten auf dem Bus 28 aus dem Zählspeicher 30 ausgelesen werden, werden die Daten einem Halbaddierer 24 eingegeben, der durch eine zugeordnete Takteingabeschaltung 36 gesteuert wird, die die Taktsignale CL und das Zeitteilersignal 101 erhält. Dieser Halbaddierer 34 arbeitet zum Subtrahieren von "1" von den Daten auf dem Bus 28 synchron mit dem Taktpuls CL und zur Ausgabe des Resultats der Subtraktion zum Bus 28.
• Aufgrund dessen werden die Lese- und Schreibzeitsteuerungen des Zählspeichers 30 und die Eingabe- und Ausgabezeitsteuerungen des Halbaddierers 24 so eingestellt, daß der Speicher 30 und der Addierer 34 einen Abzähler bilden, der die Daten, die in jedem Speicherbereich des Speichers 30 gespeichert sind, bei jeweils vier Taktpulsen um "1" vermindert. Alternativ kann ein Volladdierer anstatt des Halbaddierers 30 verwendet werden. In diesem Fall kann "0" einem der Eingänge des Volladdierers zugeführt werden.
• Desweiteren ist der Bus 28 mit einer Zählerdetektoreinheit 38 gekoppelt, die drei Zählerdetektorabschnitte GH, GL und GR aufweist. Der Abschnitt GH umfaßt vier Zählerdetektoren GH (P1), GH (P2), GH (P1) und GH (F2), die innere Bezugswerte HP1, HP2, HF1 bzw. HF2 aufweisen. Der Abschnitt GL umfaßt ebenso vier Zählerdetektoren GL (P1), GL (P2), GL (F1) und GL (F2), die ebenso innere Bezugswerte LP1, LP2, LF1 bzw. LF2 aufweist. Desweiteren umfaßt der Abschnitt GR zwei Zählerdetektoren GR (P1) und GR (P2), die innere Bezugswerte RP1 und RP2 aufweisen. Jeder Zählerdetektor des Abschnittes GH erzeugt ein Einbit-Signal mit "1", wenn der innere Bezugswert nicht geringer ist als das Datum auf dem Bus 28, und andererseits erzeugt jeder Detektor ein Einbit- Signal mit "0". Andererseits erzeugt jeder Fehlerdetektor der Abschnitte GL und GR ein Einbitsignal mit "0", wenn der innere Bezugswert nicht größer ist als das Datum auf dem Bus 28 und anderenfalls erzeugt jeder Detektor ein Einbit- Signal mit "1". Aufgrund dessen geben die Abschnitte GH und GL vier Bitsignale an einen Selektor 40 aus, der ferner ebenfalls das Zeitteilersignal 101 erhält. Desweiteren gibt der Abschnitt GL das Signal an die Takteingangsschaltung 36 zu dem im folgenden beschriebenen Zweck, und der Abschnitt GR gibt ein Zweibit-Signal an den Lesesignalgenerator 22 für einen Zweck, der ebenfalls im folgenden beschrieben wird.
• Der Selektor 40 arbeitet zur Auswahl eines Bits aus dem ausgegebenen Signal des Abschnitts GH in Übereinstimmung mit dem Zeitteilersignal 101 und zur Auswahl eines Bits aus dem Ausgangssignal des Abschnitts GL entsprechend dem Zeitteilersignal 101. Das Zweibit-Ausgangssignal des Selektors wird einer Torschaltung 42, die zwischen dem Bus und einem Fehlerspeicher 44 vorgesehen ist, zugeführt. Die Torschaltung 42 wird geöffnet, um den Bus 28 mit dem Fehlersignal- Speicher 44 zu koppeln, wenn jedes der Ausgangsbits des Selektors 40 auf "1" ist.
• Der Fehlersignalspeicher 44 hat vier Speicherbereiche und wird durch einen zugeordneten Adressdecoder 46 und einen Schreibsignalgenerator 28 gesteuert, die beide das Zeitteilersignal 101 erhalten. Der Schreibsignalgenerator 48 erhält ferner die Phasendetektorpulse PG1 und PG2 und die Frequenzdetektorpulse FG1 und FG2 und arbeitet, wenn einer dieser Detektorpulse eingegeben wird, zur Erzeugung eines Schreibsignals 103 an den Fehlersignalspeicher 44 synchron mit einem entsprechenden der vier Zeitteilerpulse P1, P2, F1 und F2. In Abhängigkeit von dem Schreibsignal schreibt der Fehlersignalspeicher 44 die niedrigstwertigen 10 Bit der Daten aus der Torschaltung 42 in einen Speicherbereich, der durch den Adressdecoder 46 in Übereinstimmung mit dem Zeitteilersignal 101 zugewiesen ist. Die in den vier Speicherbereichen gespeicherten Daten werden als Fehlersignale PE1, PE2, FE1 und FE2 ausgegeben.
• In Fig. 3 ist ein Zeitablaufdiagramm für die Phasenfehlerdetektierung des Generators, der in Fig. 2 dargestellt. Zur Vereinfachung der Zeichnung wurde das Zeitablaufdiagramm unter der Annahme erstellt, daß das Zeitteilersignal 101 im Status P1 ist und sich der Wert der Daten auf dem Bus 28 kontinuierlich ändert (durch Vernachlässigung der Daten für die anderen Zustände P2, F1 und F2).
• Das Bezugsphasensignal SG1 wird dem Lesesignalgenerator 22 eingegeben, der seinerseits das Auslesesignal 102 zu Taktzeiten erzeugt, wobei das Zeitteilersignal den Status P1 direkt nach der ab fallenden Flanke des Signals SG1 einnimmt. Der Voreinstellwert-Speicher 24 gibt den Voreinstellwert PP1 ein für die Phase des Zylindermotors in Übereinstimmung mit dem Modusauswahlsignal MS und dem Status P1 des Zeitteilersignal 101 aus. Als Ergebnis wird der Wert PP1 auf den Bus 28 gehalten und in den Zählerspeicher 30 eingeschrieben. Anschließend werden die Daten auf dem Bus 28 um "1" jedesmal dekrementiert, wenn das Zeitteilersignal 101 den Status P1 einnimmt. Dieser Wert auf dem Bus 28 wird mit den entsprechenden inneren Werten HPl, LP1 und RP1 durch die Zählerdetektoren GH (P1), GL (P1) und GR (P1) verglichen. Auf diese Weise wird die Torschaltung 42 während einer solchen Periode A geöffnet, in der die Daten auf dem Bus 28 nicht größer sind als HPl und nicht geringer sind als LP1 und das Zeitteilersignal 101 den Status P1 einnimmt. Falls der Phasendetektorpuls PG1 dem Schreibsignalgenerator 48 während der Periode A eingibt, erzeugt der Generator 48 das Schreibsignal 103 zu Taktzeitpunkten, an denen das Zeitteilersignal 101 den Status P1 einnimmt, direkt nach der abfallenden Flanke des Signals PG1. In Abhängigkeit vom Schreibsignal 103 schreibt der Fehlersignalspeicher 44 die niedrigstwertigen 10 Bit der Daten auf dem Bus 28, in den durch das Signal 101 (P1) zugewiesenen Speicherbereich. Die gespeicherten Zehnbit-Daten sind das Fehlersignal PE1.
• Wenn nun angenommen wird, daß die Periode des Bezugphasensignals SG1 τp1 ist und die zugewiesene Phasendifferenz für die Phase P1 R&sub1; ist, wird das Voreinstelldatum PP1 so eingestellt, daß das Datum auf dem Bus 28 zu "0" wird, wenn die Zeit
• τ&sub1; = τp1 R/2π vom Phasenbezugssignal 5G abgelaufen ist. Mit
• einer solchen Einstellung gibt das Fehlersignal PE1, das im Speicher 44 gespeichert ist, die Abweichung von der zugewiesenen Phasendifferenz R&sub1; für die Phase P1 an, die durch das Bezugsphasensignal PG1 angegeben ist, und ebenso werden ein Vorauseilen und ein Zurückbleiben der Phase durch das Vorzeichen des Signals PE1 angegeben.
• Wie sich aus dem obenstehenden ergibt, wird das Datum auf dem Bus nicht in den Speicher 44 eingeschrieben, falls das Signal PG1 außerhalb der Periode A eingegebenen wird. Insbesondere wie sich aus Fig. 3 ergibt, wird verhindert, daß ein übermäßig großes Fehlersignal in den Speicher eingeschrieben wird.
• Der innere Wert RP1 des Zählerdetektors GR(P1) wird etwas kleiner eingestellt als der Minimalwert des Datums auf dem Bus 28 das Phasenbezugssignal SG1 regulär zugeführt wird. Der Lesesignalgenerator 22 ist ausgebildet zur Erzeugung eines Auslesesignals 102, wenn der Zählerdetektor GR (P1) ein Einbit-Signal von "0" ausgibt und gleichzeitig das Zeitteilersignal 101 den Status P1 einnimmt. Aufgrund dessen dient der Zählerdetektor GR(P1) zur Kompensierung von einem irrtümlichen Fehlen des Bezugsphasensignal SG1.
• Die obenstehende Beschreibung ist auf die Phasenfehlererfassung für die Phase P1 gerichtet. Die Phasenfehlererfassung für die Phase P2 erfolgt jedoch entsprechend dem obenbeschriebenen Vorgang.
• Bezugnehmend auf Fig. 4 ist dort ein Zeitablaufdiagramm für den Fall des Frequenzfehlererfassungsvorgangs des in Fig. 2 dargestellten Generators dargestellt. Ahnlich wie in Fig. 3 wurde zur Vereinfachung der Zeichnung das Zeitablaufdiagramm unter der Voraussetzung erstellt, daß das Zeitteilersignal 101 den Status F1 einnimmt und der Wert des Datums auf dem Bus 28 sich kontinuierlich verändert (durch Vernachlässigung der Daten für die anderen Zustände P1, P2 und F2).
• Das Frequenzdetektorsignal FG1 wird dem dieses Signalgenerator 22 eingegeben, der seinerseits das Lesesignal 102 zu den Taktzeitpunkten erzeugt, in denen das Zeitteilersignal den Status F1 direkt nach der ab fallenden Flanke des Signals FG1 einnimmt. Der Voreinstellwert-Speicher 24 gibt den voreingestellten Wert PF1 für die Geschwindigkeit des Zylindermotors in Überstimmung mit dem Modusauswahlsignal MS und dem Status F1 des Zeitteilersignals 101 aus. Als Ergebnis wird der Wert P1 auf dem Bus 28 gehalten und in den Zählspeicher 30 eingeschrieben. Anschließend werden die Daten auf dem Bus 28 jedesmal um "1" vermindert, wenn das Zeitteilersignal 101 den Status F1 einnimmt. Dieser Wert auf dem Bus 28 wird mit den entsprechenden inneren Werten HF1 und LF1 durch die Zählerdetektoren GH (F1) und GL (F1) verglichen. Auf diese Weise wird die Torschaltung 42 während einer Zeitspanne B geöffnet, in der die Daten auf dem Bus 28 nicht größer als HF und nicht geringer als LF sind und das Zeitteilersignal 101 den Status F1 einnimmt. Der Schreibsignalgenerator 48 generiert das Schreibsignal 103 mit derselben Taktzeitspanne, mit der das Lesesignal 102 durch den Lesesignalgenerator 22 erzeugt wird. Aufgrund dessen ist es derart eingestellt, daß das Schreibsignal 103 während derselben Taktzeitspanne wie das Lesesignal 102 erzeugt wird, aber mit einer Zeitsteuerung, die früher liegt als die des Lesesignals 102, so daß die niedrigstwertigen 10 Bit der Daten auf dem Bus 28 in dem Speicher 44 eingeschrieben werden, bevor die Daten auf dem Bus 28 auf den Wert PF1 zurückkehren.
• Hier ist das voreingestellte Datum PF 1 so eingestellt, daß das Datum auf dem Bus 28, das in den Fehlersignalspeicher 44 eingeschrieben wird, zu "0" wird, wenn die Periode des Frequenzdetektorsignals FG1 gleich der Periode TF1 der gewünschten Frequenz für die Frequenz F1 wird. Mit dieser Einstellung repräsentiert das Fehlersignal FE1, das im Speicher 44 gespeichert ist, die Differenz zwischen der gewünschten Frequenz und der Frequenz F1, die durch das Frequenzdetektorsignal FG1 ausgedrückt wird, und das positive oder negative der Differenz wird durch das Vorzeichen des Signals FG1 angegeben.
• Wenn der Zähldetektor GL (F1) ein Einbitsignal mit "0" abgibt und wenn das Zeitteilersignal 101 den Status F1 einnimmt, verhindert die Takteingangsschaltung 36 die Passage des Taktpulses CL, so daß der Halbaddierer den Herunterzählvorgang beendet. Aufgrund dessen verhindert der Zähldetektor GL (F1), daß die Daten auf der Busleitung 28 auf den Wert (LF1-1) oder weniger vermindert werden.
• Falls das Frequenzdetektorsignal FG1 außerhalb der Periode B eingegeben wird, werden ferner die Daten auf dem Bus nicht in den Speicher 44 eingeschrieben. Insbesondere wird verhindert, daß ein übermäßig großes Fehlersignal FE1 in den Speicher geschrieben wird.
• Die obenstehende Erläuterung richtet sich auf die Frequenzfehlererfassung für die Frequenz F1. Die Frequenzfehlererfassung für die Frequenz F2 erfolgt jedoch entsprechend zu dem oben beschriebenen Betrieb.

Claims (6)

1. Fehlersignalgenerator zur Erzeugung einer Anzahl von Fehlersignalen, von denen jedes einem Steuerzielwert entspricht und die Differenz zwischen einem vorgegebenen Bezugswert und einem Detektorwert des einen Steuerzielwertes anzeigt, wobei die Fehlersignale einen Wert aufweisen, der der Zeitdifferenz zwischen dem Auftreten eines entsprechenden Fehlerdetektor-Betriebstriggersignals und dem Auftreten eines entsprechenden Detektorsignals entspricht, mit

einer Zeitsteuerung (20) zum aufeinanderfolgenden und periodischen Erzeugen von Zeitteilersignalen in einer Anzahl, die der der Steuerzielwerte entspricht, wobei die Zeitteilersignale voneinander unterscheidbar sind und das momentan berücksichtigte Steuerziel anzeigen,

eine Einrichtung (22), die die Zeitteilersignale und die Fehlerdetektor-Betriebstriggersignale für die einzelnen Steuerzielwerte empfängt, wobei die Einrichtung (22) ein Auslesesignal in Abhängigkeit von dem Auftreten eines Fehlerdetektor-Betriebstriggersignals erzeugt, wenn das entsprechende Zeitteilersignal auftritt,

eine Einrichtung (24), die die entsprechende Anzahl der Bezugswerte für die Steuerzielwerte speichert und in Abhängigkeit von dem Auslesesignal so arbeitet, daß sie an einen Bus (28) den durch das Zeitteilersignal ausgewählten, vorgegebenen Bezugswert ausgibt,

einem Zählerspeicher (30), der eine entsprechende Anzahl von Speicherbereichen aufweist und den an den Bus (28) ausgegebenen, vorgegebenen Bezugswert in einem Speicherbereich speichert, der durch das Zeitteilersignal ausgewählt ist, wobei der Zählerspeicher (30) abhängig vom Zeitteilersignal so arbeitet, daß Daten aus dem Speicherbereich, der durch das Zeitteilersignal bezeichnet ist, ausgelesen werden und dann die Daten aus dem Bus (28) in den durch das Zeitteilersignal bezeichneten Speicherbereich eingelesen werden, einer Einrichtung (34), die periodisch einen vorgegebenen Wert von dem Datum auf dem Bus abzieht und das Resultat der Subtraktion dem Bus wiederzuführt,

wobei der Zählerspeicher (30) und die Subtraktionseinrichtung (34) auf der Basis eines Taktsignals gesteuert sind, so daß das an den Bus (28) von einem Speicherbereich des Zählerspeichers (30) ausgelesene Datum in der Subtraktionseinrichtung (34) um den vorgegebenen Wert vermindert wird und das Resultat der Subtraktion im selben einen Speicherbereich des Zählerspeichers (30) eingeschrieben wird, so daß, ausgehend von den entsprechenden, vorgegebenen Bezugswerten, die Zählwerte im Zählerspeicher für jedes Steuerziel allmählich vermindert werden,

einem Fehlerspeicher (44) mit der entsprechenden Anzahl von Speicherbereichen, der abhängig von der entsprechenden Anzahl von Detektorsignalen für die Steuerziele arbeitet, so daß Daten auf dem Bus (28) in den durch das Zeitteilersignal bezeichneten Speicherbereich eingeschrieben werden, wodurch der entsprechende Zählwert im Zählerspeicher kopiert wird, wenn das entsprechende Detektorsignal auftritt, wobei die entsprechenden Speicherbereiche die darin gespeicherten Daten als Fehlersignale bereitstellen,

einer Torschaltung (42), die zwischen dem Bus (22) und dem Fehlerspeicher (44) vorgesehen ist, und die abhängig arbeitet, um den Durchtritt der Daten auf dem Bus (28) zum Fehlerspeicher (44) nur dann zu gestatten, wenn die Daten auf dem Bus (28) eine vorgegebene Bedingung erfüllen, und

einem Zählerdetektor (38), der an den Bus (28) gekoppelt ist und zumindest einen ersten und einen zweiten vorgegebenen Schwellwert aufweist, wobei der Zählerdetektor arbeitet, um die Torschaltung (42) in einen offenen Zustand zu bringen, wenn das Datum auf dem Bus nicht größer als der erste Schwellwert und nicht kleiner als der zweite Schwellwert ist, um ein entsprechendes Zeitfenster für jeden Steuerzielwert zu schaffen, in welchem Fenster das entsprechende Detektorsignal akzeptiert wird.

2. Generator nach Anspruch 1, wobei der Zählerdetektor (38) desweiteren einen dritten Schwellwert aufweist, der kleiner ist als der zweite Schwellwert, wobei der Zählerdetektor (38) arbeitet, um ein Zusatztriggersignal an die Auslesesignal-Erzeugungseinrichtung (22) zu erzeugen, wenn das Datum auf dem Bus (28) kleiner als der dritte Schwellwert wird, so daß die Auslesesignal-Erzeugungseinrichtung (22) ein Auslesesignal in Abhängigkeit vom Zusatztriggersignal erzeugt, selbst wenn das Triggersignal nicht auftritt.

3. Generator nach Anspruch 1, wobei der Zählerdetektor (38) zur Beendigung des Betriebs der Subtraktionseinrichtung (34) arbeitet, wenn das Datum auf dem Bus (28) kleiner als der zweite Schwellwert ist.

4. Generator nach Anspruch 1, wobei die Steuerwerte zumindest zwei Phasen umfassen, die Triggersignale zumindest zwei Phasenbezugssignale umfassen und die Detektorsignale zumindest zwei Phasendetektorsignale umfassen.

5. Generator nach Anspruch 1, wobei die Steuerwerte zumindest zwei Frequenzen und die Detektorsignale zumindest zwei Frequenzdetektorsignale umfassen und die Triggersignale die Frequenzdetektorsignale in bezug auf die Frequenzsteuerung sind.

6. Generator nach Anspruch 1, wobei die Steuerwerte zwei Phasen und zwei Frequenzen umfassen, die Detektorsignale zwei Phasendetektorsignale und zwei Frequenzdetektorsignale umfassen und die Triggersignale zumindest zwei Phasenbezugssignale und die obigen zwei Frequenzdetektorsignale umfassen.