JPS59206967A - 機能回路ブロツク - Google Patents
機能回路ブロツクInfo
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- JPS59206967A JPS59206967A JP58080860A JP8086083A JPS59206967A JP S59206967 A JPS59206967 A JP S59206967A JP 58080860 A JP58080860 A JP 58080860A JP 8086083 A JP8086083 A JP 8086083A JP S59206967 A JPS59206967 A JP S59206967A
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
- Control By Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、例えばタイマやシリアル入出力回路などの
機能回路を複数個有する機能回路ブロックに関する。
機能回路を複数個有する機能回路ブロックに関する。
例えばシングルチップマイクロ・コンピュータを用いる
制御システムにおいては、周辺回路としてタイマやシリ
アル入出力回路などの機能回路會比較的多く使用する。
制御システムにおいては、周辺回路としてタイマやシリ
アル入出力回路などの機能回路會比較的多く使用する。
この場合、それらの機能回路も上記シングルチップマイ
クロ・コンピュータ内に一緒に集積化することが望まれ
る。しかしながら、タイマや入出力回路などの機能回路
は、カウンタあるいは直列シフト回路などの機能回路を
使用するため、通常のレジスタなどに比べると、その構
成はかなり複雑である。従って、それらの機能回路の数
が多くなると、シングルチッフ“マイクロ・コンピュー
タ内に集積化することが非常に困難になってくる。また
、それらの機能回路だけで半導体集積回路を構成する場
合も、各機能回路がそれぞれチップ内にて大きな面積を
占めるため、余９多くの機能回路を集積化することはで
きない。
クロ・コンピュータ内に一緒に集積化することが望まれ
る。しかしながら、タイマや入出力回路などの機能回路
は、カウンタあるいは直列シフト回路などの機能回路を
使用するため、通常のレジスタなどに比べると、その構
成はかなり複雑である。従って、それらの機能回路の数
が多くなると、シングルチッフ“マイクロ・コンピュー
タ内に集積化することが非常に困難になってくる。また
、それらの機能回路だけで半導体集積回路を構成する場
合も、各機能回路がそれぞれチップ内にて大きな面積を
占めるため、余９多くの機能回路を集積化することはで
きない。
この発明は、以上のような問題を鑑みてなされたもので
、その目的とするところは、複数の機能回路全比較的ｌ
トさな回路規模でもって実現することができ、これにエ
リ例えば、シングルチップマイクロ・コンピュータ内に
も多数の機能回路を無理なく設けることができるように
した機能回路ブロック全提供することにある。
、その目的とするところは、複数の機能回路全比較的ｌ
トさな回路規模でもって実現することができ、これにエ
リ例えば、シングルチップマイクロ・コンピュータ内に
も多数の機能回路を無理なく設けることができるように
した機能回路ブロック全提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、不明細誓の記述および添附図面から明かにな
るでおろう。
ついては、不明細誓の記述および添附図面から明かにな
るでおろう。
し発明の概要〕
本願ＶＣおいて開示される発明のうち代表的なものの概
要を簡単に説明す７’Ｌば、下記のとおりである。
要を簡単に説明す７’Ｌば、下記のとおりである。
すなわち、一つの機能回路に対して複数の記憶ブロック
ケ設けるとともに、上記機能［回路と上記複数の記憶ブ
ロックを共通のバスに接続し、各記憶ブロックの記憶内
容を時分割によ、ｐＩｖ４次上記機能回路に転送して機
能処理するとともに、その機能処理結果を元の記憶ブロ
ックに転送するようにし、これにより複数の機能回路を
比較的小さな回路規模でもって実現することができ、こ
れによシ例えば、シングルチップマイクロ・コンピータ
内にも多数の機能回路を無理なく設けることができるよ
うにするという目的を達成するものである。
ケ設けるとともに、上記機能［回路と上記複数の記憶ブ
ロックを共通のバスに接続し、各記憶ブロックの記憶内
容を時分割によ、ｐＩｖ４次上記機能回路に転送して機
能処理するとともに、その機能処理結果を元の記憶ブロ
ックに転送するようにし、これにより複数の機能回路を
比較的小さな回路規模でもって実現することができ、こ
れによシ例えば、シングルチップマイクロ・コンピータ
内にも多数の機能回路を無理なく設けることができるよ
うにするという目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
号で示す。
第１図は、この発明による機能回路ブロックの一実施例
を示す。同図に示す機能回路ブロック１０は、ＣＰＵ］
２とともに単一の半導体基体に集積化された、いわゆる
シングルチップマイクロ・コンピータとして構成されて
いる。機能回路フ゛ロック１０は、先ず、機能回路とし
て直列シフト回路１４寂よび加減算回路１６が１つずつ
設けられている。こ几とともに、記憶ブロックとして多
数ルジスタＲ１１〜Ｒ１ｎ、Ｒ２１〜Ｒ２ｎが設けられ
ている。直列シフト回路１４、加減算回路１６、各レジ
スタＲ１１〜Ｒ１ｎ 、 Ｒ２１〜Ｒ２ｎは、共通のデ
ータバスＢｌ、Ｂ２にそれぞれ接続されている。データ
バスＢｌ、Ｂ２にはスイッチを介してＣＰＵ１２にも接
続されている。各レジスタＲ１１〜Ｒ１ｎ 、Ｒ２１〜
２ｎのデータ内容は、上記ＣＰＵ１２によって任意に書
込および読出されるようになっている。
を示す。同図に示す機能回路ブロック１０は、ＣＰＵ］
２とともに単一の半導体基体に集積化された、いわゆる
シングルチップマイクロ・コンピータとして構成されて
いる。機能回路フ゛ロック１０は、先ず、機能回路とし
て直列シフト回路１４寂よび加減算回路１６が１つずつ
設けられている。こ几とともに、記憶ブロックとして多
数ルジスタＲ１１〜Ｒ１ｎ、Ｒ２１〜Ｒ２ｎが設けられ
ている。直列シフト回路１４、加減算回路１６、各レジ
スタＲ１１〜Ｒ１ｎ 、 Ｒ２１〜Ｒ２ｎは、共通のデ
ータバスＢｌ、Ｂ２にそれぞれ接続されている。データ
バスＢｌ、Ｂ２にはスイッチを介してＣＰＵ１２にも接
続されている。各レジスタＲ１１〜Ｒ１ｎ 、Ｒ２１〜
２ｎのデータ内容は、上記ＣＰＵ１２によって任意に書
込および読出されるようになっている。
上記レジスタＲ１１〜Ｒ１ｎ 、Ｒ２１〜Ｒ２ｎは２つ
の群Ｒ１１〜Ｒ１ｎとＲ２１〜Ｒ２ｎとに分けらレル。
の群Ｒ１１〜Ｒ１ｎとＲ２１〜Ｒ２ｎとに分けらレル。
一方の群Ｒ１１〜Ｒ１ｎはそれぞれ上記直列シフト回路
１４ との間で、また他方の群Ｒ２１〜Ｒ２ｎは上記加
減算回路１６との間でそれぞれデータの転送を相互に行
なうようになっている。そのデータの転送は共通のデー
タノくスＢｌ、Ｂ２ｅ介して行なわれる。レジスタ側か
ら直列シフト回路１４あるいは加減算回路１６側へのデ
ータの転送は一方のデータバスＢｌｉ介して・また直列
シフト回路１４めるいは加減算回路１６側からレジスタ
側へのデータ転送は他方のデータノ（ス１３２ｆ介し−
Ｃそれぞれに行なわれる。このように２つのデータバス
Ｂｌ、Ｂ２によって方向別にデータの転送を行なうこと
によ一す、両方向からのデータ転送が同時に行なわれる
ようになっている。谷レジスタにおけるデータの転送動
作は時分割により順次行なわれる。この時分割制御は、
各レジスタごとに与えられる制御クロックΦ１１〜Φ１
ｎ。
１４ との間で、また他方の群Ｒ２１〜Ｒ２ｎは上記加
減算回路１６との間でそれぞれデータの転送を相互に行
なうようになっている。そのデータの転送は共通のデー
タノくスＢｌ、Ｂ２ｅ介して行なわれる。レジスタ側か
ら直列シフト回路１４あるいは加減算回路１６側へのデ
ータの転送は一方のデータバスＢｌｉ介して・また直列
シフト回路１４めるいは加減算回路１６側からレジスタ
側へのデータ転送は他方のデータノ（ス１３２ｆ介し−
Ｃそれぞれに行なわれる。このように２つのデータバス
Ｂｌ、Ｂ２によって方向別にデータの転送を行なうこと
によ一す、両方向からのデータ転送が同時に行なわれる
ようになっている。谷レジスタにおけるデータの転送動
作は時分割により順次行なわれる。この時分割制御は、
各レジスタごとに与えられる制御クロックΦ１１〜Φ１
ｎ。
Φ２１〜Φ２ｎにより行なわれる。
第２図は、各レジスタＲ１１〜Ｒ１ｎ 、Ｒ２１〜Ｒ２
ｎにおけるそれぞれのデータ転送のタイミングを示す。
ｎにおけるそれぞれのデータ転送のタイミングを示す。
ここで、データの転送は一力の群のレジスタＲ１１〜Ｒ
１ｎから始まるものとする。・先ず、ＮＺ、１番目のレ
ジスタＲ１，１に予め書込まれていたデータが、クロッ
クΦ１１のタイミングで、上記直列シフト回路１４に転
送される。直列シフト回ｗ１１４はその転送されたデー
タに１ビツトたけ直列シフト処理を行なう。直列シフト
処理されたデータは、七のクロックΦ１１のタイミング
で、ただちに元のレジスタ１ｔｚｉに転送さ１″Ｌる。
１ｎから始まるものとする。・先ず、ＮＺ、１番目のレ
ジスタＲ１，１に予め書込まれていたデータが、クロッ
クΦ１１のタイミングで、上記直列シフト回路１４に転
送される。直列シフト回ｗ１１４はその転送されたデー
タに１ビツトたけ直列シフト処理を行なう。直列シフト
処理されたデータは、七のクロックΦ１１のタイミング
で、ただちに元のレジスタ１ｔｚｉに転送さ１″Ｌる。
これにより、その第１番目のレジスタＲ１１内のデータ
は１ビツトだけ直列にシフトされる。次に、クロックΦ
１２のタイミングにて、第２番目のレジスタＲ１２のデ
ータが上記直列シフト回路１４に転送され、そこで１ビ
ツトだけ直列シフトされて、再びその第２番目のレジス
タＲ１２に戻される・これにより、第２番目のレジスタ
Ｒ１２内のデータも１ビツトだけ直列シフトされる。同
様にして、第ｎ番目までの各レジスタＲ１１〜Ｒｌ ｎ
内のデータがそれぞれ１ビツトずつ直列シフトされる。
は１ビツトだけ直列にシフトされる。次に、クロックΦ
１２のタイミングにて、第２番目のレジスタＲ１２のデ
ータが上記直列シフト回路１４に転送され、そこで１ビ
ツトだけ直列シフトされて、再びその第２番目のレジス
タＲ１２に戻される・これにより、第２番目のレジスタ
Ｒ１２内のデータも１ビツトだけ直列シフトされる。同
様にして、第ｎ番目までの各レジスタＲ１１〜Ｒｌ ｎ
内のデータがそれぞれ１ビツトずつ直列シフトされる。
この後、引続いて他方の群のレジスｊｌＲ２１〜Ｒ２ｎ
のデータ転送が行なわれる。先ず、クロックΦ２１のタ
イミングにて、レジスタＲ２１内のデータが加減算回路
１６に転送される。加減算回路１６はその転送されたデ
ータに＋１の加算処理（あるいは−１の減算処理）を行
なう。加算処理されたデータは元のレジスタＲ２１に転
送される。
のデータ転送が行なわれる。先ず、クロックΦ２１のタ
イミングにて、レジスタＲ２１内のデータが加減算回路
１６に転送される。加減算回路１６はその転送されたデ
ータに＋１の加算処理（あるいは−１の減算処理）を行
なう。加算処理されたデータは元のレジスタＲ２１に転
送される。
これにより、そのレジスタＲ２１内のデータは＋１だけ
加算（あるいは−１だけ減算）される。同様にして、各
制御クロックΦ２１〜Φ２ｎのタイミングごとにレジス
タＲ２１〜Ｒ２ｎ内のデータが順次＋１ずつ加算（ある
いは−１ずつ減算）されていく。以上のようにして、全
部のレジスタＲ１１〜Ｒ１ｎ 、 Ｒ２１〜Ｒ２ｎ内の
データに対する直列シフトあるいは加算（あるいは減算
）の機能処理が−通り終わると、再び始めに戻って各レ
ジスタごとにデータの機能処理が時分割にょシ順次繰り
返される。つ１り、一方の群のレジスタＲ１１〜Ｒｌ
ｎ内の各データは、それぞれ制御クロックΦ１１〜ΦＩ
ｎ、Φ２１〜Φ２ｎの１巡回周期ごとに１ビツトずつ直
列シフトされる。また、他方の群のレジスタＲ２１〜Ｒ
２ｎ内の各データは、それぞれその１巡回周期ごとに＋
１ずつ加算（あるいは減算）される。
加算（あるいは−１だけ減算）される。同様にして、各
制御クロックΦ２１〜Φ２ｎのタイミングごとにレジス
タＲ２１〜Ｒ２ｎ内のデータが順次＋１ずつ加算（ある
いは−１ずつ減算）されていく。以上のようにして、全
部のレジスタＲ１１〜Ｒ１ｎ 、 Ｒ２１〜Ｒ２ｎ内の
データに対する直列シフトあるいは加算（あるいは減算
）の機能処理が−通り終わると、再び始めに戻って各レ
ジスタごとにデータの機能処理が時分割にょシ順次繰り
返される。つ１り、一方の群のレジスタＲ１１〜Ｒｌ
ｎ内の各データは、それぞれ制御クロックΦ１１〜ΦＩ
ｎ、Φ２１〜Φ２ｎの１巡回周期ごとに１ビツトずつ直
列シフトされる。また、他方の群のレジスタＲ２１〜Ｒ
２ｎ内の各データは、それぞれその１巡回周期ごとに＋
１ずつ加算（あるいは減算）される。
ここで、各制御クロックΦ１１〜ΦＩｎ、Φ２１〜Φ２
ｎは、周期が一定の基準クロックΦ０に基づいて作られ
る。従って、制御クロックΦ１１〜Φ１ｎ、Φ２１〜Φ
２ｎが−通り巡回する周期も一定である。
ｎは、周期が一定の基準クロックΦ０に基づいて作られ
る。従って、制御クロックΦ１１〜Φ１ｎ、Φ２１〜Φ
２ｎが−通り巡回する周期も一定である。
そこで先ず、加減算回路１６との間でデータの転送を行
なうレジスタＲ２１〜Ｒ２ｎに着目してみると、各レジ
スタ内のデータはそれぞれに一定の巡回周期で＋１ずつ
歩進されている。従って、例えばＣＰＵ１２によって任
意の１／ジスタに零を書込み、その後時間を置いてその
レジスタの内容を読出すと、七〇書込から読出までの時
間に応じて歩進されたデータすなわち時間データ″’を
得ることができる。つｔり、各レジスタＲ２１〜Ｒ２ｎ
があたがもそれぞれに独立したタイマとして機能するこ
とができるのである・これにより１ タイマの機能回路
としては加減算回路１６が一つたけしかないのにも拘ら
ず、複数のレジスタＲ２１〜Ｒ２ｎの数だけのタイマ機
能回路が実現される。
なうレジスタＲ２１〜Ｒ２ｎに着目してみると、各レジ
スタ内のデータはそれぞれに一定の巡回周期で＋１ずつ
歩進されている。従って、例えばＣＰＵ１２によって任
意の１／ジスタに零を書込み、その後時間を置いてその
レジスタの内容を読出すと、七〇書込から読出までの時
間に応じて歩進されたデータすなわち時間データ″’を
得ることができる。つｔり、各レジスタＲ２１〜Ｒ２ｎ
があたがもそれぞれに独立したタイマとして機能するこ
とができるのである・これにより１ タイマの機能回路
としては加減算回路１６が一つたけしかないのにも拘ら
ず、複数のレジスタＲ２１〜Ｒ２ｎの数だけのタイマ機
能回路が実現される。
次に、直列シフト回路１４との間でデータの転送を行な
うレジスタＲ１１〜Ｒ１ｎに着目してみると、各レジス
タ内のデータはそれぞれに一足の巡回周期で１ビツトず
つ直列シフトされる。従って・各レジスタＲ２１〜Ｒ２
ｎのそれぞれのＭＳＢ（−力の最列端の記憶ビット）の
出力には、１巡回周期ごとに順次シフトされてくるビッ
トデータの状態が現われる。これにより、例えばＣＰＵ
１２からそのレジスタに予めデータを並列に書込んでお
けば、その並列に書込まれたデータを上記ＭＳＢからシ
リアル出力Ｓｏとして取出すことができる。また、各レ
ジスタＲ２１〜Ｒ２ｎのそれぞれのＬＳＢ （他方の最
列端の記憶ビット）におけるビットデータは、−巡回周
期ごとに順次シフトされてレジスタ内に繰り込まれる。
うレジスタＲ１１〜Ｒ１ｎに着目してみると、各レジス
タ内のデータはそれぞれに一足の巡回周期で１ビツトず
つ直列シフトされる。従って・各レジスタＲ２１〜Ｒ２
ｎのそれぞれのＭＳＢ（−力の最列端の記憶ビット）の
出力には、１巡回周期ごとに順次シフトされてくるビッ
トデータの状態が現われる。これにより、例えばＣＰＵ
１２からそのレジスタに予めデータを並列に書込んでお
けば、その並列に書込まれたデータを上記ＭＳＢからシ
リアル出力Ｓｏとして取出すことができる。また、各レ
ジスタＲ２１〜Ｒ２ｎのそれぞれのＬＳＢ （他方の最
列端の記憶ビット）におけるビットデータは、−巡回周
期ごとに順次シフトされてレジスタ内に繰り込まれる。
従って、そのＬＳＢからレジスタ内にシリアルデータＳ
ｔｙ入力することができる。このようにして入力された
データは・例えばＣＰＵ１２によって読取ることができ
る。つまり、各レジスタＲ１１〜Ｒ１ｎがあたかもそれ
ぞれに独立したシリアル入出力回路として機能すること
ができるのである。これにより、シリアル入出力の機能
回路としては、直列シフト回路１４が一つだけしかない
のにも拘らず、複数のレジスタＲ２１〜Ｒ２ｎの数だけ
のシリアル入出力回路の機能が実現される。
ｔｙ入力することができる。このようにして入力された
データは・例えばＣＰＵ１２によって読取ることができ
る。つまり、各レジスタＲ１１〜Ｒ１ｎがあたかもそれ
ぞれに独立したシリアル入出力回路として機能すること
ができるのである。これにより、シリアル入出力の機能
回路としては、直列シフト回路１４が一つだけしかない
のにも拘らず、複数のレジスタＲ２１〜Ｒ２ｎの数だけ
のシリアル入出力回路の機能が実現される。
以上のようにして、比較的小規模に構成できるレジスタ
を増設するだけでもってタイマあるいはシリアル入出力
回路などの機能回路を数多く設けることができる。
を増設するだけでもってタイマあるいはシリアル入出力
回路などの機能回路を数多く設けることができる。
以上のように、この発明による機能回路ブロックでは、
複数の機能回路を比較的小さな回路規模でもって実現す
ることができ、これにより例えばシングルチップマイク
ロ・コンピュータ内にも多数の機能回路を無理なく設け
ることができる。
複数の機能回路を比較的小さな回路規模でもって実現す
ることができ、これにより例えばシングルチップマイク
ロ・コンピュータ内にも多数の機能回路を無理なく設け
ることができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記記憶ブ
ロックはＲＡＭであってもよい。又、機能回路ブロック
の更に複雑な動作を可能にするため、専用の制御回路を
もってもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記記憶ブ
ロックはＲＡＭであってもよい。又、機能回路ブロック
の更に複雑な動作を可能にするため、専用の制御回路を
もってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
クロ・コンピュータについて説明したが、それに限定さ
れるものではなく、例えば、マイクロ・コンピュータと
は別に構成される周辺回路などにも適用できる。
をその背景となった利用分野であるシングルチップマイ
クロ・コンピュータについて説明したが、それに限定さ
れるものではなく、例えば、マイクロ・コンピュータと
は別に構成される周辺回路などにも適用できる。
第１図はこの発明による機能回路ブロックの一実施例を
示す回路図である。 第２図は第１図の回路の動作状態を示すタイミングチャ
ートである。 １０・・機能回路ブロック、１２・・・中央処理装置（
ＣＰＵ） 、１４・・・機能回路（直列シフト回路）、
１６・・・機能回路（加減算回路）、Ｒ１１〜Ｒ１ｎ・
・シリアル入出力回路として機能する記憶ブロック（レ
ジスタ）、Ｒ２１〜Ｒ２ｎ・・タイマとして機能する記
憶ブロック（レジスタ）、Ｂｌ、Ｂ２・・データバス、
Φ０・・・基準クロック、Φ１１〜Φ１ｎΦ２１〜Φ２
ｎ・・・制御クロック、５ＩＮＩ〜５ＩＮｎ・・・シリ
アル入力端子、Ｓ ＯＵ Ｔ Ｉ 〜Ｓ ＯＵ Ｔ ｎ
７＝シリアル出力端子。
示す回路図である。 第２図は第１図の回路の動作状態を示すタイミングチャ
ートである。 １０・・機能回路ブロック、１２・・・中央処理装置（
ＣＰＵ） 、１４・・・機能回路（直列シフト回路）、
１６・・・機能回路（加減算回路）、Ｒ１１〜Ｒ１ｎ・
・シリアル入出力回路として機能する記憶ブロック（レ
ジスタ）、Ｒ２１〜Ｒ２ｎ・・タイマとして機能する記
憶ブロック（レジスタ）、Ｂｌ、Ｂ２・・データバス、
Φ０・・・基準クロック、Φ１１〜Φ１ｎΦ２１〜Φ２
ｎ・・・制御クロック、５ＩＮＩ〜５ＩＮｎ・・・シリ
アル入力端子、Ｓ ＯＵ Ｔ Ｉ 〜Ｓ ＯＵ Ｔ ｎ
７＝シリアル出力端子。
Claims (1)
- 【特許請求の範囲】 ■、一つの機能回路に対して複数の記憶ブロックを設け
るとともに、上記機能回路と上記複数の記憶ブロックを
共通のバスに接続し、各記憶ブロックの記憶内容を時分
割により順次上記機能回路に転送して機能処理するとと
もに、その機能処理結果を元の記憶ブロックに転送する
ようにしたことを特徴とする機能回路ブロック。 ２、特許請求の範囲１のものにおいて、上記複数の記憶
ブロックはそれぞれに独立したレジスタであることを特
徴とする機能回路ブロック。 ａ、 ＊許晴求の範囲１または２のものにおいて・上
記機能回路は加減算回路であることを特徴とする機能回
路ブロック。 ４、特許請求の範囲１，２″！たは３のものにおいて、
上記機能回路は直列シフト回路であることを特徴とする
機能回路ブロック。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080860A JPS59206967A (ja) | 1983-05-11 | 1983-05-11 | 機能回路ブロツク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080860A JPS59206967A (ja) | 1983-05-11 | 1983-05-11 | 機能回路ブロツク |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59206967A true JPS59206967A (ja) | 1984-11-22 |
| JPH0580031B2 JPH0580031B2 (ja) | 1993-11-05 |
Family
ID=13730088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080860A Granted JPS59206967A (ja) | 1983-05-11 | 1983-05-11 | 機能回路ブロツク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59206967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6272003A (ja) * | 1985-09-25 | 1987-04-02 | Nec Corp | 誤差信号発生装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5781657A (en) * | 1980-11-10 | 1982-05-21 | Nec Corp | Time monitoring device |
| JPS57201924A (en) * | 1981-06-05 | 1982-12-10 | Hitachi Ltd | Timer controlling device for computer |
| JPS5833764A (ja) * | 1981-08-20 | 1983-02-28 | Nec Corp | 時間監視方式 |
-
1983
- 1983-05-11 JP JP58080860A patent/JPS59206967A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5781657A (en) * | 1980-11-10 | 1982-05-21 | Nec Corp | Time monitoring device |
| JPS57201924A (en) * | 1981-06-05 | 1982-12-10 | Hitachi Ltd | Timer controlling device for computer |
| JPS5833764A (ja) * | 1981-08-20 | 1983-02-28 | Nec Corp | 時間監視方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6272003A (ja) * | 1985-09-25 | 1987-04-02 | Nec Corp | 誤差信号発生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0580031B2 (ja) | 1993-11-05 |
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