DE3685717T2 - Speicherzellenanordnung. - Google Patents

Speicherzellenanordnung.

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DE3685717T2 DE8686114061T DE3685717T DE3685717T2 DE 3685717 T2 DE3685717 T2 DE 3685717T2 DE 8686114061 T DE8686114061 T DE 8686114061T DE 3685717 T DE3685717 T DE 3685717T DE 3685717 T2 DE3685717 T2 DE 3685717T2
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Description

  • Die Erfindung betrifft einen Speicher mit schnellem Zugriff und hoher Packungsdichte.
  • Halbleiterspeicher mit schnellem beliebigem Zugriff und hoher Packungsdichte, wie sie für die Schaltung und das Verfahren der vorliegenden Erfindung verwendet werden können, sind schwierig zu testen. Ein typischer Speicher mit beliebigem Zugriff, in dem die vorliegende Erfindung benutzt werden könnten kann eine Schreib-/Lesezykluszeit von ca. 3 Nanosekunden haben. Speichertesteinrichtungen nach dem Stand der Technik haben normalerweise eine Genauigkeit von 0,5 Nanosekunden. Folglich kann die Verwendung einer Speichertesteinrichtung nach dem Stand der Technik zur Feststellung, ob hergestellte Speicherschaltungen wie vorgeschrieben arbeiten, zu beträchtlichen Meßfehlern führen, deretwegen wiederum viele intakte Schaltungen zurückgewiesen bzw. defekte akzeptiert werden.
  • Nachdem festgestellt wurde, daß eine Schaltung den Spezifikationen entsprechend arbeitet, kann deren Benutzung in einem vollständigen Speicher mit beliebigem Zugriff in einem digitalen Computer zu Systembetriebsschwierigkeiten führen, wie beispielsweise dazu, daß Daten nicht innerhalb einer vorgeschriebenen Zeit gelesen oder geschrieben werden, obwohl jede Schaltung im Speicher mit den betreffenden Spezifikationen übereinstimmte. Eine komplette Chipanordnung unterliegt außerdem Alterungs- und Umwelteinflüssen, die zu einer Speicherfehlfunktion führen können.
  • Folgende US-Patente und die Veröffentlichung zeigen und beschreiben derartige bekannte Speicherschaltungsanordnungen und insbesondere Speicherdiagnose- und Testschaltungen.
  • 3 795 901 "Data Processing Memory System with Bidirectional Data Bus", erteilt am 5. März 1974, Erfinder R.F. Boehm et al, der IBM Corp.
  • 3 982 111 "Memory Diagnostic Arrangement", erteilt am 21. September 1976, Erfinder E.M. Lerner et al, der Bell Telephone Laboratories, Inc.
  • 4 004 222 "Test System for Semiconductor Memory Cell", erteilt am 18. Januar 1977, Erfinder R.E. Gebhard, von SEMI.
  • 4 380 805 "Tape Burn-In Circuit", erteilt am 19. April 1983, der Mostek Corp.
  • IBM Technical Disclosure Bulletin, Vol. 15, Nr. 14, September 1972, Seiten 1135-36.
  • "Functional and Level Fail Detection for Register Array Testing", P.P. Heavey et al.
  • In THIRD CALTECH CONFERENCE ON VERY LARGE SCALE INTEGRATION, Pasadena, CA, 21. bis 23. März 1983, Seiten 275 bis 285, E.H. Frank et al. "A self-timed static RAM", ist ein Speicher offenbart, der Schaltungen zur Erzeugung eines vollständigen Lesesignals umfaßt sowie Mittel zum Abtasten eines extern erzeugten Speicheradressen-Gültigkeitssignals in Form eines Adressentreibers mit Adressenfreigabeeingang; Mitteln, die Abtasten, wann die aus jeder Speicherbitstelle gelesenen Daten sich stabilisiert haben, wozu eine NOR-Schaltung in Leseausführungsdetektoren benutzt wird. Die zwischen dem Adressengültigkeitssignal und dem Leseendesignal in diesem Speicher liegende Zeit ist die Lesezeit des Speichers. Diese Veröffentlichung zeigt keine Schaltung zur genauen Bestimmung der Zugriffszeit einer Halbleiterspeicheranordnung hoher Geschwindigkeit und Packungsdichte. Die Erzeugung einer vorbestimmten und genauen Bezugsspannung und deren Verwendung im Speicher, um festzustellen, wann das Lesesignal stabil ist, sind in dieser Veröffentlichung ebenfalls nicht beschrieben.
  • In den Japanischen Patentzusammenfassungen, Vol. 3, Nr. 107, (E-136) vom 8. September 1979 (JP-A-54-85642) ist ein Speicher beschrieben, durch den die Zugriffszeit dadurch verringert wird, daß der Speicherzugriff durch ein Speichermodul erteilt wird. Die Erzeugung einer bestimmten und genauen Bezugsspannung und deren Verwendung in diesem Speicher ist weder gezeigt noch beschrieben.
  • Es ist Aufgabe der Erfindung eine Schaltungsanordnung für einen Speicher mit beliebigem Zugriff bereitzustellen, die eine Schaltunganordnung zur Unterstützung und Vereinfachung des Testens der Speicheranordnung durch eine Testmaschine und Systemdiagnosetesten umfaßt, und die außerdem die genaue Messung der Zugriffszeit des Speichers erheblich vereinfacht.
  • Die Lösung dieser Aufgabe ist in dem kennzeichnenden Teil von Anspruch 1 beschrieben.
  • Ein "Leseendesignal" wird durch Verwendung eines "Adressengültigkeitssignals" bereitgestellt. Ein "Leseendesignal" ist ein auf dem Chip erzeugtes Signal, welches anzeigt, daß eine Leseoperation beendet ist. Ein "Adressengültigkeitssignal" ist ein durch das an das Chip gekoppelte System erzeugtes Signal, welches anzeigt, wann die Adresse (und Daten bei einer laufenden Schreiboperation) gültig wurde und die Chipoperation beginnen kann. Das "Adressengültigkeitssignal" ist aus dem Stand der Technik bekannt und zur Beseitigung logischen Rauschens auf Adresseingangsleitungen benutzt worden. Durch das "Adressengültigkeitssignal" wird der Beginn einer Chipoperation angezeigt. Die auszuführende Operation kann entweder eine Lese- oder eine Schreiboperation sein, wobei die jeweilige Art der Operation durch eine weitere Steuerleitung angegeben wird. Bei der vorliegenden Erfindung kann davon ausgegangen werden, daß die Steuerleitung eine Leseoperation anzeigt und deshalb nicht dargestellt ist. Das "Adressengültigkeitssignal" ist der letzte Schalteingang zum Chip und dient dem Gattern aller Operationen innerhalb des Chips. Durch dieses Synchronisationssignal wird die interne Funktion des Chips voll bestimmt, und alle Knotenspannungen und Zweigströme sind auf findbar.
  • Wenn davon ausgegangen wird, daß der Zustand des Chips und aller Eingangssignale zum Zeitpunkt des Adressengültigkeitssignals bekannt sind, lassen sich die Ereignisse, die zur Auflösung von Daten am Ausgang des Chips führen, analysieren.
  • Da bekannt ist, wie die im Speicher enthaltenen Daten in jeder Abtastverstärkerschaltung aufgelöst werden, wird eine Schaltung bereitgestellt, die angibt, wann der Inhalt der ausgewählten Adresse durch den Abtastverstärker aufgelöst wurde. Diese Auflösung wird durch ein "Leseendesignal" für jede adressierte Speicherzelle angezeigt. Nach Erzeugung aller "Leseendesignale" wird das Leseendesignal (RC) erzeugt. Die Zeitspanne, die zwischen dem "Adressengültigkeitssignal" und dem "Leseendesignal" liegt, ist die "Zugriffszeit" der Speicheranordnung.
  • Vorstehende und andere Aufgaben, Merkmale und Vorteile der Erfindung gehen aus nachfolgender detaillierter Beschreibung bevorzugter Ausführungsbeispiele der Erfindung hervor, die in den beiliegenden Zeichnungen dargestellt sind, die Teil der ursprünglichen offenbarten Erfindung bilden.
  • Fig. 1 ist ein Blockdiagramm einer Speicheranordnung gemäß der Erfindung;
  • Fig. 2 ist ein Schaltdiagramm des Setz-/Rücksetzlatches der Fig. 1 und umfaßt die darin vorgesehene Kennzeichnung;
  • Fig. 2a zeigt die idealisierten Wellenformen von Chipsignalen der Speicheranordnung gemäß der Erfindung;
  • Fig. 3 zeigt Schaltungsanordnungen, die zur Erzeugung des "Leseendesignals" der Speicheranordnung gemäß der Erfindung benutzt werden;
  • Fig. 4 zeigt idealisierte Wellenformen, auf die nachstehend bei der detaillierten Beschreibung der Erfindung und deren Betrieb Bezug genommen wird;
  • Fig. 5 zeigt die Adressdekodier- und Speicherzellen eines Speichersystems, in dem die Leseendetechnik der vorliegenden Erfindung benutzt wird.
  • Diese Erfindung betrifft Speicher mit beliebigem Zugriff und insbesondere deren Zeitsteuerungserfordernisse. Zu diesem Zweck soll ein statischer RAM betrachtet werden. Für seine entsprechende Benutzung gelten normalerweise viele Zeitsteuerspezifikationen. Eine davon ist die Zugriffszeit, die als Zeit angegeben wird, die zwischen dem zuletzt geschalteten Adresseneingang und dem Datenausgang durch einen Schwellpegel vergeht. In dieser Spezifikation sind die Schaltung, der Prozess, die Stromversorgung und die Temperaturvariablen, die die Zugriffs zeit beeinflussen, berücksichtigt. Das heißt, das Chip muß immer in einem System mit einer Zugriffszeit benutzt werden, die länger ist als die der Mehrheit der vorhandenen Produkte, um sicherzustellen, daß die Lese- oder Schreiboperation des Speichers beendet ist. Das "Leseendesignal" nach vor liegender Erfindung wird zu einem Zeitpunkt erzeugt, zu dem die Ausgänge des Chips den Inhalt der adressierten Speicherstelle wiedergeben.
  • Das Leseendesignal wird durch Verwendung des Adressengültigkeitssignals ermöglicht. Das Adressengültigkeitssignal ist durch den Stand der Technik bekannt und erfolgreich zur Beseitigung logischen Rauschens auf Adresseingangsleitungen verwendet worden, so daß es hier nur kurz erwähnt werden soll. Das Adressengültigkeitssignal dient zur Anzeige, daß die Adressbits am Eingang des Speichers gültig sind und die Chipoperation beginnen kann. Die jeweils auszuführende Operation kann entweder eine Lese- oder eine Schreiboperation sein. Das Adressengültigkeitssignal ist der letzte Schalteingang zum Chip vor einer Speicherlese- oder Schreiboperation und dient zum Gattern aller Operationen innerhalb des Chips. Nach Empfang dieses Synchronisationssignals reagiert das Chip auf vollständig bestimmte Art und Weise, und alle Knotenspannungen und Zweigströme sind auffindbar.
  • Wenn davon ausgegangen wird, daß der Zustand des Chips und aller Eingangssignale zum Zeitpunkt des Adressengültigkeitssignals bekannt sind, dann lassen sich die Ereignisse, die zur Auflösung von Daten am Ausgang des Chips führen, analysieren. Da bekannt ist, wie die in der Speicheranordnung enthaltenen Daten in der Abtastverstärkerschaltung aufgelöst werden, läßt sich eine Schaltung entwickeln, die anzeigt, wann der Abtastverstärker den Inhalt der ausgewählten Adresse aufgelöst hat. Hierdurch läßt sich ein "Leseendesignal" erzeugen.
  • Figur 1 ist ein Blockdiagramm einer typischen Speicheranordnung, in der die vorliegende Erfindung benutzt wird, und zeigt die Funktionselemente anhand eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung, durch welches das Leseendesignal erzeugt wird. Das in Fig. 1 dargestellte Speichersystem umfaßt einen Wortadressempfänger 10 und einen Bitadressempfänger 12, die Adressdaten von einem angeschlossenen Computersystem oder dergleichen erhalten, das entweder Daten anfordert oder in den Speicher schreibt. Das Speichersystem erhält auch Steuersignale über die Steuerleitungen 14, die dazu benutzt werden, um festzulegen, ob eine adressierte Speicherstelle zu lesen oder schreiben ist. Bei der vorliegenden Erfindung spezifieren die Steuerleitungen 14 eine Leseoperation. Im Speicher zu speichernde Daten werden über eine Dateneingangsleitung 16 empfangen. Ein Adressengültigkeitssignal wird durch das mit dem Schaltungen der Fig. 1 gekoppelte System auf herkömmliche Art erzeugt und dazu benutzt, den Schaltungen der Fig. 1 mitzuteilen, daß der Adressdatenausgang des Wortadressempfängers 10 und Bitadressempfängers 12 gültig ist und für den Zugriff auf die adressierte Stelle benutzt werden kann.
  • Das Adressengültigkeitssignal stellt das Adressengültigkeitslatch 18 ein. Hierdurch beginnt der Speicherbetrieb. Nach Einstellen des Adressengültigkeitslatches wird ein Signal über die Leitung 20 gesendet, durch welches der Wortdekodierer 22 und der Bitdekodierer 24 betätigt werden, in denen herkömmliche Adressdekodierer enthalten sind. In einem Ausführungsbeispiel der vorliegenden Erfindung ist der Wortdekodierer zum Dekodieren der Wortadresse in eine der 128 Wort leitungen 26 und der Bitdekodierer zum Dekodieren der Bitadresse in eine der 16 Gruppen bereit, wobei jede Gruppe 9 Paare von Bitauswahlleitungen 28 umfaßt. Die Bitauswahlleitungen 28 verlaufen dann zu einer Schreib/Lesesteuerschaltung 30, die die Signale auf den Paaren der Speicherabtastleitungen 32 steuert, welche die jeweils gewünschten Speicherzellen 34 auswählen, die physisch auf der durch den Wortdekodierer 22 ausgewählten Wortleitung lokalisiert sind. Eine Vielzahl Abtastverstärker 36 sind vorgesehen, um die Daten von jeder der ausgewählten Speicherbitstellen in einer Leseoperation abzutasten. Da die dargestellte Konfiguration jeweils nur 9 ausgewählte Zellen enthält, sind nur 9 Abtastverstärker 36 erforderlich. Die Daten der Abtastverstärker 36 werden zu den Ausgangstreibern 38 übertragen, die an dem mit dem Speicher der vorliegenden Erfindung verbundenen Computer angeschlossen sind.
  • Die Schaltungsanordnung der Fig. 1 umfaßt auch eine Schaltung 40 mit einer Vielzahl von Leseendeschaltungen (54 in Fig. 3), die jeweils mit einem Paar der Speicherabtastleitungen 32 verbunden sind. Die Leseendeschaltungen 40 arbeiten wie nachstehend im einzelnen beschrieben, um ein Signal zu erzeugen, welches anzeigt, daß die damit gekoppelten Speicherzellen unter Steuerung eines mit der Schaltungsanordnung der Fig. 1 verbundenen Computers gelesen worden sind. Wenn alle Leseendeschaltungen 40 festgestellt haben, daß die jeweils damit gekoppelte Zelle gelesen worden ist, wird auf Leitung 41 eine Leseendesignal erzeugt, das zum Rücksetzen des Latches 18 benutzt wird. Das Signal auf Leitung 41 oder das Latchsignal, welches das Leseende auf Leitung 42 anzeigt, kann dazu benutzt werden, um anzuzeigen, daß die ausgewählte Speicheroperation jetzt beendet ist, wie nachstehend im einzelnen beschrieben wird.
  • Das "Leseendesignal" ist für den Chipendtest und als Diagnosewerkzeug von Nutzen. Beim Chipendtest werden durch das "Leseendesignal" weniger schnelle und hochgenaue Schaltkreise benötigt. Gegenwärtig muß jede Testtreiberschaltung genau geeicht sein, um Abweichungen an den Chipeingängen zu verringern. Die Testempfängerschaltungen müssen außerdem so eingestellt sein, daß sie die Zugriffszeit richtig messen können.
  • Eine typische Anordnung kann 10 Adresseingänge, 10 Dateneingänge, 10 Ausgänge und einige Schreibsteuer- und Chipsteuereingänge aufweisen. Insgesamt können 25 bis 35 Signalleitungen mit genauer Zeitsteuerung vorhanden sein. Das "Leseendesignal" kann diese Zahl auf 2 reduzieren, den Adressengültigkeitseingang und den "Leseendeausgang".
  • Neben dem Chipendtest kann das "Leseendesignal" auf Systemebene für Diagnosezwecke benutzt werden. Das Signal kann leicht anzeigen, ob die Daten des Ausgangs tatsächlich zu dem Zeitpunkt gültig sind, an dem sie von der CPU benötigt werden. Sollte es einen unbekannten langsamen Pfad gegeben haben, kann das "Leseendesignal" zur Unterstützung der Zeitanalyse benutzt werden. Wenn das "Leseendesignal" voll ausgenutzt wird, kann es als Gatter für den Systemtakt benutzt und dadurch die gesamte Systemleistung verbessert werden.
  • Folgende Figuren zeigen ein Ausführungsbeispiel des Leseendeprinzips. Figur 2 zeigt ein Ausführungsbeispiel eines Setz-/Rücksetzlatches der durch Bezugslinie 18 in Fig. 1 angegebenen Art. Das Setz-/Rücksetzlatch wird durch den Empfang des Adressengültigkeitssignals und Schnittstellen des Leseendesignals mit dem Außensystem beim Rücksetzen des Latches gesetzt. Das Adressengültigkeitssignal ist der positive Impuls AV in Fig. 2a und kommt vom Chip. Es zeigt den Beginn einer Speicheroperation an. Beim Anstieg der Adressengültigkeitsleitung (AV) zur Anzeige des Anfangs eines Lesezyklus fällt das AVN, um die Auswahl der adressierten Speicherzellen zu beginnen. Dieser Zustand zeigt an, daß das Setz-/Rücksetzlatch 18 gesetzt worden ist. Der Abfall der AVN-Leitung umfaßt ein Startsignal für den Speicherzyklus. Bei niedrigem AVN und hohem ADV (Leitung 41) verbleibt das Leseendesignal (RC) auf niedrigem Pegel bis die ADV-Leitung abfällt, zu welchem Zeitpunkt RC ansteigt. Zu diesem Zeitpunkt wird das Setz-/Rücksetzlatch 18 in den Rücksetzzustand gebracht.
  • Es ist wichtig, darauf hinzuweisen, daß bei Anstieg des RC-Wertes letzterer hoch bleibt bis die Daten gelesen worden sind, selbst dann, wenn AV anschließend abfällt. Nachdem die Daten aus der adressierten Speicherstelle aufgelöst worden sind, kehrt ADV in den hohen Zustand zurück. Das Leseendesignal (RC) kehrt zu einem Abwärtspegel zurück, um anzuzeigen, daß die Datenauspegel gültig sind und um die Speicheranordnung mit AVN zu deselektieren. Dieser Zustand zeigt an, daß das Setz-/Rücksetzlatch 18 zurückgesetzt worden ist. Figur 2a zeigt eine Computersimulation verschiedener Signale in der Schaltungsanordnung der Figuren 1 bis 3, die das Leseendesignal erzeugen, welches einige Zeit nach Anstieg des Adressengültigkeitssignals negativ wird. Fig. 4 ist eine durch Computersimultion erstellte Kurve der Schaltungsanordnung der vorliegenden Erfindung, wie in Fig. 3 dargestellt.
  • Figur 3 zeigt die Schaltungsanordnung, die zur Erzeugung des Leseendesignals benutzt wurde. Diese Anordnung umfaßt eine Abtastverstärkerlatch-Schaltung über der gepunkteten Linie 50, eine Erzeugerschaltung für ein Leseendesignal unterhalb der gepunkteten Linie 50 und eine Bezugsschaltung rechts von der gepunkteten Linie 52. Die Abtastverstärkerlatch-Schaltung dient zum Verriegeln der aus einer Speicherstelle gelesenen Daten und ist mit den Bitabtastleitungen durch die Bitdekodierschaltung verbunden. Es ersetzt das Abtastverstärkerlatch innerhalb der gepunkteten Linie 54 in Fig. 5.
  • Insbesondere die Knoten SL und SR der Figur 3 sind mit den Knoten SL bzw. SR der Figur 5 verbunden, und das Abtastverstärkerlatch innerhalb der gestrichelten Linie 54 der Figur 5 ist ersetzt. Die Pegel an den Knoten SL und SR werden durch die Daten, die in der damit gekoppelten ausgewählten Speicherzelle enthalten sind, bestimmt. TL und TR bilden ein Latch, welches die gelesenen Daten speichert, wenn entweder TI oder TI2 an ist.
  • T1, T2, TEF und TD bilden die Erzeugerschaltung für das Leseendesignal. Diese Schaltung bestimmt das erfolgreiche Lesen der Daten an der adressierten Speicherstelle. Das an der Basis von TD angeschlossene Netz erzeugt eine Bezugsspannung am Knoten BD für eine Stromschaltoperation zwischen TD und den Transistoren T1 und T2. Die Schaltungsanordnung innerhalb der gepunkteten Linie 54 umfaßt eine mit den Knoten SL und SR gekoppelte Schaltung, die immer dann am Knoten CD einen niedrigen Pegel erzeugt, wenn die Signalpegel an einem der beiden Knoten SL oder SR stabil sind und über der Bezugsspannung am Knoten ED liegen.
  • In Figur 3 ist die Schaltungskonfiguration durch herkömmliche Kompenentensymbole dargestellt. Die genauen Komponentenwerte sind nicht angegeben worden, weil sie davon abgängen, welche jeweiligen Spannungen, Ströme, Transistoren und Dioden der Designer zur Durchführung der vorliegenden Erfindung auswählt. Die Schaltungselemente JD und J3 sind ideale Stromquellen, obwohl in der Schaltung auch ein Widerstand benutzt werden könnte.
  • Die Bezugsspannung am Knoten BD ist ca 80 % der positiven Spannung VC. Wenn die Spannung an einer der beiden Knoten SL oder SR über der Basisspannung von TD liegt, sind die Daten aus der adressierten Zelle stabil. Somit ist die Speicherzelle erfolgreich gelesen worden. Wenn entweder T1 oder T2 leitend ist, fällt die Spannung am Knoten CD ab. Der Transistor TEF is Teil einer Emitterfolgeschaltung, die mit dem Knoten CD verbunden ist, so daß bei Abfall der Spannung am Knoten CD auch die am Knoten ADV' abfällt. Das am Knoten ADV' erzeugte abfallende Signal ist das "Leseendesignal" für die gekoppelte Speicherbitstelle, die durch den Wortdekodierer und den Bitdekodierer adressiert wurde. Bei dem vorliegenden Ausführungsbeispiel gibt es 9 Schaltungen der in Fig. 3 gezeigten Art, die während jeder Leseoperation aktiv sind, und die am Knoten ADV' jeder derartigen Schaltung auftretenden Signale werden durch eine NOR-Operation miteinander verknüpft, um das auf Leitung 41 von Fig. 1 erscheinende Signal zu bilden. Bei Auftreten eines unteren Pegels am Knoten ADV' jeder der in Fig. 3 gezeigten Schaltungen, die durch das Lesen einer bestimmten Speicheradreßstelle betätigt werden, erfolgt ein Rücksetzen des Setz-/Rücksetzlatches 18 der Fig. 1 aufgrund einer Niederspannung auf Leitung 41, so daß die Spannung auf Leitung 20 (AVN) ansteigt und die Spannung auf Leitung 42 (RC) abfällt, um die Beendigung der Leseoperation anzuzeigen. Zu diesem Zweck wird jedes Signal ADV' aus den neun Schaltungskonfigurationen der Art nach Fig. 3 an ein NAND-Tor gekoppelt, damit an ihrem Ausgang das Signal ADV nach Fig. 2a erzeugt wird. Das Latch 18 wird durch die fallende Flanke des Signals ADV auf das Rücksetzen vorbereitet und durch die ansteigende Flanke desselben zurückgesetzt.
  • Obwohl die Erfindung besonders im Zusammenhang mit bevorzugten Ausführungsbeispielen beschrieben worden ist, ist es für den Fachmann selbstverständlich, daß vorstehende und andere Änderungen in Form und Detail im Zusammenhang mit den offenbarten Ausführungsbeispielen erfolgen können, ohne dabei von der in folgenden Ansprüchen spezifizierten Erfindung abzuweichen.

Claims (3)

1. Speicher mit schnellem Zugriff und hoher Packungsdichte, folgendes umfassend: eine Vielzahl von Speicherzellen, eine Schaltung (40, 18) zur Erzeugung eines Leseendesignals (RC), durch das angezeigt wird, daß der Speicher seine Leseoperation beendet hat; eine Vorrichtung (18) zum Abtasten eines extern erzeugten Signals (AV), das die Gültigkeit der Speicheradresse anzeigt, und zur Erzeugung eines Startsignals (AVN) auf einer Leitung (20), um die Speichereinrichtungen zum Abtasten zu betätigen, wenn sich die aus jeder Speicherbitposition ausgelesenen Daten, die über die Speicheradresse adressiert werden, stabilisiert haben, bei dem die Schaltung (40, 18) eine Vorrichtung zur Erzeugung eines Datengültigkeitssignals (ADV) auf einer Leitung (41) umfaßt, das immer dann erzeugt wird, wenn sich die aus den adressierten Speicherzellen gelesenen Daten stabilisiert haben, wobei die Zeit zwischen dem Adressengültigkeitssignal (AV) und dem Leseendesignal (RC) die Lesezeit des Speichers darstellt;
Vorrichtungen (22, 24) zur Adressierung einer ausgewählten Anzahl besagter Speicherzellen (34), bei denen jede ausgewählte Speicherzelle Signale auf einem damit verbundenen Abtastleistungspaar (SL, SR) erzeugt, besagte Abtastleitungssignale die in den entsprechenden ausgewählten Speicherzellen gespeicherten Daten darstellen, ein ausgewähltes Paar kreuzgekoppelter Abstasttransistoren (TL, TR) vorgesehen ist, wobei jedes Paar über seine Basis mit einem entsprechenden Paar von Abtastleitungen (SL, SR) verbunden ist,
gekennzeichnet durch eine ausgewählte Anzahl von Ausgangsschaltungen mit jeweils einem Transistorpaar (T1, T2), das über seine Basis an ein entsprechendes Abtastleitungspaar (SL, SR) angeschlossen ist, und dessen Kollektor/Emitterpfade parallel verbunden sind, und durch einen weiteren Transistor (TD), der eine Stromschaltoperation mit dem Transistorpaar (T1, T2) ausführt, sowie Vorrichtungen (R3, DD, T3, J3), durch die ein Bezugspegel an der Basis des weiteren Transistors (TD) hergestellt wird, wobei jede Ausgangsschaltung ein Ausgangssignal (ADV') bei einem (ersten) Pegel erzeugt, wenn sich die Signalpegel beider Leitungen des entsprechenden Abtastleitungspaares (SL, SR) unter dem Bezugspegel befinden, und ein Ausgangssignal (ADV') bei einem zweiten Pegel erzeugt wird, wenn einer der Signalpegel über dem Bezugspegel liegt, wobei der Übergang des Ausgangssignals (ADV') vom ersten zum zweiten Pegel einen Leseendezustand der Speicherzelle anzeigt, die durch das damit gekoppelte Abtasttransistorpaar (TL, TR) abgetastet wird.
2. Speicher nach Anspruch 1, mit einem Setz-/Rücksetzlatch (18) und einem über seine Basis an die Kollektoren des Transistorpaares (TI, T2) angeschlossenen Ausgangstransistor (TEF), wobei das Setz-/Rücksetzlatch (18) bei Adressierung der Speicherzellen gesetzt und zum Rücksetzen vorbereitet wird, wenn sich eines der Ausgangssignale (ADV') auf dem ersten Pegel befindet, die Rücksetzung des Setz-/Rücksetzlatches (18) erfolgt dann, wenn sich alle Ausgangssignale (ADV') durch eines der Ausgangssignale (ADV') auf dem zweiten Pegel befinden.
3. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die Abtastvorrichtung des Gültigkeitssignals (AV) der Speicheradresse das Setz-/Rücksetzlatch (18) umfaßt, das bei Eintreffen des Adressengültigkeitssignals (AV) gesetzt wird, und daß ein Signal (ADV) zum Rücksetzen des Setz-/Rücksetzlatches (18) das Leseendesignal (RC) erzeugt, welches das Rücksetzen des Setz-/Rücksetzlatches (18) anzeigt.
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EP0220577A2 (de) 1987-05-06

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