DE3618865C2 - Maximallängen-Schieberegisterschaltfolgen-Generator - Google Patents

Maximallängen-Schieberegisterschaltfolgen-Generator

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DE3618865C2 DE3618865A DE3618865A DE3618865C2 DE 3618865 C2 DE3618865 C2 DE 3618865C2 DE 3618865 A DE3618865 A DE 3618865A DE 3618865 A DE3618865 A DE 3618865A DE 3618865 C2 DE3618865 C2 DE 3618865C2
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Description

Die Erfindung betrifft einen Maximallängen-Schieberegi­ sterschaltfolgen-Generator, der zur Signalverschlüsselung und -geheimhaltung geeignet ist und in einem Breitspek­ trum-Kommunikationssystem verwendet wird, welches so ausgebildet ist, daß es den Informationsaustausch durch Korrelation zwischen einer als Maximallängen-Schieberegi­ sterschaltfolge bekannten M-Codierung von einer Sendesta­ tion und einer derartigen, von einem Empfänger erzeugten M-Codierung bewirkt.
Eine als Maximallängen-Schieberegisterschaltfolge bekann­ te M-Codierung ist eine lineare Codierung, die von einer außerordentlich einfachen Schaltungsanordnung erzeugt werden kann und somit in weitem Umfang bei Breitspektrum- Kommunikationssystemen verwendet wird. Aufgrund der Linearität sind M-Codierungen vom Standpunkt der Signal­ verschlüsselung aus gesehen den nichtlinearen Codierungen unterlegen. Daher wurden M-Codierungen bisher als unbe­ deutend angesehen, wenn eine hohe Geheimhaltung benötigt wurde.
Ein bekannter Pseudozufallsfolgen-Generator ist in Tietze- Schenk: Halbleiter-Schaltungstechnik, 3. Auflage, Sprin­ ger-Verlag Berlin u. a. 1974, Seiten 590-593 dargestellt. Vier Flip-Flops F1-F4 sind hintereinander geschaltet und bilden ein Schieberegister. Die Ausgänge Q der Flip-Flops F3 und F4 werden über ein EXOR-Gatter an den Eingang D des ersten Flip-Flops zurückgeführt. Ansprechend auf ein an allen Flip-Flops anliegendes Taktsignal T kann an den Ausgängen X1-X4 eine Pseudezufallsfolge der maximalen Periode N=15 ausgegeben werden. Bei dieser Schaltungsan­ ordnung ist jedoch eine variable Festlegung der Perioden­ länge und der Phase der M-Codierung nicht möglich, was unter dem Gesichtspunkt einer optimalen Geheimhaltung einer zu übermittelnden Nachricht nachteilig ist.
Der Erfindung liegt die Aufgabe zugrunde, einen Generator für M-Codierungen zu schaffen, der bei Breitspektrum- Kommunikationssystemen oder ähnlichen Systemen eine hohe Geheimhaltung und Verschleierung gewährleistet.
Zur Lösung dieser Aufgabe wird erfindungsgemäß ein Maxi­ mallängen-Schieberegisterschaltfolgen-Generator vorge­ schlagen, der eine Vielzahl von Flip-Flop-Schaltungen, eine Takteinrichtung, die ein Taktsignal an die Flip- Flop-Schaltungen liefert, und eine Rückführeinrichtung zum Rückführen von Ausgangssignalen der Flip-Flop-Schal­ tungen an eine erste der Flip-Flop-Schaltungen umfaßt und gekennzeichnet ist durch eine Vielzahl von Schaltverknüp­ fungsgliedern, von denen jedes einer der Flip-Flop-Schal­ tungen zugeordnet ist und ausgangsseitig in Reihe mit einer Eingangsstufe der zugeordneten Flip-Flop-Schaltung geschal­ tet ist, eine Vielzahl von UND-Verknüpfungsgliedern, von denen jedes einer der Flip-Flop-Schaltungen zugeordnet ist und zwei Eingänge aufweist, von denen einer mit dem Ausgang der zugeordneten Flip-Flop-Schaltung verbunden ist, wobei die Rückführeinrichtung die Ausgangssignale der UND-Verknüpfungsglieder zu dem der ersten Flip-Flop- Schaltung zugeordneten Schaltverknüpfungsglied rückführt, eine erste Verriegelungseinrichtung zum Einstellen und Halten eines Anfangszustands der Flip-Flop-Schaltungen, eine zweite Verriegelungseinrichtung zur Zufuhr eines den rückgeführten Zustand der Ausgangssignale der Flip-Flop- Schaltungen haltenden Rückführhaltesignals an den anderen Eingang jedes UND-Verknüpfungsglieds, eine Einrichtung, die zur Steuerung der Schaltverknüpfungsglieder an diese einen Übernahmeimpuls anlegt, einen auf den Übernahmeim­ puls ansprechenden Mikroprozessor, der der ersten und zweiten Verriegelungseinrichtung ein Befehlssignal zu­ führt, das den Anfangszustand und den rückgeführten Zustand der Flip-Flop-Schaltungen vorgibt, und eine Einrichtung zur Abgabe einer M-Codierung vom Ausgang der ersten Flip-Flop-Schaltung.
Da verschiedene Formationen der in Reihe geschalteten Flip-Flop-Schaltungen selektiv durch die Verriegelungs­ einrichtungen festgelegt werden, und die Verriegelungs­ modi der Verriegelungseinrichtungen aufeinanderfolgend geändert werden können, kann die von der erfindungsge­ mäßen Vorrichtung ausgegebene M-Codierung aufeinanderfol­ gend in Format und Phase geändert werden. Daher kann die erfindungsgemäße Vorrichtung, unabhängig von der Verwen­ dung einer linearen M-Codierung, bei der Informations­ übertragung eine hohe Signalverschleierung und -geheim­ haltung sicherstellen.
Im folgenden werden anhand der zugehörigen Zeichnungen bevorzugte Ausführungsbeispiele der Erfindung nä­ her beschrieben. Es zeigen:
Fig. 1 in einem Blockschaltbild ein Ausführungsbei­ spiel des erfindungsgemäßen M Codierungs-Gene­ rators einfachen Typs in einem Breitspektrum- Nachrichtenverbindungssystem,
Fig. 2 die Ausbildung einer Schaltverknüpfungsschal­ tung in der in Fig. 1 dargestellten Schaltung,
Fig. 3 ein Zeitdiagramm zur Erläuterung der Arbeits­ weise der in Fig. 1 dargestellten Vorrichtung,
Fig. 4 eine weitere erfindungsgemäße Ausführungsform des M-Codierungs-Generators, und
Fig. 5 in einem Blockschaltbild einen bekannten M Co­ dierungs-Generator einfachen Typs.
Fig. 1 zeigt in einem Blockschaltbild ein Ausführungsbei­ spiel des erfindungsgemäßen M Codierungs-Generators ein­ fachen Typs, der sich am besten für die Verwendung in einem Breitspektrum-Nachrichtenverbindungssystem eignet. Der M Codierungs-Generator enthält Flip-Flop-Schaltungen SR1 bis SRn, die alle in Reihe geschaltet sind. Mit den einzelnen Eingängen der Flip-Flop-Schaltungen SR1 bis SRn sind Schaltverknüpfungsschaltungen G1 bis Gn verbunden, von denen jede aus NAND-Gliedern NAND1 bis NAND3 bestehen kann, wie es in Fig. 2 dargestellt ist. Die einzelnen Ausgangssig­ nale der Flip-Flop-Schaltungen SR1 bis SRn werden der Flip-Flop-Schaltung der ersten Stufe über UND-Glieder AND₁ bis ANDn und über Exklusiv-ODER-Glieder EXOR₁ bis EXORn rückgeführt. Ein auch als Latch₁ bezeichnetes Verriegelungsglied 1 verriegelt einen Anfangszustand der Flip-Flop-Schaltungen, der durch eine gewählte Kombination von zwei Stufen jeweiliger Flip-Flop-Schaltungen bestimmt ist, und ein auch als Latch₂ bezeichnetes Verriegelungsglied 2 steuert die UND-Glieder. Diese Verriegelungsglieder arbeiten auf ein Befehlssignal ansprechend, das von einem Mikroprozessor kommt. Ein Speicher steuert ein Programm zum Ausführen der verschiedenen Schritte dieser Steuervorgänge. Ein Übernahme- bzw. Tastsignal-Oszillator STB OSC und ein Taktsignal- Oszillator CLOCK OSC, die Takt- und Übernahmesignale dem M Codierungs-Generator eingeben können, können so ausgebildet sein, daß sie beispielsweise im Sende- oder Empfangscomputer im Breitspektrum-Nachrichtenübertragungssystem enthal­ ten sind.
Aus einem Vergleich der Fig. 1 und 5 ergibt sich, daß die Flip-Flop-Schaltungen SR1 bis SRn in Fig. 1 denselben Schaltungszustand wie in Fig. 5 einnehmen können und daher die­ selbe M Codierung wie die bekannte Schaltung erzeugen kön­ nen.
Gemäß der Erfindung kann jedoch die M Codierung in der gewünschten Weise im Format und in der Phase in der fol­ genden Weise geändert werden.
Es sei dabei zunächst angenommen, daß eine M Codierung (erste Version einer M Codierung) vom M Codierungs-Ausgang OUT geliefert wird. Wenn zu diesem Zeitpunkt ein Übernahmeimpuls STB1 eingegeben wird, arbeitet die Vorrichtung in der fol­ genden Weise.
Daten vom Verriegelungsglied 1 werden den Flip-Flop- Schaltungen SR1 bis SRn über die Verknüpfungsschaltungen G1 bis Gn eingegeben und an deren Eingänge gelegt. Wie es in Fig. 3 dargestellt ist, treten die Daten an den Ausgän­ gen der Flip-Flop-Schaltungen auf die ansteigende Flanke a des Taktimpulses CL ansprechend auf. Die Daten vom Ver­ riegelungsglied i sind der Anfangszustand der Flip-Flop- Schaltungen SR1 bis SRn.
Daten vom Verriegelungsglied bzw. Latch 3 werden vom Verriegelungs­ glied 2 ausgegeben, und die UND-Glieder AND1 bis ANDn wer­ den dadurch angeschaltet. Die Rückführungsleitungen h1 bis hn werden daher auf einen Zustand umgeschaltet, der eine zweite Version einer M Codierung erzeugen kann.
Das hat zur Folge, daß auf den Taktimpuls CL ansprechend nach der ansteigenden Flanke a der M Codierungs-Ausgang die zweite Version der M Codierung liefert. Das heißt, daß die M Codierung von der ersten Version auf die zweite Version umgeschaltet wird.
Andererseits liegt der Tastimpuls STB1 am Mikroprozessor über einen Inverter INV, so daß er als Unterbrechungsim­ puls P dient, der den Mikroprozessor auslöst, um eine dritte Version der M Codierung vorzubereiten, die an­ schließend erzeugt wird. Das heißt, daß der Mikroprozes­ sor dann, wenn er durch den Unterbrechungsimpuls P ausge­ löst wird, an die Verriegelungsglieder 1 und 3 jeweils ein Anweisungssignal legt, das den Anfangszustand der Flip- Flop-Schaltungen SR1 bis SRn und eine EIN-AUS-Kombination der UND-Glieder AND1 bis ANDn (rückgeführter Zustand der Flip-Flop-Schaltungen) angibt, die für die Erzeugung der dritten Version der M Codierung benötigt werden.
Wenn ein Übernahmeimpuls STB2 eingegeben wird, wird gleich­ falls die M Codierung von der zweiten Version auf die dritte Version umgeschaltet.
In Fig. 3 sind die Zeitintervalle T1 bis T3 zum Erzeugen der ersten, zweiten und dritten Version der M Codierung und die Zeiten T1′ bis T3′ während der Zeitintervalle T1 bis T3 dargestellt, die für die Vorbereitung eines Befehlssignals zum Erzeugen einer anschließenden Version der M Codierung im anschließenden Zeitintervall T1 , T2 oder T3 benötigt werden. T1′ ist nämlich die Zeit für die zweite Version der M Codierung, T2′ ist die Zeit für die dritte Version der M Codierung und T3′ ist die Zeit für die erste Version der M Codierung. Die Zeitpunkt t1 und t2 sind die Umschaltzeitpunkte der M Codierung von der ersten auf die zweite Version oder von der zweiten auf die dritte Version.
Fig. 4 zeigt eine weitere Ausführungsform des erfindungsgemäßen M-Codierungs- Generators, die sich von der in Fig. 1 dar­ gestellten Schaltung einfach darin unterscheidet, daß weiterhin Verrie­ gelungsglieder bzw. Latches 4 und 5 und ein Multiplexer vorgesehen sind. Die Ausgangssignale der Flip-Flop-Schal­ tungen werden dem Schaltverknüpfungsglied G1 der ersten Stufe über den Multiplexer rückgeführt, und die jeweili­ gen Exklusiv-ODER-Glieder EXOR1 bis EXORn-1 sind jeweils zwischen die zugehörige Flip-Flop-Schaltung und ein Schaltverknüpfungsglied der folgenden Stufe geschaltet.
Die Grundarbeitsweise der Erzeugung der M Codierung durch die Schaltungsanordnung von Fig. 4 ist mit der der Schal­ tungsanordnung von Fig. 1 identisch. In Fig. 4 steuert je­ doch der Multiplexer die Rückführung der jeweiligen Sig­ nale der Flip-Flop-Schaltungen zum Schaltverknüpfungsglied G1 auf eine Anweisung ansprechend, die vom Mikroprozessor über die Verriegelungsglieder 4 und 5 kommt und werden die Exklusiv-ODER-Glieder vom Multiplexer und vom Verriegelungsglied 2 gesteuert. Die Ausführungsform von Fig. 4 erlaubt daher eine größere Variation der M Codierung im Format und in der Phase, als es bei der in Fig. 1 dargestellten Anordnung der Fall ist.
Da in der beschriebenen Weise die erfindungsgemäßen Ausführungsformen des M-Codierungs-Generators eine nacheinander erfolgende Änderung der M Codierung im Format und in der Phase erlauben, sichern sie eine hohe Geheimhaltung und Verschleierung in der Nach­ richtenverbindung trotz der Benutzung von linearen M Co­ dierungen. Da gleichfalls nicht nur die Schaltungszustan­ de der Rückführungsleitungen, sondern auch die Anfangszu­ stände der Flip-Flop-Schaltungen in der gewünschten Weise gewählt werden können, kann die Anzahl der Übertragungs­ kanäle durch eine wahlweise Kombination einer gewünschten Version und einer Anfangsphase der M Codierung erhöht wer­ den. Der einfache Schaltungsaufbau der erfindungsgemäßen Vorrichtung erlaubt weiterhin eine monolithische Schal­ tungsintegration, so daß sich ein mit geringen Kosten ver­ bundener und zuverlässig arbeitender M Codierungs-Genera­ tor ergibt.

Claims (4)

1. Maximallängen-Schieberegisterschaltfolgen-Generator, umfassend
  • - eine Vielzahl von Flip-Flop-Schaltungen (SR₁-SRn),
  • - eine Takteinrichtung (CLOCK OSC), die ein Taktsignal an die Flip-Flop-Schaltungen (SR₁-SRn) liefert, und
  • - eine Rückführeinrichtung (EXOR₁-EXORn) zum Rückführen von Ausgangssignalen der Flip-Flop-Schaltungen (SR₁-SRn) an eine erste der Flip-Flop-Schaltungen (SR₁),
gekennzeichnet durch
  • - eine Vielzahl von Schaltverknüpfungsgliedern (G₁- Gn), von denen jedes einer der Flip-Flop-Schaltungen (SR₁-SRn) zugeordnet ist und ausgangsseitig in Reihe mit einer Eingangsstufe der zugeordneten Flip-Flop- Schaltung (SR₁-SRn) geschaltet ist,
  • - eine Vielzahl von UND-Verknüpfungsgliedern (AND₁- ANDn), von denen jedes einer der Flip-Flop-Schaltungen zugeordnet ist und zwei Eingänge aufweist, von denen einer mit dem Ausgang der zugeordneten Flip- Flop-Schaltung (SR₁-SRn) verbunden ist, wobei die Rückführeinrichtung (EXOR₁-EXORn) die Ausgangssignale der UND-Verknüpfungsglieder (AND₁-ANDn) zu dem der ersten Flip-Flop-Schaltung (SR₁) zugeordneten Schaltverknüpfungsglied (G₁) rückführt,
  • - eine erste Verriegelungseinrichtung (LATCH₁) zum Einstellen und Halten eines Anfangszustands der Flip-Flop-Schaltungen (SR₁-SRn),
  • - eine zweite Verriegelungseinrichtung (LATCH₂, LATCH₃) zur Zufuhr eines den rückgeführten Zustand der Ausgangssignale der Flip-Flop-Schaltungen (SR₁- SRn) haltenden Rückführhaltesignals an den anderen Eingang jedes UND-Verknüpfungsglieds (AND₁-ANDn),
  • - eine Einrichtung (STB OSC), die zur Steuerung der Schaltverknüpfungsglieder (G₁-Gn) an diese einen Übernahmeimpuls anlegt,
  • - einen auf den Übernahmeimpuls ansprechenden Mikroprozessor, der der ersten (LATCH₁) und zweiten (LATCH₂, LATCH₃) Verriegelungseinrichtung ein Befehlssignal zuführt, das den Anfangszustand und den rückgeführten Zustand der Flip-Flop-Schaltungen (SR₁-SRn) vorgibt, und
  • - eine Einrichtung zur Abgabe einer M-Codierung vom Ausgang der ersten Flip-Flop-Schaltung (SR₁).
2. Maximallängen-Schieberegisterschaltfolgen-Generator, umfassend
  • - eine Vielzahl von Flip-Flop-Schaltungen (SR₁-SRn),
  • - eine Takteinrichtung, die ein Taktsignal an die Flip-Flop-Schaltungen (SR₁-SRn) liefert,
gekennzeichnet durch
  • - eine Vielzahl von Schaltverknüpfungsgliedern (G₁- Gn), von denen jedes einer der Flip-Flop-Schaltungen (SR₁-SRn) zugeordnet ist und ausgangsseitig in Reihe mit einer Eingangsstufe der zugeordneten Flip-Flop- Schaltung (SR₁-SRn) geschaltet ist,
  • - einen mit den Ausgängen der Flip-Flop-Schaltungen (SR₁-SRn) verbundenen Multiplexer,
  • - eine Vielzahl von UND-Verknüpfungsgliedern (AND₁- ANDn), von denen jedes einer der Flip-Flop-Schaltungen (SR₁-SRn) zugeordnet ist und zwei Eingänge aufweist, von denen einer mit dem Ausgang des Multiplexers verbunden ist, wobei jedes UND-Verknüpfungsglied (AND₁-ANDn) einen Ausgang aufweist, der mit einem Eingang des der zugeordneten Flip-Flop-Schaltung (SR₁-SRn) zugeordneten Schaltverknüpfungsgliedes (G₁-Gn) verbunden ist,
  • - eine erste Verriegelungseinrichtung (LATCH₁) zum Einstellen und Halten eines Anfangszustands der Flip-Flop-Schaltungen (SR₁-SRn),
  • - eine zweite Verriegelungseinrichtung (LATCH₂, LATCH₃) zur Zufuhr eines den rückgeführten Zustand der Ausgangssignale der Flip-Flop-Schaltungen (SR₁- SRn) haltenden Rückführhaltesignals an den anderen Eingang jedes UND-Verknüpfungsglieds (AND₁-ANDn),
  • - eine Einrichtung, die zur Steuerung der Schaltverknüpfungsglieder (G₁-Gn) an diese einen Übernahmeimpuls anlegt,
  • - eine durch den Übernahmeimpuls gesteuerte dritte Verriegelungseinrichtung (LATCH₄, LATCH₅), die dem Multiplexer ein die Ausgänge der Flip-Flop-Schaltungen (SR₁-SRn) auswählendes und im Multiplexer zu haltendes Auswahlsignal zuführt,
  • - einen auf den Übernahmeimpuls ansprechenden Mikroprozessor, der der ersten (LATCH₁), zweiten (LATCH₂, LATCH₃) und dritten (LATCH₄, LATCH₅) Verriegelungseinrichtung ein Befehlssignal zuführt, das den Anfangszustand und den rückgeführten Zustand der Flip-Flop-Schaltungen (SR₁-SRn) sowie das Auswahlsignal vorgibt.
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4864525A (en) * 1986-07-11 1989-09-05 Clarion Co., Ltd. Maximum length shift register sequence generator
JPH0787396B2 (ja) * 1986-07-11 1995-09-20 クラリオン株式会社 Ｍ系列符号発生制御装置
JP2577894B2 (ja) * 1986-09-25 1997-02-05 クラリオン株式会社 擬似ランダム雑音符号発生回路
JP2577923B2 (ja) * 1987-07-31 1997-02-05 クラリオン株式会社 擬似ランダム雑音符号発生器
US4974184A (en) * 1988-05-05 1990-11-27 Honeywell Inc. Maximum length pseudo-random test pattern generator via feedback network modification
US4860353A (en) * 1988-05-17 1989-08-22 General Instrument Corporation Dynamic feedback arrangement scrambling technique keystream generator
JPH0250512A (ja) * 1988-08-10 1990-02-20 Clarion Co Ltd 疑似ランダム雑音符号発生装置
JP2579539B2 (ja) * 1988-10-11 1997-02-05 クラリオン株式会社 スペクトラム拡散通信装置
US5224165A (en) * 1988-10-25 1993-06-29 Hughes Aircraft Company High speed word generator
FR2641921B1 (fr) * 1988-12-30 1991-03-15 Portenseigne Radiotechnique Dispositif generateur de sequence pseudo-aleatoire
US5048021A (en) * 1989-08-28 1991-09-10 At&T Bell Laboratories Method and apparatus for generating control signals
US5126959A (en) * 1989-11-20 1992-06-30 Clarion Co., Ltd. Code generation control device
US5068872A (en) * 1989-11-27 1991-11-26 Raytheon Company Apparatus and method for short cycling sequences of a p-code generator
US5239496A (en) * 1989-12-27 1993-08-24 Nynex Science & Technology, Inc. Digital parallel correlator
JP2841882B2 (ja) * 1991-02-04 1998-12-24 日本電気株式会社 疑似乱数パタン発生器
JPH0522281A (ja) * 1991-07-15 1993-01-29 Mitsubishi Electric Corp 秘話装置
US5228054A (en) * 1992-04-03 1993-07-13 Qualcomm Incorporated Power-of-two length pseudo-noise sequence generator with fast offset adjustment
FR2694471A1 (fr) * 1992-07-29 1994-02-04 Philips Electronics Nv Procédé pour modifier des séquences pseudo-aléatoires et dispositif servant à embrouiller ou à désembrouiller des informations.
MY113275A (en) * 1993-08-10 2002-01-31 Sony Corp Method and apparatus for generating diffusion code.
US5365585A (en) * 1993-08-30 1994-11-15 Motorola, Inc. Method and apparatus for encryption having a feedback register with selectable taps
GB2304941B (en) * 1995-06-24 1999-09-08 Motorola Ltd Feedback and shift unit
JP3556461B2 (ja) * 1998-03-18 2004-08-18 富士通株式会社 Ｍ系列の位相シフト係数算出方式
US6154101A (en) * 1998-11-23 2000-11-28 Qualcomm Incorporated Fast slewing pseudorandom noise sequence generator
US6240432B1 (en) * 1998-12-28 2001-05-29 Vanguard International Semiconductor Corporation Enhanced random number generator
US6327687B1 (en) 1999-11-23 2001-12-04 Janusz Rajski Test pattern compression for an integrated circuit test environment
US6874109B1 (en) 1999-11-23 2005-03-29 Janusz Rajski Phase shifter with reduced linear dependency
EP1242885B1 (de) 1999-11-23 2009-10-07 Mentor Graphics Corporation Ständige anwendung und dekompression von prüfmustern zu einer zu testenden integrierten schaltung
US7493540B1 (en) 1999-11-23 2009-02-17 Jansuz Rajski Continuous application and decompression of test patterns to a circuit-under-test
US8533547B2 (en) 1999-11-23 2013-09-10 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US6557129B1 (en) 1999-11-23 2003-04-29 Janusz Rajski Method and apparatus for selectively compacting test responses
US9664739B2 (en) 1999-11-23 2017-05-30 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US6684358B1 (en) * 1999-11-23 2004-01-27 Janusz Rajski Decompressor/PRPG for applying pseudo-random and deterministic test patterns
US9134370B2 (en) 1999-11-23 2015-09-15 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US6353842B1 (en) * 1999-11-23 2002-03-05 Janusz Rajski Method for synthesizing linear finite state machines
JP2003122560A (ja) * 2001-10-17 2003-04-25 Oki Electric Ind Co Ltd 乱数発生システム及び乱数発生方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL302458A (de) * 1963-01-30
US3515805A (en) * 1967-02-06 1970-06-02 Bell Telephone Labor Inc Data scrambler
US3700806A (en) * 1967-09-18 1972-10-24 Csf Key generators for cryptographic devices
US3681708A (en) * 1969-04-29 1972-08-01 Bendix Corp Pseudo-random frequency generator
US3609327A (en) * 1969-10-22 1971-09-28 Nasa Feedback shift register with states decomposed into cycles of equal length
GB1322362A (en) * 1970-06-16 1973-07-04 Maritsas D Generating pseudo-random sequences
US3920894A (en) * 1974-03-11 1975-11-18 Bell Telephone Labor Inc Pseudo-random parallel word generator
US3946215A (en) * 1974-09-30 1976-03-23 The Boeing Company Pseudo-random code generator
DE2457027B2 (de) * 1974-12-03 1977-02-03 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum programmieren von anordnungen zum erzeugen zufallsaehnlicher binaerzeichenfolgen
US4291386A (en) * 1978-11-30 1981-09-22 Sperry Corporation Pseudorandom number generator
US4355366A (en) * 1980-11-28 1982-10-19 Ncr Corporation Circuitry for minimizing auto-correlation and bias in a random number generator
US4375620A (en) * 1980-12-15 1983-03-01 The United States Of America As Represented By The Secretary Of The Navy Pseudo-atmospheric noise generator with control of temporal characteristics
JPS57194621A (en) * 1981-05-26 1982-11-30 Nec Corp Random number generator
US4511988A (en) * 1981-07-17 1985-04-16 Urien Michel Electronic event or bit generator having a predetermined occurrence rate with a predetermined event or bit distribution
US4611183A (en) * 1984-04-30 1986-09-09 Motorola, Inc. Digital decorrelating random data generator

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Publication number Publication date
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