JP2003122560A - 乱数発生システム及び乱数発生方法 - Google Patents
乱数発生システム及び乱数発生方法Info
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Abstract
(57)【要約】
【目的】 消費電流の増大及びチップサイズの拡大を招
くことなく、不規則性の高い乱数を発生する乱数発生シ
ステムおよび乱数発生方法を提供する。 【構成】 本発明に係る乱数発生システムは、乱数を発
生する乱数発生器202と、乱数発生器202の外部に設けら
れた機能ブロックにデータを送信する信号線201とを有
する。乱数発生器202は、第1のシフトレジスタ203と、
第2のシフトレジスタ204と、第1のシフトレジスタ203の
出力と信号線201により送信されるデータとを論理演算
して、第2のシフトレジスタ204に入力する論理演算回路
205とを有し、乱数発生器202の外部に設けられた機能ブ
ロックに送信されるデータの値を利用して乱数を発生す
る。
くことなく、不規則性の高い乱数を発生する乱数発生シ
ステムおよび乱数発生方法を提供する。 【構成】 本発明に係る乱数発生システムは、乱数を発
生する乱数発生器202と、乱数発生器202の外部に設けら
れた機能ブロックにデータを送信する信号線201とを有
する。乱数発生器202は、第1のシフトレジスタ203と、
第2のシフトレジスタ204と、第1のシフトレジスタ203の
出力と信号線201により送信されるデータとを論理演算
して、第2のシフトレジスタ204に入力する論理演算回路
205とを有し、乱数発生器202の外部に設けられた機能ブ
ロックに送信されるデータの値を利用して乱数を発生す
る。
Description
【０００１】
【発明の属する技術分野】本発明は乱数発生システム及
び乱数発生方法に関するものである。
び乱数発生方法に関するものである。
【０００２】
【従来の技術】図５に従来の乱数発生システムを示す。
従来の乱数発生システムとしては、線形フィードバック
シフトレジスタ（以下、LFSRという。）を用いたものが
知られている。LFSRを用いた従来の乱数発生器は、n段
のシフトレジスタ（Si-1,Si-2,…,Si-n）501と、タップ
列（C1,C2,…,Cn）502と、排他的論理和（XOR）回路群5
03とから構成される。
従来の乱数発生システムとしては、線形フィードバック
シフトレジスタ（以下、LFSRという。）を用いたものが
知られている。LFSRを用いた従来の乱数発生器は、n段
のシフトレジスタ（Si-1,Si-2,…,Si-n）501と、タップ
列（C1,C2,…,Cn）502と、排他的論理和（XOR）回路群5
03とから構成される。
【０００３】シフトレジスタ501は、予め設定されてい
る初期値データをクロック信号CLKに同期して1ビットず
つ左へシフトさせる。タップ列502のC1,C2,…,Cnは、予
め“０”又は“１”に設定される。n段のシフトレジス
タ501のSi-1,Si-2,…,Si-nの値のうち、Ck=1（1<k<n）
に設定されているものの排他的論理和が出力Siとなる。
ここで、出力Siは
る初期値データをクロック信号CLKに同期して1ビットず
つ左へシフトさせる。タップ列502のC1,C2,…,Cnは、予
め“０”又は“１”に設定される。n段のシフトレジス
タ501のSi-1,Si-2,…,Si-nの値のうち、Ck=1（1<k<n）
に設定されているものの排他的論理和が出力Siとなる。
ここで、出力Siは
【外１】
の演算結果である。そして、このSiがシフト動作により
シフトレジスタ701のSi-1にフィードバック入力され
る。
シフトレジスタ701のSi-1にフィードバック入力され
る。
【０００４】この従来の乱数発生器による乱数発生の手
順は以下の通りに行われる。但し、手順（２）及び手順
（３）は同時に行われる。 手順（１）：シフトレジスタ501に初期値を設定する。 手順（２）：各レジスタSi-1乃至Si-nは与えられた値を
左にシフトする。 手順（３）予め“０”又は“１”に設定されたタップ列
502に従って
順は以下の通りに行われる。但し、手順（２）及び手順
（３）は同時に行われる。 手順（１）：シフトレジスタ501に初期値を設定する。 手順（２）：各レジスタSi-1乃至Si-nは与えられた値を
左にシフトする。 手順（３）予め“０”又は“１”に設定されたタップ列
502に従って
【外２】
を計算し、最右端のレジスタSi-1にフィードバック入力
する。ここで、演算子“・”は積を表し、
する。ここで、演算子“・”は積を表し、
【外３】
は排他的論理和（XOR）を表す。
手順（４）：1ビットの乱数が必要な場合はSiを使用
し、複数ビットの乱数が必要な場合はシフトレジスタ50
1の各レジスタから必要なビット分の値を出力して使用
する。
し、複数ビットの乱数が必要な場合はシフトレジスタ50
1の各レジスタから必要なビット分の値を出力して使用
する。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来の乱数発生器は、シフトレジスタ501の段数nと、予め
設定されたタップ列502の値とにより、発生する乱数の
周期が決定する。その結果、従来の乱数発生器では、同
一の初期値が設定された場合、同一のタイミングに同一
の乱数を発生し、このような構成では、不規則な乱数を
得ることが難しかった。
来の乱数発生器は、シフトレジスタ501の段数nと、予め
設定されたタップ列502の値とにより、発生する乱数の
周期が決定する。その結果、従来の乱数発生器では、同
一の初期値が設定された場合、同一のタイミングに同一
の乱数を発生し、このような構成では、不規則な乱数を
得ることが難しかった。
【０００６】
【課題を解決するための手段】この発明に係る乱数発生
システムは、前述の課題を解決するためになされたもの
であり、その代表的なものは、乱数を発生する乱数発生
器を有し、この乱数発生器は、乱数発生器の外部に設け
られた機能ブロックに送信されるデータを利用して乱数
を発生することを特徴とする。
システムは、前述の課題を解決するためになされたもの
であり、その代表的なものは、乱数を発生する乱数発生
器を有し、この乱数発生器は、乱数発生器の外部に設け
られた機能ブロックに送信されるデータを利用して乱数
を発生することを特徴とする。
【０００７】
【発明の実施の形態】以下、本発明に係る乱数発生シス
テムはICカードに塔載されるものとして説明する。
テムはICカードに塔載されるものとして説明する。
【０００８】〔第1の実施の形態〕本発明の第1の実施の
形態に係る乱数発生システム及び乱数発生方法について
説明する。まず、ICカードに搭載される半導体集積回路
について図１を用いて説明する。図１は、ICカードに搭
載される一般的な半導体集積回路を示すブロック図であ
る。ICカードは、ICカードリードライタとデータ等の授
受を行うコンタクト部101と、ICカードに搭載される半
導体集積回路全体を制御する制御部102と、この制御部1
02が実行する制御プログラム等が格納される読み出し専
用メモリ（以下、ROMという。）103と、制御部102が制
御プログラムを実行する際に用いる書き込みと読み出し
が可能なメモリ（以下、RAMという。）104と、取り引き
データ等主に可変するデータが格納される電気的に書き
換え可能なROM（以下、EEPROMという。）105と、乱数を
発生する乱数発生器106と、データバス107とから構成さ
れる。
形態に係る乱数発生システム及び乱数発生方法について
説明する。まず、ICカードに搭載される半導体集積回路
について図１を用いて説明する。図１は、ICカードに搭
載される一般的な半導体集積回路を示すブロック図であ
る。ICカードは、ICカードリードライタとデータ等の授
受を行うコンタクト部101と、ICカードに搭載される半
導体集積回路全体を制御する制御部102と、この制御部1
02が実行する制御プログラム等が格納される読み出し専
用メモリ（以下、ROMという。）103と、制御部102が制
御プログラムを実行する際に用いる書き込みと読み出し
が可能なメモリ（以下、RAMという。）104と、取り引き
データ等主に可変するデータが格納される電気的に書き
換え可能なROM（以下、EEPROMという。）105と、乱数を
発生する乱数発生器106と、データバス107とから構成さ
れる。
【０００９】コンタクト部101は、ICカードリードライ
タの電源回路（図示せず。）から電源電圧及び接地電圧
が供給される電源電圧端子VDD及び接地電圧端子GNDと、
ICカードリードライタのクロック回路（図示せず。）か
らクロック信号が供給されるクロック端子CLKと、ICカ
ードリードライタのリセット回路（図示せず。）からリ
セット信号が供給されるリセット端子RESと、ICカード
リードライタのデータ入出力回路（図示せず。）からの
シリアルデータが入力され、ICカードの制御部102から
のデータをシリアルデータとしてICカードリードライタ
の入出力回路へ出力するデータ入出力端子SIOとから構
成される。
タの電源回路（図示せず。）から電源電圧及び接地電圧
が供給される電源電圧端子VDD及び接地電圧端子GNDと、
ICカードリードライタのクロック回路（図示せず。）か
らクロック信号が供給されるクロック端子CLKと、ICカ
ードリードライタのリセット回路（図示せず。）からリ
セット信号が供給されるリセット端子RESと、ICカード
リードライタのデータ入出力回路（図示せず。）からの
シリアルデータが入力され、ICカードの制御部102から
のデータをシリアルデータとしてICカードリードライタ
の入出力回路へ出力するデータ入出力端子SIOとから構
成される。
【００１０】制御部102は、CPUであり、コンタクト部10
1から電源電圧、接地電圧、クロック信号、リセット信
号、データが入力され、コンタクト部101のデータ入出
力端子SIOへデータを出力する。
1から電源電圧、接地電圧、クロック信号、リセット信
号、データが入力され、コンタクト部101のデータ入出
力端子SIOへデータを出力する。
【００１１】乱数発生器106は、データバス107を介して
制御部102及び記憶装置（ROM103、RAM104、EEPROM105）
と接続される。この乱数発生器106において発生される
乱数は、ICカードとICカードリードライタとの間で行わ
れる暗証解読や、データバス107におけるスクランブル
伝送に用いられる。
制御部102及び記憶装置（ROM103、RAM104、EEPROM105）
と接続される。この乱数発生器106において発生される
乱数は、ICカードとICカードリードライタとの間で行わ
れる暗証解読や、データバス107におけるスクランブル
伝送に用いられる。
【００１２】ICカードとICカードリードライタとの間で
は、ICカードのデータ入出力端子（以下、SIO端子とい
う。）とICカードリードライタのデータ入出力回路とを
介してシリアルデータの授受が行われる。このデータ
は、取り引き情報等であり、乱数発生器の外部、例えば
CPU等に送信され処理されるデータである。ICカードと
外部機器であるICカードリードライタとの間で行われる
データの授受は、調歩同期で行われるため、シリアルデ
ータは、非同期のタイミングで変化する。また、ICカー
ドとリードライタとの間で授受されるデータ内容が異な
ると、当然、このシリアルデータパターンは変化する。
本実施の形態は、このシリアルデータに基づいて、乱数
を発生するものである。
は、ICカードのデータ入出力端子（以下、SIO端子とい
う。）とICカードリードライタのデータ入出力回路とを
介してシリアルデータの授受が行われる。このデータ
は、取り引き情報等であり、乱数発生器の外部、例えば
CPU等に送信され処理されるデータである。ICカードと
外部機器であるICカードリードライタとの間で行われる
データの授受は、調歩同期で行われるため、シリアルデ
ータは、非同期のタイミングで変化する。また、ICカー
ドとリードライタとの間で授受されるデータ内容が異な
ると、当然、このシリアルデータパターンは変化する。
本実施の形態は、このシリアルデータに基づいて、乱数
を発生するものである。
【００１３】図2は、本発明の第1の実施の形態の構成を
示す回路図である。本実施の形態に係る乱数発生システ
ムは、信号線201と、信号線201のデータを利用して乱数
を発生する乱数発生器202とから構成される。
示す回路図である。本実施の形態に係る乱数発生システ
ムは、信号線201と、信号線201のデータを利用して乱数
を発生する乱数発生器202とから構成される。
【００１４】信号線201は、機能ブロックに接続され
る。機能ブロックとは、CPU若しくは記憶装置（ROM、RA
M、EEPROM）等である。これらCPUや記憶装置は、本発明
に係る乱数発生システムのために新たに設けられたもの
ではなく、一般的にICカードに搭載されるものである。
信号線201により送信されるデータは、ICカードとICカ
ードリードライタとの間で送受信されるシリアルデータ
である。
る。機能ブロックとは、CPU若しくは記憶装置（ROM、RA
M、EEPROM）等である。これらCPUや記憶装置は、本発明
に係る乱数発生システムのために新たに設けられたもの
ではなく、一般的にICカードに搭載されるものである。
信号線201により送信されるデータは、ICカードとICカ
ードリードライタとの間で送受信されるシリアルデータ
である。
【００１５】乱数発生器202は、線形フィードバックシ
フトレジスタ（LFSR）を用いたものである。この乱数発
生器202は、クロック信号CLKに同期して予め設定されて
いる初期値データを左に1ビットずつシフトさせる第1の
シフトレジスタ203及び第2のシフトレジスタ204と、信
号線201により送信されるデータ、すなわちICカードのS
IO端子を介してICカードリードライタとの間で送受信さ
れるシリアルデータと、第1のシフトレジスタ203の出力
との論理演算（排他的論理和）を行い、その演算結果を
第2のシフトレジスタ204に入力する論理演算回路（XOR
回路）205と、第1のシフトレジスタ203のレジスタBit2
の出力と第2のシフトレジスタ204の出力との論理演算を
行い、その演算結果Siを第1のシフトレジスタ203にフィ
ードバック入力する論理演算回路（XOR回路）206とから
構成される。
フトレジスタ（LFSR）を用いたものである。この乱数発
生器202は、クロック信号CLKに同期して予め設定されて
いる初期値データを左に1ビットずつシフトさせる第1の
シフトレジスタ203及び第2のシフトレジスタ204と、信
号線201により送信されるデータ、すなわちICカードのS
IO端子を介してICカードリードライタとの間で送受信さ
れるシリアルデータと、第1のシフトレジスタ203の出力
との論理演算（排他的論理和）を行い、その演算結果を
第2のシフトレジスタ204に入力する論理演算回路（XOR
回路）205と、第1のシフトレジスタ203のレジスタBit2
の出力と第2のシフトレジスタ204の出力との論理演算を
行い、その演算結果Siを第1のシフトレジスタ203にフィ
ードバック入力する論理演算回路（XOR回路）206とから
構成される。
【００１６】本実施の形態では、第1のシフトレジスタ2
03を、レジスタBit1乃至レジスタBit3の3ビット構成と
し、第2のシフトレジスタ204を、レジスタBit4乃至レジ
スタBit8の5ビット構成としているがこれに限られるも
のではない。また、本実施の形態では、第1のシフトレ
ジスタ203のレジスタBit2の値と、第2のシフトレジスタ
204のレジスタBit8の値との論理演算（排他的論理和）
結果Siを第1のシフトレジスタ203にフィードバック入力
しているが、これに限られるものではなく、レジスタBi
t1乃至レジスタBit8の任意かつ複数のレジスタからの出
力を論理演算して、その演算結果を第1のシフトレジス
タ203にフィードバック入力させてもよい。
03を、レジスタBit1乃至レジスタBit3の3ビット構成と
し、第2のシフトレジスタ204を、レジスタBit4乃至レジ
スタBit8の5ビット構成としているがこれに限られるも
のではない。また、本実施の形態では、第1のシフトレ
ジスタ203のレジスタBit2の値と、第2のシフトレジスタ
204のレジスタBit8の値との論理演算（排他的論理和）
結果Siを第1のシフトレジスタ203にフィードバック入力
しているが、これに限られるものではなく、レジスタBi
t1乃至レジスタBit8の任意かつ複数のレジスタからの出
力を論理演算して、その演算結果を第1のシフトレジス
タ203にフィードバック入力させてもよい。
【００１７】次に、本実施の形態に係る乱数発生システ
ムにおける乱数発生方法について説明する。この本実施
の形態に係る乱数発生システムにおける乱数発生の手順
は以下の通りに行われる。但し、手順（２）〜手順
（４）は同時に行われる。 手順（１）：第1のシフトレジスタ203及び第2のシフト
レジスタ204に初期値データを設定する。 手順（２）：各レジスタは、与えられた値をクロック信
号CLKに同期して順次左へ1ビットずつシフトさせる。 手順（３）：論理演算回路（XOR回路）205は、第1のシ
フトレジスタ203の出力と、信号線201により送信される
データ（SIO端子を介してICカードリードライタとの間
で送受信されるシリアルデータ）との論理演算（排他的
論理和）を行い、その演算結果を第2のシフトレジスタ2
04に入力する。 手順（４）：論理演算回路（XOR回路）206は、第1のシ
フトレジスタ203のレジスタBit2の出力と、第2のシフト
レジスタ204の出力との論理演算（排他的論理和）を行
い、その演算結果Siを第1のシフトレジスタ203にフィー
ドバック入力する。 手順（５）：1ビットの乱数が必要な場合はSiを使用
し、複数ビットの乱数が必要な場合は第1のシフトレジ
スタ203及び第2のシフトレジスタ204の任意のレジスタ
から必要なビット分の値を出力して使用する。
ムにおける乱数発生方法について説明する。この本実施
の形態に係る乱数発生システムにおける乱数発生の手順
は以下の通りに行われる。但し、手順（２）〜手順
（４）は同時に行われる。 手順（１）：第1のシフトレジスタ203及び第2のシフト
レジスタ204に初期値データを設定する。 手順（２）：各レジスタは、与えられた値をクロック信
号CLKに同期して順次左へ1ビットずつシフトさせる。 手順（３）：論理演算回路（XOR回路）205は、第1のシ
フトレジスタ203の出力と、信号線201により送信される
データ（SIO端子を介してICカードリードライタとの間
で送受信されるシリアルデータ）との論理演算（排他的
論理和）を行い、その演算結果を第2のシフトレジスタ2
04に入力する。 手順（４）：論理演算回路（XOR回路）206は、第1のシ
フトレジスタ203のレジスタBit2の出力と、第2のシフト
レジスタ204の出力との論理演算（排他的論理和）を行
い、その演算結果Siを第1のシフトレジスタ203にフィー
ドバック入力する。 手順（５）：1ビットの乱数が必要な場合はSiを使用
し、複数ビットの乱数が必要な場合は第1のシフトレジ
スタ203及び第2のシフトレジスタ204の任意のレジスタ
から必要なビット分の値を出力して使用する。
【００１８】手順（１）において、第1のシフトレジス
タ203及び第2のシフトレジスタ204に設定される初期値
には、前回ICカードを使用した時に発生し記憶装置に格
納しておいた乱数を用いる。
タ203及び第2のシフトレジスタ204に設定される初期値
には、前回ICカードを使用した時に発生し記憶装置に格
納しておいた乱数を用いる。
【００１９】また、手順（１）において、第1のシフト
レジスタ203及び第2のシフトレジスタ204に初期値を設
定する手段としては、乱数発生器202の周辺に設けられ
た中央演算処理装置のデータ格納部に格納されたデータ
を用いることも可能である。
レジスタ203及び第2のシフトレジスタ204に初期値を設
定する手段としては、乱数発生器202の周辺に設けられ
た中央演算処理装置のデータ格納部に格納されたデータ
を用いることも可能である。
【００２０】以上説明したように、本実施の形態に係る
乱数発生システムは、乱数発生器の外部に設けられた機
能ブロック（中央演算処理装置若しくは記憶装置）に送
信され使用されるデータ、例えば、ICカードとICカード
リードライタとの間で送受信されるシリアルデータと、
第1のシフトレジスタ203の出力との論理演算を行い、そ
の演算結果を第2のシフトレジスタ204に入力することに
より、不規則性の高い乱数を発生することができ、か
つ、乱数発生器202の外部に新たな回路を設けないた
め、消費電流の増大及びチップサイズの拡大を回避する
ことができる。
乱数発生システムは、乱数発生器の外部に設けられた機
能ブロック（中央演算処理装置若しくは記憶装置）に送
信され使用されるデータ、例えば、ICカードとICカード
リードライタとの間で送受信されるシリアルデータと、
第1のシフトレジスタ203の出力との論理演算を行い、そ
の演算結果を第2のシフトレジスタ204に入力することに
より、不規則性の高い乱数を発生することができ、か
つ、乱数発生器202の外部に新たな回路を設けないた
め、消費電流の増大及びチップサイズの拡大を回避する
ことができる。
【００２１】〔第2の実施の形態〕次に、本発明の第2の
実施の形態係る乱数発生システムについて図3を参照し
て説明する。図3は、本発明の第2の実施の形態に係る乱
数発生システムの構成を示す回路図である。本実施の形
態に係る乱数発生システムにおいて、図２に示す第1の
実施の形態に係る乱数発生システムと異なる点は、図２
における信号線201が信号線（データバス）301に変更さ
れている点である。その他の回路構成は、図3に示す第1
の実施の形態に係る乱数発生システムと同一であるため
同一の符号を付して説明する。
実施の形態係る乱数発生システムについて図3を参照し
て説明する。図3は、本発明の第2の実施の形態に係る乱
数発生システムの構成を示す回路図である。本実施の形
態に係る乱数発生システムにおいて、図２に示す第1の
実施の形態に係る乱数発生システムと異なる点は、図２
における信号線201が信号線（データバス）301に変更さ
れている点である。その他の回路構成は、図3に示す第1
の実施の形態に係る乱数発生システムと同一であるため
同一の符号を付して説明する。
【００２２】データバス301は、本発明により新たに設
けられたものではなく、従来からICカードに搭載される
機能ブロック間に設けられているデータバスである。こ
こで、機能ブロックとは、CPUや記憶装置であるROM、RA
M、EEPROM等である。
けられたものではなく、従来からICカードに搭載される
機能ブロック間に設けられているデータバスである。こ
こで、機能ブロックとは、CPUや記憶装置であるROM、RA
M、EEPROM等である。
【００２３】これら機能ブロック間を接続するデータバ
ス301により送信されるデータは、CPUがROM、RAM、EEPR
OMにアクセスする度に変化するものである。また、デー
タバスにより送信されるデータは、クロック信号に同期
して送信されるものであるが、各記憶装置（ROM、RAM、
EEPROM等）のアクセスタイムがそれぞれ異なることによ
り、データバス上のデータパターンは不規則に変化す
る。その結果、データバス301から論理演算回路（XOR回
路）205に入力されるデータの不規則性が高まり、論理
演算回路（XOR回路）205から第2のシフトレジスタ204に
入力されるデータの不規則性が高まることとなる。
ス301により送信されるデータは、CPUがROM、RAM、EEPR
OMにアクセスする度に変化するものである。また、デー
タバスにより送信されるデータは、クロック信号に同期
して送信されるものであるが、各記憶装置（ROM、RAM、
EEPROM等）のアクセスタイムがそれぞれ異なることによ
り、データバス上のデータパターンは不規則に変化す
る。その結果、データバス301から論理演算回路（XOR回
路）205に入力されるデータの不規則性が高まり、論理
演算回路（XOR回路）205から第2のシフトレジスタ204に
入力されるデータの不規則性が高まることとなる。
【００２４】ICカードに搭載される乱数発生システムに
おける記憶装置（ROM、RAM、EEPROM等）に書き込まれる
データ、又は、これら記憶装置から読み出されるデータ
は、各ICカードごとに異なり、さらには、ICカードが使
用される度に変化するものである。その結果、データバ
ス301から論理演算回路205に入力されるデータの不規則
性が高まり、論理演算回路205から第2のシフトレジスタ
204に入力されるデータ値の不規則性が高まることとな
る。
おける記憶装置（ROM、RAM、EEPROM等）に書き込まれる
データ、又は、これら記憶装置から読み出されるデータ
は、各ICカードごとに異なり、さらには、ICカードが使
用される度に変化するものである。その結果、データバ
ス301から論理演算回路205に入力されるデータの不規則
性が高まり、論理演算回路205から第2のシフトレジスタ
204に入力されるデータ値の不規則性が高まることとな
る。
【００２５】次に、本実施の形態に係る乱数発生システ
ムにおける乱数発生方法について説明する。本実施の形
態に係る乱数発生システムにおける乱数発生方法におい
て、第1の実施の形態に係る乱数発生システムにおける
乱数発生方法と異なる点は、手順（３）であるため、手
順（３）についてのみ説明する。 手順（３）：論理演算回路（XOR回路）205は、第1のシ
フトレジスタ203の出力と、信号線（データバス）301に
より送信されるデータの値との論理演算（排他的論理
和）を行い、その演算結果を第2のシフトレジスタ204に
入力する。
ムにおける乱数発生方法について説明する。本実施の形
態に係る乱数発生システムにおける乱数発生方法におい
て、第1の実施の形態に係る乱数発生システムにおける
乱数発生方法と異なる点は、手順（３）であるため、手
順（３）についてのみ説明する。 手順（３）：論理演算回路（XOR回路）205は、第1のシ
フトレジスタ203の出力と、信号線（データバス）301に
より送信されるデータの値との論理演算（排他的論理
和）を行い、その演算結果を第2のシフトレジスタ204に
入力する。
【００２６】以上説明したように、本実施の形態に係る
乱数発生システムは、複数の機能ブロック（CPUや記憶
装置等）間を接続するデータバスにより送信されるデー
タの値と、第1のシフトレジスタ203の出力との論理演算
を行い、その演算結果を第2のシフトレジスタ204に入力
することにより、不規則性の高い乱数を発生することが
でき、かつ、乱数発生器202の外部に新たな回路を設け
ないことにより、消費電流の増大及びチップサイズの拡
大を回避することができる。
乱数発生システムは、複数の機能ブロック（CPUや記憶
装置等）間を接続するデータバスにより送信されるデー
タの値と、第1のシフトレジスタ203の出力との論理演算
を行い、その演算結果を第2のシフトレジスタ204に入力
することにより、不規則性の高い乱数を発生することが
でき、かつ、乱数発生器202の外部に新たな回路を設け
ないことにより、消費電流の増大及びチップサイズの拡
大を回避することができる。
【００２７】〔第3の実施の形態〕次に、本発明の第3の
実施の形態に係る乱数発生システムについて図4を参照
して説明する。図4は、本発明の第3の実施の形態の係る
乱数発生システムの構成を示す回路図である。本実施の
形態に係る乱数発生システムにおいて、図２に示した第
1の実施の形態に係る乱数発生システムと異なる点は、
図２における信号線201から論理演算回路（XOR回路）20
5に入力されるデータが、CPU401のデータ格納部402に格
納されたデータに変更されている点である。ここで、CP
U401は、本発明において新たに設けられたものではなく
一般的にICカードに搭載されるものである。その他の回
路構成は、図2に示す第1の実施の形態に係る乱数発生シ
ステムと同様であるため同一の符号を付して説明する。
実施の形態に係る乱数発生システムについて図4を参照
して説明する。図4は、本発明の第3の実施の形態の係る
乱数発生システムの構成を示す回路図である。本実施の
形態に係る乱数発生システムにおいて、図２に示した第
1の実施の形態に係る乱数発生システムと異なる点は、
図２における信号線201から論理演算回路（XOR回路）20
5に入力されるデータが、CPU401のデータ格納部402に格
納されたデータに変更されている点である。ここで、CP
U401は、本発明において新たに設けられたものではなく
一般的にICカードに搭載されるものである。その他の回
路構成は、図2に示す第1の実施の形態に係る乱数発生シ
ステムと同様であるため同一の符号を付して説明する。
【００２８】データ格納部402は、CPU401におけるアキ
ュムレータ、若しくは、アキュムレータを有しないCPU
であれば高い頻度で演算に使用される汎用レジスタであ
る。このアキュムレータ若しくは汎用レジスタは、本発
明により新たに設けられたものではなく、従来からCPU
に設けられているものである。
ュムレータ、若しくは、アキュムレータを有しないCPU
であれば高い頻度で演算に使用される汎用レジスタであ
る。このアキュムレータ若しくは汎用レジスタは、本発
明により新たに設けられたものではなく、従来からCPU
に設けられているものである。
【００２９】アキュムレータ（若しくは汎用レジスタ）
402から論理演算回路（XOR回路）205に入力されるデー
タは、CPU401においてプログラムが処理される度に変化
するデータである。また、このデータは、プログラム処
理の流れが異なる場合や、CPUが演算を行う際に用いら
れるデータ、すなわち、外部機器から入力されるデータ
や記憶装置から読み出されるデータが異なることにより
変化するものである。
402から論理演算回路（XOR回路）205に入力されるデー
タは、CPU401においてプログラムが処理される度に変化
するデータである。また、このデータは、プログラム処
理の流れが異なる場合や、CPUが演算を行う際に用いら
れるデータ、すなわち、外部機器から入力されるデータ
や記憶装置から読み出されるデータが異なることにより
変化するものである。
【００３０】ICカードに搭載される乱数発生システムに
おいて、CPUを構成するアキュムレータ（若しくは汎用
レジスタ）402に格納されるデータは、外部機器であるI
Cカードリードライタから供給されるデータ、又は、IC
カードに搭載された記憶装置から読み出されるデータに
より変化するものである。その結果、アキュムレータ
（若しくは汎用レジスタ）402から論理演算回路205に入
力されるデータ値の不規則性が高まり、論理演算回路20
5から第2のシフトレジスタ204に入力されるデータ値の
不規則性が高まることとなる。
おいて、CPUを構成するアキュムレータ（若しくは汎用
レジスタ）402に格納されるデータは、外部機器であるI
Cカードリードライタから供給されるデータ、又は、IC
カードに搭載された記憶装置から読み出されるデータに
より変化するものである。その結果、アキュムレータ
（若しくは汎用レジスタ）402から論理演算回路205に入
力されるデータ値の不規則性が高まり、論理演算回路20
5から第2のシフトレジスタ204に入力されるデータ値の
不規則性が高まることとなる。
【００３１】次に、本実施の形態に係る乱数発生システ
ムにおける乱数発生方法について説明する。本実施の形
態に係る乱数発生システムにおける乱数発生方法におい
て、第1の実施の形態に係る乱数発生システムにおける
乱数発生方法と異なる点は、手順（３）であるため、手
順（３）についてのみ説明する。 手順（３）：論理演算回路205は、第1のシフトレジスタ
203の出力と、CPU401のアキュムレータ（若しくは汎用
レジスタ）402に格納されたデータとの論理演算（排他
的論理和）を行い、その演算結果を第2のシフトレジス
タ204に入力する。
ムにおける乱数発生方法について説明する。本実施の形
態に係る乱数発生システムにおける乱数発生方法におい
て、第1の実施の形態に係る乱数発生システムにおける
乱数発生方法と異なる点は、手順（３）であるため、手
順（３）についてのみ説明する。 手順（３）：論理演算回路205は、第1のシフトレジスタ
203の出力と、CPU401のアキュムレータ（若しくは汎用
レジスタ）402に格納されたデータとの論理演算（排他
的論理和）を行い、その演算結果を第2のシフトレジス
タ204に入力する。
【００３２】以上説明したように、本実施の形態に係る
乱数発生システムは、CPU401を構成するデータ格納部
（アキュムレータ若しくは汎用レジスタ）402に格納さ
れたデータと、第1のシフトレジスタ203の出力との論理
演算を行い、その演算結果を第2のシフトレジスタ204に
入力することにより、不規則性の高い乱数を発生するこ
とができ、かつ、乱数発生器202の外部に新たな回路を
設けないことにより、消費電流の増大及びチップサイズ
の拡大を回避することができる。
乱数発生システムは、CPU401を構成するデータ格納部
（アキュムレータ若しくは汎用レジスタ）402に格納さ
れたデータと、第1のシフトレジスタ203の出力との論理
演算を行い、その演算結果を第2のシフトレジスタ204に
入力することにより、不規則性の高い乱数を発生するこ
とができ、かつ、乱数発生器202の外部に新たな回路を
設けないことにより、消費電流の増大及びチップサイズ
の拡大を回避することができる。
【００３３】〔第4の実施の形態〕次に、本発明の第4の
実施の形態に係る乱数発生システム及び乱数発生方法に
ついて説明する。
実施の形態に係る乱数発生システム及び乱数発生方法に
ついて説明する。
【００３４】本実施の形態に係る乱数発生システムにお
いて、第3の実施の形態に係る乱数発生システムと異な
る点は、第3の実施の形態におけるアキュムレータ（若
しくは汎用レジスタ）401が、PSW（プログラムステータ
スワード）に変更されている点である。このPSWは、本
発明により新たに設けられたものではなく、従来からCP
Uに設けられているものである。その他の回路構成は、
図４に示した第3の実施の形態に係る乱数発生システム
と同様である。従って、本実施の形態は、図４を参照し
て説明する。
いて、第3の実施の形態に係る乱数発生システムと異な
る点は、第3の実施の形態におけるアキュムレータ（若
しくは汎用レジスタ）401が、PSW（プログラムステータ
スワード）に変更されている点である。このPSWは、本
発明により新たに設けられたものではなく、従来からCP
Uに設けられているものである。その他の回路構成は、
図４に示した第3の実施の形態に係る乱数発生システム
と同様である。従って、本実施の形態は、図４を参照し
て説明する。
【００３５】PSW402は、CPUにおける制御回路内に設け
られている。この制御回路は、PSW402及びCPU内に設け
られた命令デコードユニット（図示せず。）のデコード
結果に従って、CPU内に設けられたメモリユニット（図
示せず。）及び演算ユニット（図示せず。）を制御す
る。PSW402に格納されるデータは、例えば、演算キャリ
ーや0（ゼロ）フラグ等の制御フラグである。この制御
フラグは、CPU401においてプログラムが処理され、演算
処理が行われることにより、複雑かつ不規則に変化する
ものである。
られている。この制御回路は、PSW402及びCPU内に設け
られた命令デコードユニット（図示せず。）のデコード
結果に従って、CPU内に設けられたメモリユニット（図
示せず。）及び演算ユニット（図示せず。）を制御す
る。PSW402に格納されるデータは、例えば、演算キャリ
ーや0（ゼロ）フラグ等の制御フラグである。この制御
フラグは、CPU401においてプログラムが処理され、演算
処理が行われることにより、複雑かつ不規則に変化する
ものである。
【００３６】本実施の形態では、このPSW402に割り付け
られてた制御フラグ、例えば、演算キャリーや0（ゼ
ロ）フラグ等、若しくはこれら複数の値の論理演算結果
を論理演算回路205に入力して使用する。論理演算回路2
05は、このPSW402に格納されているデータと第1のシフ
トレジスタ203の出力との論理演算（排他的論理和）を
行い、その演算結果を第2のシフトレジスタ204に入力す
る。このPSWに格納されるデータは、プログラム処理の
流れが異なる場合や、CPUが演算処理に用いるデータ、
すなわち、外部機器から入力されるデータや記憶装置か
ら読み出されるデータが異なることにより変化するもの
である。
られてた制御フラグ、例えば、演算キャリーや0（ゼ
ロ）フラグ等、若しくはこれら複数の値の論理演算結果
を論理演算回路205に入力して使用する。論理演算回路2
05は、このPSW402に格納されているデータと第1のシフ
トレジスタ203の出力との論理演算（排他的論理和）を
行い、その演算結果を第2のシフトレジスタ204に入力す
る。このPSWに格納されるデータは、プログラム処理の
流れが異なる場合や、CPUが演算処理に用いるデータ、
すなわち、外部機器から入力されるデータや記憶装置か
ら読み出されるデータが異なることにより変化するもの
である。
【００３７】ICカードに搭載される乱数発生システムに
おけるCPUに設けられたPSW402に格納されるデータは、
外部機器であるICカードリードライタから供給されるデ
ータ、又は、ICカードに搭載された記憶装置から読み出
されるデータにより変化するものである。その結果、PS
W402から論理演算回路（XOR回路）205に入力されるデー
タ値の不規則性が高まり、論理演算回路205から第2のシ
フトレジスタ204に入力されるデータ値の不規則性が高
まることとなる。
おけるCPUに設けられたPSW402に格納されるデータは、
外部機器であるICカードリードライタから供給されるデ
ータ、又は、ICカードに搭載された記憶装置から読み出
されるデータにより変化するものである。その結果、PS
W402から論理演算回路（XOR回路）205に入力されるデー
タ値の不規則性が高まり、論理演算回路205から第2のシ
フトレジスタ204に入力されるデータ値の不規則性が高
まることとなる。
【００３８】次に、本実施の形態に係る乱数発生システ
ムにおける乱数発生方法について説明する。本実施の形
態に係る乱数発生システムにおける乱数発生方法におい
て、第3の実施の形態に係る乱数発生システムにおける
乱数発生方法と異なる点は、手順（３）であり、その他
は第3の実施の形態と同様であるため、手順（３）につ
いてのみ説明する。 手順（３）：論理演算回路205は、第1のシフトレジスタ
203の出力と、CPU内に設けられたPSW（プログラムステ
ータスワード）402に格納されたデータの値との論理演
算（排他的論理和）を行い、その演算結果を第2のシフ
トレジスタ204に入力する。
ムにおける乱数発生方法について説明する。本実施の形
態に係る乱数発生システムにおける乱数発生方法におい
て、第3の実施の形態に係る乱数発生システムにおける
乱数発生方法と異なる点は、手順（３）であり、その他
は第3の実施の形態と同様であるため、手順（３）につ
いてのみ説明する。 手順（３）：論理演算回路205は、第1のシフトレジスタ
203の出力と、CPU内に設けられたPSW（プログラムステ
ータスワード）402に格納されたデータの値との論理演
算（排他的論理和）を行い、その演算結果を第2のシフ
トレジスタ204に入力する。
【００３９】以上説明したように、本実施の形態に係る
乱数発生システムは、CPUに設けられたデータ格納部（P
SW；プログラムステータスワード）402に格納されたデ
ータと、第1のシフトレジスタ203の出力との論理演算を
行い、その演算結果を第2のシフトレジスタ204に入力す
ることにより、不規則性の高い乱数を発生することがで
き、かつ、乱数発生器202の外部に新たな回路を設けな
いことにより、消費電流の増大及びチップサイズの拡大
を回避することができる。
乱数発生システムは、CPUに設けられたデータ格納部（P
SW；プログラムステータスワード）402に格納されたデ
ータと、第1のシフトレジスタ203の出力との論理演算を
行い、その演算結果を第2のシフトレジスタ204に入力す
ることにより、不規則性の高い乱数を発生することがで
き、かつ、乱数発生器202の外部に新たな回路を設けな
いことにより、消費電流の増大及びチップサイズの拡大
を回避することができる。
【００４０】
【発明の効果】以上詳細に説明したように、この発明の
代表的なものによれば、乱数を発生する乱数発生器を有
し、この乱数発生器は、乱数発生器の外部に設けられた
機能ブロックに送信されるデータを利用して乱数を発生
することにより、消費電流の増大及びチップサイズの拡
大を招くことなく、不規則性の高い乱数を発生すること
ができる。
代表的なものによれば、乱数を発生する乱数発生器を有
し、この乱数発生器は、乱数発生器の外部に設けられた
機能ブロックに送信されるデータを利用して乱数を発生
することにより、消費電流の増大及びチップサイズの拡
大を招くことなく、不規則性の高い乱数を発生すること
ができる。
【図１】ICカードに搭載される一般的な半導体集積回路
を示すブロック図
を示すブロック図
【図２】本発明の第１の実施の形態に係る乱数発生シス
テムの構成を示す回路図
テムの構成を示す回路図
【図３】本発明の第２の実施の形態に係る乱数発生シス
テムの構成を示す回路図
テムの構成を示す回路図
【図４】本発明の第３の実施の形態に係る乱数発生シス
テムの構成を示す回路図
テムの構成を示す回路図
【図５】従来の乱数発生器を示す回路
201 信号線
202 乱数発生器
203 第1のシフトレジスタ
204 第2のシフトレジスタ
205 206 論理演算回路
Claims (22)
- 【請求項１】 乱数を発生する乱数発生器を有し、 前記乱数発生器は、前記乱数発生器の外部に設けられた
機能ブロックに送信されるデータを利用して乱数を発生
することを特徴とする乱数発生システム。 - 【請求項２】 前記乱数発生器は、第1のシフトレジス
タと、 第2のシフトレジスタと、 前記第1のシフトレジスタから出力されたデータと、前
記乱数発生器の外部に設けられた機能ブロックに送信さ
れるデータとの論理演算を行い、演算結果を前記第2の
シフトレジスタに出力する論理演算回路とを有すること
を特徴とする請求項1記載の乱数発生システム。 - 【請求項３】 ICカードに搭載されることを特徴とする
請求項1若しくは2記載の乱数発生システム。 - 【請求項４】 前記乱数発生器の外部に設けられた機能
ブロックに送信されるデータは、ICカードとICカードリ
ードライタとの間で送受信されるデータであることを特
徴とする請求項3に記載の乱数発生システム。 - 【請求項５】 前記乱数発生器の外部に設けられた機能
ブロックに送信されるデータは、記憶装置に接続された
データバスにより送信されるデータであることを特徴と
する請求項1から3のいずれか一つに記載された乱数発生
システム。 - 【請求項６】 前記機能ブロックは、中央演算処理装置
であることを特徴とする請求項1から5のいずれか一つに
記載された乱数発生システム。 - 【請求項７】 データ格納部を有する中央演算処理装置
と、 前記データ格納部に格納されたデータに基づいて乱数を
発生する乱数発生器とを有することを特徴とする乱数発
生システム。 - 【請求項８】 前記乱数発生器は、第1のシフトレジス
タと、 第2のシフトレジスタと、 前記第1のシフトレジスタから出力されたデータと、前
記データ格納部に格納されたデータとの論理演算を行
い、演算結果を前記第2のシフトレジスタに出力する論
理演算回路とを有することを特徴とする請求項7記載の
乱数発生システム。 - 【請求項９】 前記データ格納部は、アキュムレータで
あることを特徴とする請求項7若しくは8記載の乱数発生
システム。 - 【請求項１０】 前記データ格納部は、汎用レジスタで
あることを特徴とする請求項7若しくは8記載の乱数発生
システム。 - 【請求項１１】 前記データ格納部は、プログラムステ
ータスワードであることを特徴とする請求項7若しくは8
記載の乱数発生システム。 - 【請求項１２】 ICカードに搭載されることを特徴とす
る請求項7から11のいずれか一つに記載された乱数発生
システム。 - 【請求項１３】 乱数発生器に初期値を設定するステッ
プと、 前記乱数発生器の外部において使用されるデータに基づ
いて、前記乱数発生器において乱数を発生するステップ
とを有することを特徴とする乱数発生方法。 - 【請求項１４】 ICカードに搭載される乱数発生システ
ムにおいて行われることを特徴とする請求項13記載の乱
数発生方法。 - 【請求項１５】 前記データは、ICカードとICカードリ
ードライターとの間で送受信されるデータであることを
特徴とする請求項14記載の乱数発生方法。 - 【請求項１６】 前記データは、記憶装置に接続された
データバスにより送信されるデータであることを特徴と
する請求項13若しくは14記載の乱数発生方法。 - 【請求項１７】 前記データは、中央演算処理装置のデ
ータ格納部に格納されたデータであることを特徴とする
請求項13若しくは14記載の乱数発生方法。 - 【請求項１８】 前記データ格納部は、アキュムレータ
であることを特徴とする請求項17記載の乱数発生方法。 - 【請求項１９】 前記データ格納部は、汎用レジスタで
あることを特徴とする請求項17記載の乱数発生方法。 - 【請求項２０】 前記データは、プログラムステータス
ワードであることを特徴とする請求項17記載の乱数発生
方法。 - 【請求項２１】 前記初期値は、予め発生しておいた乱
数であることを特徴とする請求項13から20のいずれか一
つに記載された乱数発生方法。 - 【請求項２２】 前記初期値は、中央演算処理装置のデ
ータ格納部に格納されたデータであることを特徴とする
請求項13から20のいずれか一つに記載された乱数発生方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001319460A JP2003122560A (ja) | 2001-10-17 | 2001-10-17 | 乱数発生システム及び乱数発生方法 |
| EP02023010A EP1304613A3 (en) | 2001-10-17 | 2002-10-15 | Random number generating system and its method |
| US10/271,562 US20030074380A1 (en) | 2001-10-17 | 2002-10-17 | Random number generating system and its method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001319460A JP2003122560A (ja) | 2001-10-17 | 2001-10-17 | 乱数発生システム及び乱数発生方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003122560A true JP2003122560A (ja) | 2003-04-25 |
Family
ID=19137010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001319460A Pending JP2003122560A (ja) | 2001-10-17 | 2001-10-17 | 乱数発生システム及び乱数発生方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20030074380A1 (ja) |
| EP (1) | EP1304613A3 (ja) |
| JP (1) | JP2003122560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8595275B2 (en) | 2008-04-25 | 2013-11-26 | Renesas Electronics Corporation | Pseudorandom number generator and data communication apparatus |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2896057A1 (fr) * | 2006-01-12 | 2007-07-13 | St Microelectronics Sa | Procede et dispositif de generation d'un nombre aleatoire dans un peripherique usb |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4785410A (en) * | 1985-06-05 | 1988-11-15 | Clarion Co., Ltd. | Maximum length shift register sequences generator |
| EP0582083A1 (en) * | 1992-08-05 | 1994-02-09 | Motorola, Inc. | A method and apparatus for generating pseudo-random numbers |
| US5867409A (en) * | 1995-03-09 | 1999-02-02 | Kabushiki Kaisha Toshiba | Linear feedback shift register |
| JP2000222176A (ja) * | 1999-02-03 | 2000-08-11 | Mitsubishi Electric Corp | 乱数生成回路、当該乱数生成回路を内蔵する非接触ｉｃカード及びリーダ／ライタ、並びに、当該乱数生成回路を内蔵する装置のテスト方法 |
| US6678707B1 (en) * | 2000-10-30 | 2004-01-13 | Hewlett-Packard Development Company, L.P. | Generation of cryptographically strong random numbers using MISRs |
| US6807553B2 (en) * | 2001-04-23 | 2004-10-19 | Safenet B.V. | Digital true random number generator circuit |
| US20020186086A1 (en) * | 2001-06-12 | 2002-12-12 | Dallas Semiconductor Corporation | Random number generator |
-
2001
- 2001-10-17 JP JP2001319460A patent/JP2003122560A/ja active Pending
-
2002
- 2002-10-15 EP EP02023010A patent/EP1304613A3/en not_active Withdrawn
- 2002-10-17 US US10/271,562 patent/US20030074380A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8595275B2 (en) | 2008-04-25 | 2013-11-26 | Renesas Electronics Corporation | Pseudorandom number generator and data communication apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030074380A1 (en) | 2003-04-17 |
| EP1304613A3 (en) | 2005-06-08 |
| EP1304613A2 (en) | 2003-04-23 |
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