DE3613372A1 - Verfahren zur einstellung des schichtwiderstandes von duennen polykristallinen siliziumschichten in integrierten halbleiterschaltungen - Google Patents
Verfahren zur einstellung des schichtwiderstandes von duennen polykristallinen siliziumschichten in integrierten halbleiterschaltungenInfo
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Description
Die Erfindung betrifft ein Verfahren zur Einstellung des
Schichtwiderstandes von dünnen polykristallinen Silizium
schichten, wie sie insbesondere bei integrierten Halblei
terschaltungen für Gate-, Widerstands- und Anschlußma
terialien verwendet werden, bei dem das polykristalline
Silizium aus der Gasphase abgeschieden und durch Ionen-
Implantation mit dem Dotierstoff versehen wird und bei
dem der Widerstand durch Temperung der abgeschiedenen
und dotierten Schichten eingestellt wird.
Moderne Verfahren zur Herstellung von Bipolartransisto
ren und MOS-Transistoren hoher Schaltgeschwindigkeit
verwenden polykristalline Siliziumschichten als Diffu
sionsquellen, Anschluß- und Gatematerialien. Als großer
weiterer Vorteil können in den Schaltungen benötigte Wi
derstände äußerst platzsparend und kapazitätsarm als
Dünnschicht-Stege auf den die aktiven Transistorbereiche
der Schaltung trennenden Dickoxidbereichen ausgeführt
werden.
Während der genaue Wert des Schichtwiderstandes der poly
kristallinen Siliziumschichten für die Kenndaten des Bau
elements unwesentlich ist, muß für die in den Schaltun
gen verwendeten Widerstände ein ziemlich enger Bereich
des Schichtwiderstandes gewährleistet sein, da sonst die
Ströme und Spannungspegel außerhalb der bei dem Schal
tungsentwurf und der Optimierung festgelegten Wertinter
valle liegen.
Der Wert des Schichtwiderstandes einer polykristallinen
Siliziumschicht wird durch drei Herstellungsschritte
festgelegt:
- 1) die Abscheidung,
- 2) die Implantation zur Einbringung des Dotierstoffes und
- 3) der Hochtemperaturschritt zur Kristallisation und Aktivierung.
Je nach der Temperatur der Substrate entstehen bei der
üblichen CVD-Abscheidung (Abscheidung aus der Gasphase)
entweder amorphe oder polykristalline Siliziumschichten,
die je nach Dotierungsstoff nach einer Temperung unter
schiedlich große Kristallite ergeben und damit auch
deutlich unterschiedliche Schichtwiderstände. Solche Ver
fahren sind aus der DE-OS 34 02 188 A1 oder dem Aufsatz
von T. I. Kammins aus dem Journal of Electrochemical
Society: Solid-State Science and Technology, März 1980,
auf den Seiten 686 bis 690, zu entnehmen.
Die Schichten werden nach der Abscheidung durch Implan
tation dotiert; für niederohmige Schichten, wie sie zum
Beispiel für die lokale Verdrahtung als Emitter-Anschluß
oder Basis-Anschluß verwendet werden, wird eine Implan
tationsdosis von Bor oder Arsen gewählt, die über der
Sättigungskonzentration für das vorhandene Halbleiter
volumen liegt.
Zur Kristallisierung der Schichten und elektrischen Ak
tivierung des implantierten Dotierstoffes werden die
Schichten getempert. Nach der Temperbehandlung wird nur
ein Teil der durch Implantation eingebrachten Dotier
stoffatome elektrisch als Donator- oder Akzeptor aktiv
sein, der Rest bleibt inaktiv in den Korngrenzen.
Bei gegebenen, gemäß vorher empirisch bestimmten Werten,
die eine reproduzierbare Fertigung zulassen, das sind
die Abscheidebedingungen und Implantationsdosis, wird
bei allen bekannten Verfahren durch einen einzigen Hoch
temperaturschritt der zum Beispiel bei der Herstellung
der selbstjustierten Bipolartransistoren der Schritt für
die Diffusion von Emitter- und Basisanschluß ist, der
Schichtwiderstand eingestellt.
Niedrige Schichtwiderstände (ca. 50 Ohm) können mit
diesen Verfahren gut bis sehr gut eingestellt werden,
bei höheren Schichtwiderständen, wie sie zum Beispiel
für Speicherzellen benötigt werden, ist die Zielgenauig
keit und Reproduzierbarkeit nicht zufriedenstellend.
Aufgabe der Erfindung ist es, ein Verfahren anzugeben,
mit dem auch hochohmige Widerstände präzise eingestellt
werden können. Dabei soll das Verfahren in die Prozeß
schritte der modernen VLSI-Technik leicht integrierbar
sein.
Diese Aufgabe wird durch ein Verfahren der eingangs ge
nannten Art erfindungsgemäß dadurch gelöst, daß im An
schluß an die Temperung eine Nachtemperung bei niedri
geren Temperaturen durchgeführt wird, wobei die tiefere
Temperatur in dem Bereich liegt, in welchem das bei der
höheren Temperatur hergestellte Siliziumkristall-Gefüge
nicht merklich verändert wird, aber eine Neuverteilung
der Dotierstoff-Ionen zwischen Korn und Korngrenze er
folgt. Die tiefere Temperatur muß so tief sein, daß die
Prozeßzeiten gut kontrollierbar sind.
Es liegt im Rahmen der Erfindung, daß der erste Temper
schritt (Hochtemperaturschritt) im Bereich von 800 bis
1100°C durchgeführt wird und der zweite Temperschritt
(Nachtemperung) bei 500 bis 1000°C erfolgt.
In einer Weiterbildung des Erfindungsgedankens ist vor
gesehen, zur genauen Justierung des Schichtwiderstandes
die Temperschritte 1 und 2 beliebig zu wiederholen.
Damit ist eine beliebig einsetzbare Justiermöglichkeit
gegeben: Wird durch den zweiten Temperaturschritt bei
den niedrigen Temperaturen irrtümlich ein zu hoher
Schichtwiderstand eingestellt, so kann dies durch an
schließende Temperschritte mit höherer und wieder tie
ferer Temperatur korrigiert werden, wobei jeweils die
Bedingung, daß durch die Behandlungstemperaturen das
kristalline Gefüge nicht mehr verändert werden darf,
einzuhalten ist.
Das Verfahren nach der Lehre der Erfindung läßt sich
folgendermaßen erklären:
Die Leitfähigkeit einkristalliner Halbleitermaterialien
ist durch die Dotierstoff-Dichte eindeutig gegeben;
damit sind Störstellendichte und Trägerbeweglichkeit
weitgehend bestimmt. In polykristallinen Schichten sind
mit Kristallitgröße und Anordnung (Textur), Dotierstoff
verteilung zwischen Korn und Korngrenze und Beweglich
keit der Träger weit mehr Einflußgrößen vorhanden. Damit
wird auch verständlich, warum das Ergebnis einer Mini
malsequenz, wie sie durch Abscheidung - Implantation -
Temperung gegeben ist, gerade für höherohmige Schichten
nur mäßige Zielgenauigkeit und Reproduzierbarkeit lie
fert. Durch das Verfahren nach der Lehre der Erfindung
ist die Möglichkeit gegeben, die beiden wichtigsten
Größen, nämlich Kristallstruktur und Dotierstoffvertei
lung getrennt einzustellen. Es wird dabei die Tatsache
ausgenutzt, daß die durch den genannten Hochtempera
turschritt eingestellten Kristallgrößen (und auch die
erzeugten Dotierungsprofile im einkristallinen Bereich)
durch nachfolgende Temperbehandlungen bei geringeren
Temperaturen nicht verändert werden, solange ein genü
gender Temperaturunterschied eingehalten wird. Dagegen
läßt sich die Dotierstoffverteilung zwischen Korn und
Korngrenze auch bei tieferen Temperaturen deutlich ver
ändern, und zwar dergestalt, daß ein Teil des bei der
höheren Temperatur im Kristallit "gelösten" Dotierstof
fes bei tieferer Temperatur wieder in die Korngrenzen
zurückwandert, womit der Schichtwiderstand ansteigt.
Die in der Zeichnung befindliche Figur zeigt die Ergeb
nisse einer Tempersequenz zur Illustration des erfin
dungsgemäßen Verfahrens: sämtlichen Proben lag derselbe
Hochtemperaturschritt, zum Beispiel 950°C, zugrunde;
damit ist die kristalline Struktur aller Proben, das
heißt die Kristallitgröße und Textur festgelegt. Wird
bei einer tieferen Temperatur, zum Beispiel 800°C, eine
Temperung angeschlossen, so kann gemäß dem durch die
Meßpunkte in der Figur angegebenen Zusammenhang: R S=
k.1g t+R0 der Schichtwiderstand R S (Ohm) durch
Variation der Temperzeit t (Minuten) in eindeutiger
Weise festgelegt werden.
Die bei allen Proben mit variablen t ausgeführte Zu
satznachbehandlung mit der Temperatur und Dauer des
Hochtemperatur-Anfangsschrittes ergibt jeweils iden
tische Schichtwiderstände, ein Beweis, daß wirklich
durch die tiefere Temperaturbehandlung nur die Dotier
stoff-Verteilung, und zwar in reversibler Form, einge
stellt wird.
Folgende Parameter liegen der in der Figur dargestell
ten Widerstandsvariation zugrunde. Fünf, mit Bor durch
Ionenimplantation mit einer Dosis und Energie von 6×
1015 cm-2 und 40 keV dotierte p⁺-Polysilizium-Proben
werden nach einem Hochtemperaturschritt bei 950°C, acht
Minuten lang, unterschiedlich lange bei 800°C getempert.
Dabei steigt der Schichtwiderstand von 144 Ohm (Kurve B)
auf maximal 174 Ohm nach 1000 Minuten an (Kurve A).
Durch einen neuerlichen Hochtemperaturschritt bei 950°C,
acht Minuten lang, werden die ursprünglichen Widerstands
werte (Kurve B) wieder eingestellt. Damit ist die bereits
beschriebene, beliebig einsetzbare Justiermöglichkeit
des Schichtwiderstandes gegeben.
Claims (3)
1. Verfahren zur Einstellung des Schichtwiderstandes von
dünnen polykristallinen Siliziumschichten, wie sie ins
besondere bei integrierten Halbleiterschaltungen für
Gate-, Widerstands- und Anschlußmaterialien verwendet
werden, bei dem das polykristalline Silizium aus der Gas
phase abgeschieden und durch Ionen-Implantation mit dem
Dotierstoff versehen wird und bei dem der Widerstand
durch Temperung der abgeschiedenen und dotierten Schich
ten eingestellt wird, dadurch gekenn
zeichnet, daß im Anschluß an die Temperung
eine Nachtemperung bei niedrigeren Temperaturen durchge
führt wird, wobei die tiefere Temperatur in dem Bereich
liegt, in welchem das bei der höheren Temperatur herge
stellte Siliziumkristallgefüge nicht merklich verändert
wird, aber eine Neuverteilung der Dotierstoff-Ionen zwi
schen Korn und Korngrenze erfolgt.
2. Verfahren nach Anspruch 1, dadurch ge
kennzeichnet, daß der erste Temperschritt
(Hochtemperaturschritt) im Bereich von 800 bis 1100°C
durchgeführt wird und der zweite Temperschritt (Nach
temperung) bei 500 bis 1000°C erfolgt.
3. Verfahren nach Anspruch 1 und/oder 2, dadurch
gekennzeichnet, daß zur genauen Justie
rung des Schichtwiderstandes die Temperschritte 1 und 2
beliebig wiederholt werden.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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EP0596705A2 (de) * | 1992-11-05 | 1994-05-11 | Xerox Corporation | Heizelement für thermischen Tintenstrahldruckkopf |
-
1986
- 1986-04-21 DE DE19863613372 patent/DE3613372A1/de active Granted
Non-Patent Citations (5)
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US-Z: Appl.Phys.Lett., 45, 4, 1984, S.464-466 * |
US-Z: Appl.Phys.Lett., 45, 7, 1984, S.778-780 * |
US-Z: Appl.Phys.Lett., 47, 5, Sept. 1985, pp. 500-502 * |
US-Z: J. Electrochem.Soc., Vol.131, Nr.1, 1984, S.216-217 * |
US-Z: J. Electrochem.Soc., Vol.132, April, 1985, pp. 922-929 * |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0596705A2 (de) * | 1992-11-05 | 1994-05-11 | Xerox Corporation | Heizelement für thermischen Tintenstrahldruckkopf |
EP0596705A3 (de) * | 1992-11-05 | 1994-08-31 | Xerox Corp | |
US5639386A (en) * | 1992-11-05 | 1997-06-17 | Xerox Corporation | Increased threshold uniformity of thermal ink transducers |
Also Published As
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DE3613372C2 (de) | 1993-01-07 |
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