DE3486261T2

DE3486261T2 - Speichermatrix.

Info

Publication number: DE3486261T2
Application number: DE84306928T
Authority: DE
Inventors: Barry A Hoberman; William E Moss
Original assignee: Advanced Micro Devices Inc
Current assignee: Vantis Corp
Priority date: 1983-11-10
Filing date: 1984-10-10
Publication date: 1994-04-28
Anticipated expiration: 2004-10-11
Also published as: JPS60115093A; EP0142266A2; JPH0430678B2; EP0142266A3; DE3486261D1; US4574367A; DE142266T1; EP0142266B1

Description

Die vorliegende Erfindung betrifft eine Speichermatrix.
Speichermatrizen werden durch zahlreiche Speicherzellen gebildet, die typischerweise in mehreren Zeilen und Spalten angeordnet sind. Die Zellen in einer bestimmten Zeile speichern mehrere Bits, welche ein einzelnes Wort bilden. Unter den unterschiedlichen Arten von Speichermatrizen, die bei Digitalgeräten verwendet werden, nämlich beispielsweise Computern, Kommunikationsnetzwerken und dergleichen, findet sich häufig eine Art einer Speichermatrix, die als Durchfallspeicherstapel bezeichnet wird, oder einfach als Stapel. Derartige Matrizen werden aus offensichtlichen Gründen als Stapel bezeichnet, da im Betrieb mehrere Wörter, entweder Datenwörter oder Adressen, aufeinanderfolgend in einem ersten Wortort in der Matrix gespeichert werden, und dann in Richtung auf das entgegengesetzte Ende der Matrix vorgeschoben werden, bis die Matrix gefüllt ist.
Im allgemeinen gibt es zwei Arten derartiger Matrizen; eine First-In-Last-Out-Matrix und eine First-In-First-Out-Matrix.
Wie ihr Name andeutet, wird eine First-In-Last-Out-Matrix deswegen so bezeichnet, daß unter einer Reihe oder Aufeinanderfolge von Wörtern, die zur Matrix übertragen und dort gespeichert werden, das in ihr gespeicherte erste Wort das letzte Wort ist, welches aus ihr zurückgeholt wird. Im Gegensatz hierzu wird eine First-In-First-Out-Matrix (FIFO) deswegen so bezeichnet, da aus einer Reihe oder Aufeinanderfolge von Wörtern, die zur Matrix übertragen und in ihr gespeichert werden, das erste in ihr gespeicherte Wort das erste Wort ist, welches aus ihr zurückgeholt wird.
Die letztgenannte Art einer Matrix, nämlich die First-In-First-Out-Matrix, auf welche die vorliegende Erfindung insbesondere gerichtet ist, wurde bislang auf mehrere Arten ausgeführt.
Bei der Beschreibung des Betriebs derartiger Matrizen ist es praktisch, den Betrieb jeder Zelle in der Matrix dadurch zu charakterisieren, daß ihr Betrieb anhand eines Haltemodus und eines Übertragungsmodus definiert wird. Der Haltemodus ist als der Betriebsmodus einer bestimmten Speicherzelle definiert, während welchem sie Daten in einem mehr oder weniger statischen Sinn hält. Andererseits ist der Übertragungsmodus als der Betriebsmodus definiert, während welchem der Inhalt, also eine logische 1 oder eine logische O, einer bestimmten Speicherzelle auf eine benachbarte Speicherzelle in derselben Spalte der Speicherzellen in der Speichermatrix übertragen wird. Typischerweise werden die Inhalte sämtlicher Speicherzellen in einer Zeile in einer Speichermatrix im selben Zeitintervall auf eine benachbarte Zeile in der Matrix in dem Übertragungsmodus übertragen, wodurch ein gesamtes Wort von einer Zeile in eine benachbarte Zeile übertragen wird.
Bei typischen Speichermatrizen des First-In-First-Out-Typs nach dem Stand der Technik war jede Speicherzelle in einer Zeile von Speicherzellen an eine einzige Wortleitung gekuppelt. Steuerpotentiale auf der Wortleitung legten fest, ob die Speicherzelle in einem Haltemodus oder in einem Übertragungsmodus arbeitete.
Im Betrieb wurde bei dem Übertragungsmodus von Matrizen nach dem Stand der Technik ein abfallender Impuls dazu verwendet, den Inhalt einer Speicherzelle auf eine andere in derselben Spalte zu übertragen; jedoch war es in der Praxis schwierig, einen verläßlichen Betrieb über einen breiten Bereich an Temperaturen und Versorgungsquellenspannungen sicherzustellen. Wenn beispielsweise infolge von Temperatur- und Stromversorgungsschwankungen der Impuls nicht genügend weit herunterging, trat keine Übertragung auf. Ging der Impuls zu -weit herunter, so würden sich die Inhalte benachbarter Speicherzellen in unkontrollierter Weise auf Orte jenseits der Zeile übertragen, in welcher der Empfang von Daten gewünscht ist. Eine derartige Transistorschaltung, welche abfallende Impulse zur Ausführung einer Wortübertragung in einer Speichermatrix des First-In-First-Out-Typs verwendet, ist in Fig. 2B gezeigt, und in Spalte 6, Zeile 1 bis Spalte 7, Zeile 63, des US-Patents 451 609 beschrieben, welches am 24. April 1979 für William E. Moss erteilt wurde.
Weiterhin beschreibt das U.S. Patent 3 764 825 einen Latentbildspeicher mit wahlfreiem Zugriff, welcher, wie dort vorgeschlagen wird, in einem seriellen Schieberegister verwendet werden könnte. Allerdings schweigt sich dieses Dokument über die Verbindung zwischen den jeweiligen Kollektoren und Emittern aus, und auch über eine vollständige First-In-First-Out-Datenübertragung, wie sie durch die vorliegende Erfindung zur Verfügung gestellt wird.
Daher stellt die vorliegende Erfindung eine Speichermatrix zur Verfügung, welche mehrere Zeilen und Spalten von Speicherzellen aufweist, wobei jede der Speicherzellen (0, 0-4,31) aufweist:
einen ersten und einen zweiten Transistor (Q1, Q2), die jeweils mehrere Elektroden aufweisen, einschließlich eines ersten Emitters (203, 213) und eines zweiten Emitters (205, 215), einer Basis (202, 212) und eines Kollektors (201, 211);
eine Einrichtung (101, 102) zum Koppeln des zweiten Emitters (205, 215) und des Kollektors (201, 211) entsprechender erster und zweiter Transistoren in benachbarten Zeilen; und
eine Einrichtung zum Anlegen eines vorbestimmten Steuerpotentials an die ersten Emitter der Transistoren, zur Übertragung eines Informationsdatenbits zwischen den ersten und zweiten Transistoren und den entsprechenden Transistoren in einer benachbarten Zeile,
und ist dadurch gekennzeichnet, daß jede der ersten und zweiten Transistoren (Q1, Q2) einen dritten Emitter (204, 214) aufweist, und daß die Einrichtung zum Anlegen des vorbestimmten Steuerpotentials so angeordnet ist, daß sie die Potentiale der ersten und dritten Emitter von niedrigen zu hohen Potentialen ändert, um selektiv Daten zwischen den ersten und den zweiten Transistoren und den entsprechenden Transistoren in der benachbarten Zeile zu übertragen.
Daher sind die ersten Emitter jedes der Transistoren in einer Zeile der Matrix zusammen an eine erste Wortleitung angeschlossen, und die dritten Emitter jedes der Transistoren in der Zeile sind gemeinsam an eine zweite Wortleitung angeschlossen. Der Kollektor jedes Mehrfachemitter-Transistors ist mit einem zweiten Emitter eines entsprechenden Transistors in einer Speicherzelle in einer ersten benachbarten Zeile von Speicherzellen verbunden, und der zweite Emitter ist an den Kollektor eines entsprechenden Transistors in einer Speicherzelle in einer zweiten benachbarten Zeile von Speicherzellen angeschlossen, wobei die erste und zweite benachbarte Zeile in bezug auf die Ausbreitungsrichtung von Wörtern durch die Zeilen als stromabwärtige bzw. stromaufwärtige Zeile bezeichnet werden.
Statt einen Haltemodus aufzuweisen, in welchem die Wortleitung bzw. Wortleitungen auf hohem Potential gehalten werden, und einen Übertragungsmodus, in welchem die Wortleitung oder Wortleitungen momentan heruntergezogen werden, werden im Betrieb die Wortleitungen einer Matrix gemäß der vorliegenden Erfindung von einem niedrigen auf ein hohes Potential gesetzt, um eine Wortübertragung durchzuführen. Dies hat den Vorteil, daß die bislang erforderliche Abhängigkeit von relativ stabilen Stromversorgungspotentialen und Temperaturen ausgeschaltet ist.
Die Verwendung zweier Wortleitungen zusammen mit einem Paar kreuzgekoppelter Transistoren mit drei Emittern in jeder Speicherzelle gemäß der vorliegenden Erfindung führt zu zusätzlichen Vorteilen. Diese Vorteile rühren von der Tatsache her, daß ein im Stand der Technik erforderliches Gate in der einzelnen Steuerwortleitung bei bekannten First-In-First-Out-Speichermatrizen weggelassen werden kann. Durch Weg lassen des bislang erforderlichen Gates wird nicht nur eine wünschenswerte Verringerung der Anzahl aktiver Elemente in der Schaltung erreicht, sondern auch die Ausschaltung hiermit verbundener, ungewünschter Ausbreitungsverzögerungen.
Die vorliegende Erfindung wird anhand der nachstehenden erläuternden Beschreibung und der beigefügten Zeichnungen deutlicher, wobei:
Fig. 1 schematisch eine Speichermatrix gemäß der vorliegenden Erfindung zeigt; und
Fig. 2 schematisch eine Speicherzelle der Matrix von Fig. 1 zeigt.
In Fig. 1 ist gemäß der Erfindung eine Speichermatrix 200 mit mehreren Speicherzellen 0,0 bis 4,31 vorgesehen. Die Speicherzellen 0,0 bis 4,31 sind in 32 Zeilen angeordnet, mit fünf Speicherzellen in jeder Zeile. Selbstverständlich kann die Anzahl an Zeilen und Spalten der Speicherzellen geändert werden, angepaßt an bestimmte Einsatzzwecke.
Ein Paar von Wortleitungen ist vorgesehen, welches die Speicherzellen in jeder Zeile koppelt. Beispielsweise ist ein Paar von Wortleitungen 1, 2 vorgesehen, welches die Speicherzellen in der ersten Zeile zusammenkoppelt. Zum Zusammenkoppeln der Speicherzellen miteinander in der zweiten Zeile ist ein Paar an Wortleitungen 3, 4 vorgesehen, und so weiter, für insgesamt 32 Paare von Wortleitungen.
Zum Zusammenkoppeln benachbarter Paare von Speicherzellen in jeder Spalte ist ein anderes Paar von Leitungen vorgesehen. Beispielsweise sind mehrere Leitungen 101 und 102 dazu vorgesehen, um die Speicherzellen in der ersten oder äußerst linken Spalte zu koppeln. Zum Zusammenkoppeln der Speicherzellen in der zweiten Spalte von links sind mehrere Leitungen 103 und 104, und so weiter, vorgesehen, für insgesamt fünf Leitungspaare, um jedes benachbarte Paar von Speicherzellen in einer Spalte zusammenzukoppeln.
In Fig. 2 ist eine schematische Darstellung der Speicherzelle 0,1 dargestellt. Sämtliche anderen Speicherzellen in der Matrix 200, abgesehen von denen in der ersten Zeile (also den Zellen 0,0; 1,0; 2,0; 3,0; und 4,0) sind identisch zur Speicherzelle 0,1, und daher wird nur die Zelle 0,1 im einzelnen beschrieben. In der ersten Zeile kann die Übertragung eines Wortes zu den Zellen, falls gewünscht, durch eine einzige Wortleitung gesteuert werden, obwohl in Fig. 2 zwei Wortleitungen gezeigt sind.
In der Speicherzelle 0,1 ist ein Paar kreuzgekoppelter Mehrfachemitter-Schottky-Transistoren Q1 und Q2 vorgesehen. Hierbei ist wesentlich, daß Schottky-Transistoren nicht unbedingt verwendet werden müssen, jedoch die Verwendung von Schottky-Transistoren eine größere Geschwindigkeit zur Verfügung stellt.
In dem Transistor Q1 sind ein Kollektor 201, eine Basis 202 und drei Emitter 203, 204 und 205 vorgesehen. Im Kollektor Q2 sind ein Kollektor 211, eine Basis 212 sowie drei Emitter 213, 214 und 215 vorgesehen. Zum Koppeln des Kollektors 201 des Transistors Q1 an die Basis 212 des Transistors Q2 ist ein Widerstand R1 mit drei Kilo-Ohm vorgesehen. Zum Koppeln des Kollektors 211 des Transistors Q2 und der Bases 202 des Transistors Q1 ist ein Widerstand R2 mit 3 Kilo-Ohm vorgesehen. Die Verwendung der Widerstände R1 und R2 sorgt für einen größeren Spannungsunterschied zwischen den Kollektoren 201 und 211 der Transistoren Q1 bzw. Q2, wodurch eine größere Toleranz zur Verfügung gestellt wird, welche wiederum die Ausbeute der Geräte erhöht.
An die Kollektoren 201, 211 jedes der Transistoren Q1 und Q2 angekoppelt ist ein Lateral-PNP-Transistor Q3 bzw. Q4 vorgesehen, der jeweils eine Stromquelle bildet. Der Transistor Q3 weist einen Kollektor 202 auf, eine Basis 221 und einen Emitter 222. Der Transistor Q4 ist mit einem Kollektor 223 versehen, einer Basis 224 und einem Emitter 225. Der Kollektor 220 des Transistors Q3 ist an den Kollektor 201 des Transistors Q1 angekoppelt. Der Kollektor 223 des Transistors Q4 ist an den Kollektor 211 des Transistors Q2 angekoppelt. Die Basen 221 und 224 der Transistoren Q3 und Q4 sind zusammen mit einer Bezugsspannungsquelle VREF verbunden. Die Emitter 222 und 225 der Transistoren Q3 und Q4 sind gemeinsam mit einer Potentialquelle VCC verbunden.
Wie voranstehend unter Bezug auf die Matrix von Fig. 1 beschrieben, sind die Kollektoren 201 und 211 der Transistoren Q1 und Q2 an die entsprechenden zweiten Emitter 205 und 215 der zugehörigen Transistoren Q1 und Q2 in dem benachbarten stromabwärtigen Wort 0,2 (nicht gezeigt) durch die Leitung 101 bzw. 102 angekoppelt.
Die zweiten Emitter 205 und 215 der Speicherzelle 0,1 sind an die Kollektoren 201 und 211 der zugehörigen stromaufwärtigen Speicherzellen 0,0 (nicht gezeigt) durch ein Paar von Leitungen 101 bzw. 102 angekoppelt.
Sämtliche Emitter 203 und 213 der Transistoren Q1 und Q2 jeder der Speicherzellen in einer bestimmten Zeile der Matrix 200 sind gemeinsam an die Wortleitung 3 angeschlossen. Entsprechend sind die dritten Emitter 204 und 214 in jeder der Speicherzellen in der Zeile gemeinsam mit der Wortleitung 4 verbunden.
Im Betrieb leitet einer der beiden Transistoren Q1 und Q2 in jeder der Speicherzellen, wodurch entweder eine logische 1 (Transistor Q1 ein und Transistor Q2 aus) oder eine logische 0 (Transistor Q1 aus und Transistor Q2 ein) gespeichert wird. Abhängig davon, welcher der beiden Transistoren Q1 und Q2 in der stromaufwärtigen Speicherzelle 0,0 leitend ist, veranlaßt eine Potentialänderung von einem niedrigen zu einem hohen Potential auf beiden Wortleitungen 3 und 4 die Transistoren Q1 und Q2 in der Zelle 0,1 dazu, entweder den momentanen Leitungszustand beizubehalten, oder zwischen einem leitenden und einem nicht leitenden Zustand umzuschalten mit dem Ergebnis, daß die stromabwärtige Zelle nunmehr dieselben Daten enthält wie die stromaufwärtige Zelle. Daher bestimmt im allgemeinen das Potential der Kollektoren der Transistoren Q1 und Q2 in einer stromaufwärtigen Speicherzelle sowie der Leitungszustand der Transistoren in der stromabwärtigen Speicherzelle, an welche sie angeschlossen sind, ob die Transistoren in der stromabwärtigen Speicherzelle zwischen leitenden und nicht leitenden Zuständen umschalten, beim Anlegen vorbestimmter Wortleitungssteuerspannungen an die ersten und zweiten Emitter des letztgenannten Transistors. Der Datenübertragungsvorgang ist beendet, wenn eine der Wortleitungen oder beide auf ein niedriges Potential gezogen wird.
Zum besseren Verständnis des voranstehend beschriebenen Vorgangs kann auf die nachstehende Tabelle von sechs Sätzen von Binärdaten verwiesen werden, die in den Zellen 0,0 und 0,1 gespeichert sind, und auf beispielhafte Potentiale, die an die Elektroden der Transistoren Q1 und Q2 einer stromabwärtigen Speicherzelle 0,1 angelegt werden. Von Q1 und Q2 wird angenommen, daß sie bipolare Silizium-Schottky-Transistoren sind. Sämtliche Potentiale sind positiv und sind typisch für die Potentiale, die beim Betrieb bipolarer Silizium-Schottky-Transistoren verwendet werden.

Tabelle

Zelle

In den Beispielen 1, 2 und 3 wird angenommen, daß die Potentiale der zweiten Emitter 205 und 215 der Zelle 0,1, welche die Kollektorpotentiale der stromaufwärtigen Transistoren Q1 und Q2 der Zelle 0,0 sind, 0,6 bzw. 1,2 V betragen (was bedeutet, daß die stromaufwärtige Zelle 0,0 eine logische Null speichert). Es wird angenommen, daß das Steuerpotential auf der Wortleitung 4, die mit den dritten Emittern 204 und 214 verbunden ist, 1,5 V oder mehr beträgt.
Mit den voranstehend angenommenen Potentialen an den bezeichneten Elektroden der Transistoren Q1 und Q2 der Zelle 0,1, wobei Q1 der Zelle 0,1 leitet und Q2 der Zelle 0,1 nicht leitet (also die Zellen 0,1 eine logische Null speichert), führt bei dem Beispiel 1 das Steuerpotential von 0,3 V auf der Wortleitung 3, welche an die ersten Emitter 203 und 213 der Transistoren Q1 und Q2 der Zelle 0,1 angeschlossen ist, nicht zu irgendeiner Änderung des Zustandes von Q1 und Q2. Wie aus der Tabelle hervorgeht, liegt dies daran, daß die Basis-Emitter-Spannung sämtlicher Emitter, mit der Ausnahme des Emitters 203, niedriger ist als 0,8 V. Daher leitet nur der erste Emitter 203 von Q1.
Wenn im Beispiel 2 das Steuerpotential für die ersten Emitter 203, 213 von 0,3 auf 0,6 V erhöht wird, ändern sich, wie in der Tabelle gezeigt, die Potentiale der Kollektoren und Basen von Q1 und Q2. Diese Änderungen veranlassen den ersten Emitter 203 von Q1 dazu, daß der weiter leitet, und den zweiten Emitter 205 von Q1, daß er mit der Leitung beginnt.
Wenn im Beispiel 3 das Steuerpotential des ersten Emitters 203 von Q1 weiter auf 1,1 V erhöht wird, veranlassen die entsprechenden Änderungen des Kollektor- und Basispotentials von Q1 und Q2, wie in der Tabelle gezeigt, den ersten Emitter 203 von Q1 dazu, daß er mit der Leitung aufhört, und den zweiten Emitter 205 von Q1 dazu, daß er mit dem Leiten beginnt. Dies erfolgt deswegen, da entsprechend den wohlbekannten Grundlagen für den Betrieb von Silizium-Bipolartransistoren, die Basis- und Kollektorpotentiale von Q1 nicht höher werden können als 0,8 bzw. 0,3 V, oberhalb des niedrigsten Potentials aller Emitter von Q1. Es wird darauf hingewiesen, daß unter diesen Bedingungen sämtliche Emitter des Transistors Q2 nicht leitend bleiben.
Da man weiter sehen kann, daß weitere Erhöhungen des Potentials für die ersten Emitter 203, 213 von Q1 und Q2 nicht den Leitungszustand der Transistoren Q1 und Q2 ändern werden, sind keine weiteren Beispiele für den Fall erforderlich, bei welchem die stromaufwärtigen Daten, die in der Zelle 0,0 gespeichert sind, und auf die Zelle 0,1 übertragen werden sollen, mit den Daten identisch sind, die bereits in der Zelle 0,1 gespeichert sind.
Anhand der voranstehenden Diskussion wird deutlich, daß das Fehlen einer Änderung des Leitungszustandes der Transistoren Q1 und Q2 bedeutet, daß jeder Logikwert, der durch die stromaufwärtige Speicherzelle 0,0 gespeichert wird, identisch mit dem Logikwert ist, der durch die Speicherzelle 0,1 gespeichert wird. Wenn daher die stromaufwärtige Zelle eine logische "0" (oder eine logische "1") enthalten hat, so speichert auch die Speicherzelle 0,1 eine logische "0" (oder eine logische "1").
In den Beispielen 4, 5 und 6 sind die Potentiale, deren Vorhandensein bei den zweiten Emittern 205, 215 der Transistoren Q1 und Q2 angenommen wurde, gegenüber denen umgekehrt, die in den Beispielen 1, 2 oder 3 angenommen wurden. Es wird daher angenommen, daß die stromaufwärtige Zelle 0,0 eine logische "1" speichert, und daß die zu beschreibende Zelle 0,1 eine logische "0" enthält, mit 1,2 und 0,6 V auf ihren zweiten Emittern 205 bzw. 215.
Im Beispiel 4 leitet Q1, Q2 leitet nicht, und 1,5 V auf der Wortleitung 4 sind an die dritten Emitter 204 und 214 von Q1 und Q2 gelegt, und dann ändert eine Erhöhung des Potentials auf der Wortleitung 3, die mit den ersten Emittern 203 und 213 von Q1 und Q2 verbunden ist, von 0 auf 0,3 V nicht den Leitungszustand der Transistoren Q1 und Q2.
Entsprechend, wie im Beispiel 5 gezeigt, ändert eine weitere Erhöhung des Potentials, welches an die ersten Emitter 203 und 213 angelegt wird, auf 0,6 V nicht den Leitungszustand der Transistoren Q1 und Q2. Eine noch weitere Erhöhung dieses Potentials führt jedoch zu einer Änderung.
Wie aus Beispiel 6 hervorgeht, führt eine weitere Erhöhung des Potentials für die ersten Emitter 203 und 213 von 0,6 auf 1,1 V dazu, daß der erste Emitter 203, und daher der Transistor Q1, von einem leitenden Zustand in einen nicht leitenden Zustand umgeschaltet wird. Gleichzeitig wird der zweite Emitter 215 des Transistors Q2, und daher der Transistor Q2, von einem nicht leitenden in einen leitenden Zustand umgeschaltet. Daher wird die logische Eins, die in der stromaufwärtigen Zelle 0,0 gespeichert ist, in die Zelle 0,1 hineinkopiert.
Der Grund, aus welchem die Transistoren Q1 und Q2 ihre Zustände umschalten, liegt darin, daß der zweite Emitter 215 zu leiten beginnt, wenn das Potential des Kollektors von Q1 und daher das Potential an der Basis von Q2 auf einen Pegel ansteigt, bei welchem eine Spannung von 0,8 V zwischen Basis und zweiten Emitter bei dem zweiten Emitter 215 von Q2 vorhanden ist. Wenn der zweite Emitter 215 von Q2 zu leiten beginnt, sinkt das Potential seines Kollektors 211 auf 0,9 V ab, also auf 0,3 V oberhalb des Potentials von 0,6 V des zweiten Emitters 215. Wenn das Potential des Kollektors 21 von Q2 auf 0,9 V absinkt, folgt diesem das Potential der Basis 202 von Q2 mit 0,1 V darunter, also auf ein Potential von 0,8 V, wodurch der erste Emitter 203 des Transistors Q1 abgeschaltet wird.
Nachdem das Umschalten der Transistoren Q1 und Q2 auftritt, und die Übertragung (also Kopierung) zur Zelle 0,1 der Daten, die durch die stromaufwärtige Speicherzelle 0,0 gespeichert werden, beendet ist, werden die Potentiale auf den Wortleitungen 3, 4, die an die ersten und dritten Emitter der Transistoren Q1 und Q2 angeschlossen sind, durch andere Schaltungsteile (nicht gezeigt) auf 0,3 V getrieben, um auf diese Weise ein Haltemoduspotential auf den Kollektoren von Q1 und Q2 von 1,2 bzw. 0,6 V einzurichten.
Der Betrieb der Zelle in Reaktion auf eine logische Eins, die sowohl in der Zelle 0,1 als auch in der stromaufwärtigen Zelle 0,0 gespeichert ist, ist ähnlich wie beim Beispiel 1 bis 3. Weiterhin ist der Betrieb der Zelle in Reaktion auf eine logische Null, die in der stromaufwärtigen Zellen 0,0 gespeichert ist und zur Zelle 0,1 übertragen wird, in der vorher eine logische Eins gespeichert war, ähnlich dem Beispiel 4 bis 6. Daher wird gemäß der vorliegenden Erfindung eine einzigartige Speicherzelle zur Verfügung gestellt, welche eine erheblich einfachere Konstruktion und Herstellung von FIFO-Speichervorrichtungen gestattet, mit größerer Betriebssicherheit und erhöhter Ausbeute, verglichen mit FIFO-Speichern nach dem Stand der Technik.
Zwar wurde die Erfindung voranstehend in bezug auf eine ihrer bevorzugten Ausführungsformen beschrieben, jedoch wird darauf hingewiesen, daß sich in dieser Beziehung verschiedene Abänderungen vornehmen lassen, ohne vom Umfang der vorliegenden Erfindung abzuweichen.

Claims

1. Speichermatrix mit mehreren Zeilen und Spalten von Speicherzellen, in welcher jede der Speicherzellen (0,0-4,31) aufweist:

einen ersten und einen zweiten Transistor (Q1, Q2), von denen jeder mehrere Elektroden aufweist, einschließlich eines ersten Emitters (203, 213) und eines zweiten Emitters (205, 215), einer Basis (202, 212) und eines Kollektors (201, 211);

eine Einrichtung (101, 102) zum Koppeln des zweiten Emitters (205, 215) und des Kollektors (201, 211) entsprechender erster und zweiter Transistoren in benachbarten Zeilen; und

eine Einrichtung zum Anlegen eines vorbestimmten Steuerpotentials an die ersten Emitter der Transistoren, zur Übertragung eines Informationsdatenbits zwischen den ersten und zweiten Transistoren und den entsprechenden Transistoren in einer benachbarten Zeile, dadurch gekennzeichnet, daß jeder der ersten und zweiten Transistoren (Q1, Q2) einen dritten Emitter (204, 214) aufweist, und daß die Einrichtung zum Anlegen des vorbestimmten Steuerpotentials so ausgebildet ist, daß sie die Potentiale der ersten und dritten Emitter von niedrigen zu hohen Potentialen ändert, um selektiv Daten zwischen den ersten und den zweiten Transistoren und den entsprechenden Transistoren in der benachbarten Zeile zu übertragen.

2. Matrix nach Anspruch 1, welche eine Einrichtung zum Koppeln der Basis (202, 212) jedes der ersten und zweiten Transistoren an den Kollektor des jeweils anderen Transistors aufweist.

3. Matrix nach Anspruch 2, bei welcher die Basiskoppeleinrichtung eine Einrichtung (R1, R2) aufweist, welche einen Widerstand zur Verfügung stellt.

4. Matrix nach Anspruch 1, 2 oder 3, welcher eine Stromquelle (Q3, Q4) aufweist, die an den Kollektor (201, 211) jedes der ersten und zweiten Transistoren gekoppelt ist.

5. Matrix nach Anspruch 4, bei welcher jede der Stromquellen einen Transistor (Q3, Q4) des lateralen PNP-Typs aufweist.

6. Matrix nach einem voranstehenden Anspruch, bei welcher die benachbarte Zeile eine stromabwärtige Zeile umfaßt, wobei jeder der zweiten Emitter (205, 215) an einen Kollektor (201, 211) eines der korrespondierenden Transistoren in einer stromaufwärtigen Zeile gekoppelt ist, und wobei der Kollektor jedes der ersten und zweiten Transistoren an den zweiten Emitter eines der korrespondierenden Transistoren in der stromabwärtigen Zeile gekoppelt ist.

7. Matrix nach Anspruch 6, welche eine Einrichtung aufweist, die auf die Steuersignale reagiert, die an die ersten Emitter (203, 213) und an die dritten Emitter (204, 214) angelegt werden, und auf das Potential an jedem der zweiten Emitter (205, 215), zum Steuern, welcher der ersten und zweiten Transistoren leitend sein wird.

8. Matrix nach einem voranstehenden Anspruch, welche eine Einrichtung zum Koppeln der ersten Emitter (203, 213) und der dritten Emitter (204, 214) der ersten und zweiten Transistoren an die ersten und dritten Emitter mehrerer korrespondierender Transistoren in der ersten Zeile der Speicherzellen aufweist.