DE3402517A1 - Verfahren zum herstellen eines sperrschicht-feldeffekttransistors - Google Patents
Verfahren zum herstellen eines sperrschicht-feldeffekttransistorsInfo
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Description
-
- Verfahren zum Herstellen eines Sperrschicht-
- Feldeffekttransistors Die Erfindung betrifft ein Verfahren zum Herstellen eines Sperrschicht-Feldeffekttransistors, bei dem eine für die Stromführung vorgesehene Oberflächenschicht an der Oberfläche eines Grundkörpers angeordnet ist, die unterhalb des für die Gate-Elektrode vorgesehenen Bereichs zwischen der Source- und der Drain-Elektrode in ihrer Dicke reduziert wird.
- Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen eines derartigen Sperrschicht-Feldeffekttransistors anzugeben, das mit sehr wenigen Verfahrensschritten durchgeführt werden kann und Sperrschicht-Feldeffekttransistoren mit reproduzierbaren Ergebnissen liefert Das erfindungsgemäße Verfahren soll sich insbesondere zur Herstellung von Hochfrequenztransistoren eignen. Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß auf die zunächst gleichmäßig dicke Oberflächenschicht vom ersten Leitungstyp eine Photolackmaske aufgebracht wird, die mit einer Öffnung versehen wird, daß durch diese Öffnung die Oberflächenschicht bis zu einer Restdicke abgetragen wird, daß sodann durch die gleiche Öffnung der genannten Maske den zweiten Leitungstyp verursachende Störstellen in die Oberflächenschicht implantiert werden und daß schließlich die Maske als Kontaktierungsmaske bei der Herstellung der Gate-Elektrode verwendet wird.
- Die Erfindung hat den wesentlichen Vorteil, daß zur Atzung der Oberflächenschicht, zur Implantation der Störstellen und für das Aufbringen der Gate-Elektrode jeweils die gleiche Lackmaske verwendet werden kann. Dadurch erhält man eine wesentliche Vereinfachung des Gesamtherstellungsprozesses mit einer eindeutigen Justierung der Gate-Elektrode auf den Bereich reduzierten'querschnittes der Oberflächenschicht.
- Die Erfindung wird nachfolgend noch anhand eines Ausführungsbeispieles näher erläutert, wobei die Figuren 1 bis 4 verschiedene Fertigungsstadien im Querschnitt durch die Halbleiteranordnung zeigen.
- Gemäß Figur 1 wird von einem Substratkörper 1 ausgegangen, der an einer Oberflächenseite mit einer Oberflächenschicht 2 vom ersten Leitungstyp versehen ist. Der Substratkörper kann beispielsweise aus Silizium bestehen und wird dann den zur Schicht 2 entgegengesetzten Leitungstyp aufweisen oder eigenleitend sein. Bei einer anderen bevorzugten Ausführungsform, die sich insbesondere zur Herstellung von Höchstfrequenztransistoren eignet, besteht das Substrat 1 aus semiisolierendem Galliumarsenid mit einer Oberflächenschicht 2, die beispielsweise n-leitend ist und eine Dicke von 0,2 bis 0,5 zm aufweist. Auf diese Oberflächenschicht 2 wird eine Photolackmaske 3 aufgebracht, wobei die Lackschicht beispielsweise eine Dicke von 1 Cmi aufweist. Durch Belichten und Entwickeln wird in diese Photolackschicht über dem für den Kanal vorgesehenen Bereich der Schicht 2 eine Öffnung 4 eingebracht. Die Photolackschicht 3 mit ihrer Öffnung 4 dient nun zum Ätzen und zum Implantieren der Schicht 2 ebenso wie zur Aufbringung der Gate-Elektrode.
- Wie aus Figur 2 ersichtlich, wird nunmehr im Bereich der Öffnung 4 in der Photolackmaske 3 die Oberflächenschicht 2 vom ersten Leitungstyp bis zu einer Restdicke von ca. 0,1 ßm abgetragen. Die Abtragung kann durch chemisches Ätzen oder durch reaktives Ionenätzen erfolgen.
- In den im Querschnitt reduzierten Bereich 6 der Oberflächenschicht 2 wird sodann entsprechend Figur 3 ein pn-Übergang 8 eingebracht. Hierzu werden durch die Öffnung 4 in der Photolackmaske 3 Ionen in den Kanalbereich 6 implantiert, die nach ihrem Ausheilen eine Umwandlung des Leitfähigkeitstyps bewirken. Wenn die Oberflächenschicht 2 beispielsweise aus n-leitendem Galliumarsenid besteht, können Beryllium- oder Zink-Ionen als Implantationsmaterial 7 verwendet werden.
- Sie erzeugen eine p-leitende Zone 9, die je nach Implantationsdosis den Kanalbereich 6 mehr oder weniger stark ausfüllt. Bei p-leitenden Oberflächenschichten 2 aus Galliumarsenid kann zur Erzeugung n-dotierter Zonen 9 Schwefel oder Selen als Implantationsmaterial 7 verwendet werden.
- Wenn ein selbstsperrender Sperrschicht-Feldeffekttransistor hergestellt werden soll, so wird der gesamte Kanalbereich 6 kontradotiert. Zur Herstellung selbstleitender Transistoren wird dagegen nur ein Teilbereich des Kanals 6, beispiels- weise bis in eine Tiefe von 50 nm kontradotiert. Für die Implantation wird im Hinblick auf die geringen Eindringtiefen des Implantationsmaterials vorzugsweise eine Niederspannung bis ca. 10 kV verwendet.
- Durch die Öffnungen der Photolackmaske können nunmehr die implantierten Störstellen beispielsweise mit einem Laser-Strahl ausgeheilt werden. Nach dem Ausheilprozeß wird unter Verwendung der Photolackmaske 3 auf die Zone 9 die Gate-Elektrode 10 aufgebracht. Das sich hierbei auch auf der Photolackmaske abscheidende Metall oder Kontaktmaterial kann dann zusammen mit der Lackmaske 3 entfernt werden.
- Es besteht auch die Möglichkeit, daß vor dem Ausheilen der implantierten Ionen auf die Zone 9 eine Gate-Elektrode aus temperaturstabilem Material aufgebracht wird. Hierbei kann es sich beispielsweise um eine Silizid-Elektrode handeln.
- Nach dem Entfernen der Photolackmaske kann der Temperprozeß für die Ausheilung der implantierten Ionen durchgeführt werden, wobei sich insbesondere das sogenannte Flash-Annealen empfiehlt. Beim Flash-Annealen wird die Halbleiteranordnung innerhalb weniger Sekunden auf eine Temperatur von ca.
- 10000 aufgeheizt und sodann ca. 25 Sekunden lang bei dieser Temperatur belassen. Dieser kurzzeitige Temperprozeß hat den Vorteil, daß das implantierte Profil durch die Temperung praktisch nicht verändert wird und trotzdem eine gute Ausheilung der Ladungsträger erreicht wird.
- Die Figur 4 zeigt schließlich die fertige Halbleiteranordnung nach dem Entfernen der Photolackschicht 3. Zur Fertigstellung der Anordnung müssen auf die Oberflächenschicht 2 vom ersten Leitungstyp noch links und rechts von der Gate-Elektrode die Source-Elektrode 11 und die Drain-Elektrode 12 aufgebracht werden.
Claims (5)
- Patentansprüche Verfahren zum Herstellen eines Sperrschicht-Feldeffekttransistors, bei dem eine für die Stromführung vorgesehene Oberflächenschicht (2) an der Oberfläche eines Grundkörpers (1) angeordnet ist, die unterhalb des für die Gate-Elektrode (10) vorgesehenen Bereichs zwischen der Source- (11) und der Drain-Elektrode (12) in ihrer Dicke reduziert wird, dadurch gekennzeichnet, daß auf die zunächst gleichmäßig dicke Oberflächenschicht (2) vom ersten Leitungstyp eine Photolackmaske (3) aufgebracht wird, die mit einer Öffnung (4) versehen wird, daß durch diese Öffnung (4) die Oberflächenschicht (2) bis zu einer Restdicke (6) abgetragen wird, daß sodann durch die gleiche Öffnung (4) der genannten Maske (3) den zweiten Leitungstyp verursachende Störstellen in die Oberflächenschicht implantiert werden, und daß schließlich die Maske (3) als Kontaktierungsmaske bei der Herstellung der Gate-Elektrode (10) verwendet wird.
- 2) Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine Oberflächenschicht (2) mit einer Dicke von 0,2 - 0,5 gm verwendet wird, die in dem für die Gate-Elektrode vorgesehenen Bereich bis zu einer Restdicke von ca. 0,1 ßm abgetragen wird.
- 3) Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, daß in den Bereich der Oberflächenschicht Ionen implantiert werden, die zur Erzeugung eines selbstsperrenden Transistors die Oberflächenschicht (2) bis zum Grundkörper (1) in eine Zone vom zweiten Leitungstyp umwandeln.
- 4) Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß in den dünnen Bereich der Oberflächenschicht Ionen implantiert werden, die zur Erzeugung eines selbstleitenden Transistors die Oberflächenschicht (2) bis zu einer Eindringtiefe von ca. 50 nm in eine Zone (9) vom zweiten Leitungstyp umwandeln.
- 5) Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die implantierten Störstellen mit Hilfe eines Laser-Strahls oder durch ein kurzzeitiges Flash-Annealing ausgeheilt werden.
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Publications (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4974037A (en) * | 1986-11-18 | 1990-11-27 | Telefunken Electronic Gmbh | Semiconductor arrangement with depletion layer majority carrier barrier |
| US5075991A (en) * | 1988-10-13 | 1991-12-31 | Uniek Plastics, Inc. | Front-loading display frame |
Citations (1)
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|---|---|---|---|---|
| DE2926785A1 (de) * | 1979-07-03 | 1981-01-15 | Licentia Gmbh | Bipolarer transistor |
-
1984
- 1984-01-26 DE DE19843402517 patent/DE3402517A1/de not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Non-Patent Citations (4)
| Title |
|---|
| JP-Abstr. E-65, July 15 1981, Vol. 5, No. 10 * |
| JP-Z: Patents Abstracts of Japan, E-170, April 12,1983, Vol.7, No.88, 58-14 577 * |
| JP-Z: Patents Abstracts of Japan, E-65, July 15, 1981, Vol.5, No.10, 56-48 177 * |
| US-Z: IEEE Electron Device Letters, Vol. ED-3, No.9, Sept. 1982, S.256-258 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4974037A (en) * | 1986-11-18 | 1990-11-27 | Telefunken Electronic Gmbh | Semiconductor arrangement with depletion layer majority carrier barrier |
| US5075991A (en) * | 1988-10-13 | 1991-12-31 | Uniek Plastics, Inc. | Front-loading display frame |
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