DE3304280A1

DE3304280A1 - Verfahren zum darstellen eines logischen signales

Info

Publication number: DE3304280A1
Application number: DE19833304280
Authority: DE
Inventors: Miyuki Yokohama Kanagawa Fukuzawa; Hidemi Tokyo Yokokawa
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1982-02-16
Filing date: 1983-02-08
Publication date: 1983-08-25
Also published as: JPS58140899A; FR2521754B1; JPH0361148B2; GB8302072D0; GB2115161B; GB2115161A; US4608652A; CA1200628A; FR2521754A1; DE3304280C2

Description

Sony Tektronix - S/T 108 G

Besohreibu_n_g

Die Erfindung betrifft ein Verfahren zum Darstellen eines logischen Signals aufeinanderfolgender Bits. Eine solche Anzeige erfolgt zum Beispiel auf einer abgerasterten Anzeigevorrichtung eines logischen Analysators oder eines ähnlichen Gerätes.

Bei verschiedenen elektronischen Geräten werden infolge der Entwicklung von Mikroprozessoren und Komputern logische Signalverarbeitungstechniken zunehmend verwendet. Oszilloskope, logische Sonden und logische Analysatoren dienen zum Entwickeln, Kalibrieren und zur Fehlersuche in beliebigen elektronischen Geräten mit Logiktechnik. Besonders logische Analysatoren eignen sich als Messinstrumente für derartige logische Geräte, da sie logische Mehrkanal-Eingangssignale (Daten) in Speichern wie Speichern mi'.; wahlfreiem Zugriff speichern können und die gespeicherten Daten auf einer Anzeigevorrichtung wie einer Kathodenstrahlröhre (CRT) speichern können, so daß Daten, die vor einem Triggersignal auftreten, gemessen werden können. In logischen Analysatorrn li^gan zwei Anzeigefunktionen vcr, von denen eine die sogenannte Timingmode ist, in der ein logisches Signal als Signalfolgen-Wellenzug dargestellt wird. Die andere Funktion ist eine Zustandsanzeige zum Anzeigen der gespeicherten Daten als alphanumerische Worte in binärer, oktaler oder hexadezimaler Notation.

Eine abgerastcrtu Anzeigevorrichtung- eignet sich als Anzeigevorrichtung für logische Analysatoren, da derartige Vorrichtunger, die Daten sowohl in der Timingmode wie in der Zustandsanzeige darstellen können. Derartige Anzeigen sind auch dann flimmerfrei, wenn eine große Menge von

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Information dargestellt wird, Darüber hinaus sind abgerasterte Anzeigevorrichtungen in der Lage die Anzeige von !schwarz und weiß über den ganzen Schirm oder einen Teil des Schirmes zu vertauschen und die Anzeige blinken zu lassen.

Ein logischer Analysator ist umso nützlicher, je größer die Zahl zu messender Kanäle und die Zahl VDn Speicher-Bits ist. Herkömmliche Techniken sind in großer Zahl vorgeschlagen worden, wie noch mehr Wellenzüge innerhalb der begrenzten Anzeigefläche bei der Abrasterung dargestellt werden können. Eine besteht darin, die Zeitachse, also die horizontale Achse, auf dem Anzeigeschirm einzuengen, indem die Steigung des X-Achsensignals geändert wird, um mehr Bits darstellen zu können. Jedoch eignet sich diese Technik

je nur für eine X-Y-Anzeige, bei der ein logisches Signal an die Y-Achse und ein Rampen- oder Treppensignal an die X-Achse der Anzeigevorrichtung gegeben wird. Da jedoch bei einer abgerasterten Anzeige Pont-Information für jeweilige Anzeigesegmente aus einem Anzeigespeicher wiederholt ausgelesen wird und da die Zahl der speicherbaren Fonts und die Bit-Zahl in jedem Pont vorbestimmt ist, eignet sich diese Anzeigeart nicht zur Einengung der Zeitachse. Wenn die Zahl der auf der zur Verfügung stehenden Anzeigefläche dargestellten Fonts erhöht wird, verengt sich die Wellenzugdarstellung entsprechend der Verengung der Zeitachse, so daß es schwierig ist, den Wellenzug genau zu beobachten.

Eine andere herkömmliche Technik besteht darin, das logische Signal eines einzigen Kanales in einer Mehrzahl einzelner Wellenzüge darzustellen (Mehrspurmethode). Dadurch wird jedoch die Anzeigeflache für weitere Kanäle gering und es ist schwierig, die Signale vieler Kanäle miteinander zu vergleichen.

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In der veröffentlichten japanischen Patentanmeldung Fr. 55-46579 ist ein logischer Analysator angegeben, der Übergänge in einem logischen Eingangssignal ermittelt und erfaßt. Das dort angegebene Verfahren eignet sich dazu, Kapazität eines Erfassungsspeichers einzusparen und viele Bits des logischen Signales zu messen. Da jedoch das erfaßte logische Signal in Zeitrichtung verdichtet ist, benötigt dieser, Verfahren eine zusätzliche Schaltung, um die verstrichene Zeit (Perlode) zwischen den Übergangen zu messen. Der Aufbau eines derartigen logischen Analysators ist daher äußerst kompliziert.

Eine weitere herkömmliche Technik besteht darin, die Amplitude eines dargestellten Signalzuges einzuengen und es dadurch zu ermöglichen, gleichzeitig die Signalzüge mehrerer Kanäle darzustellen. Wegen der geringen Amplitude ist es bei dieser Technik jedoch schwierig, Beobachtungen und Messungen auszuführen. Darüber hinaus 1st vorgeschlagen worden, das aufgenommene Signal dadurch darzustellen, daß die angezeigten Wellenzüge stückchenweise verschoben werden. Dadurch können jedoch nicht die gesamten Daten gleichzeitig angezeigt werden.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Darstellen eines logischen Signales aufeinanderfolgender Bits anzugeben, mit dem es möglich ist, eine große Anzahl von Bits auf einer begrenzten Fläche einer abgerasterten Anzeigevorrichtung darzustellen.

Die erfindungagemäße Lösung ist im Hauptanspruch kurz wiedergegeben- Vorteilhafte Weiterbildungen sind in Unteransprüchen gekennzeichnet. Die erfindungsgemäße Lösurg besteht darin, daß ein logisches Eingangssignal in besonderer Art und Weise verkürzt wird. Ein Signal von

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der Länge von vier Bits wird zum Beispiel auf drei Bits verkürzt. Dies erfolgt dadurch, daß jedes gerade vorliegende Bit eines logischen Folgesignals mit dem vorhergehenden Bit verglichen wird. Wenn die beiden Bits in ihrem Pegel einander gleich sind, wird ein Bit mit demselben Pegel erzeugt. V/enn das gerade vorliegende Bit sich in seinem Pegel von dem des vorhergehenden unterscheidet, wird ein Bit mit einem Pegel erzeugt, der sich von dem des vorhergehenden Vergleichsergebnisses unterscheidet.

Diese Schritte werden jeweils N-mal (N: große ganze Zahl größer 2) durchgeführt. Im Beispielsfall erfolgen dann dio Vergleiche innerhalb einer folgenden Gruppe von vier Bits erneut. Das umgestaltete logische Signal wird in Pont-Information umgewandelt, um den /erdichteten logisehen Wellenzug auf der abgerasterten Anzeigevorrichtung darzustellen. Dadurch ist es möglich, aine große Anzahl von Bits des logischen Signals darzustellen, ohne daß die Zahl der in einem Anzeigespeicher gespeicherten Wellenzugsegmente zu erhöhen ist. Durch Vorgabe der Zahl N ist es möglich, das Verdichtungsverhältnis beliebig zu wählen. Das Verdichtungsverhältnis ist N/N + 1. Durch die Verdichtung ist es auch möglich, die Signale mehrerer Eingangskanäle in einer seitenmäßigen Anzeige auf der Anzeigevorrichtung gleicnzeitig untereinander darzustellen.

Die Erfindung sowie Vorteile derselben werden im folgenden anhand eines durch Figuren veranschaulichten Ausführungsbeispiels näher erläutert.

Es zeigen:

Fig. 1 ein Blockdiagramm eines erfindungsgemäßen logischen Analysators,

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Pig. 2 eine Anzeige von unverarbeiteten Wellenzügen in vier Kanälen,

Pig. 3 eine Anzeige gemäß Fig. 2, jedoch mit verdichteten VJellenzügen,

Pig. 4 ein Flußdiagramm zum Erläutern eines erfindungsgemäßen Verfahrens zum Anzeigen eines logischen Signales,

Fig. 5 Speicherbereiche eines RAM, zum Erläutern des erfindungsgemäßen Verfahrens,

Fig. 6 Wellenzüge anhand derer dargestellt ist, wie

die Wellenzüge gemäß Fig. 3 aus denen gemäß Fig. 2 hervorgehen,

Flg. 7 eine seitenmäßige Anzeige verdichteter Wellenzüge untereinander auf einem Anzeigeschirm, und

Fig. 3 eins ausführlichere Darstellung der Speicherbereiche des RAM der Fig. 1 und 5·

Der mit einem anmeldegemäßen Verfahren arbeitende logische Analysator gen.äß Fig. 1 weist vier Sonden 1OA - IOD auf, die mit einen" Komparator 12 verbunden sind. Jede Sonde weist acht Spitzen auf, die mit AO - A7 bis DO - D7 bezeichnet sind und die dazu dienen, logische Signale in jeweils acht Kanälen aufzunehmen. Der Komparator 12 vergleicht die logischen Eingangssignale mit einem vorgegebenen Pegel, um den Signalpegel auf einen vorgegebenen logischen Pegel, z. B. den TTL-Pegel, einzustellen, der für jeden mit dom Komparator verbundenen Block, in der Darstellung t.lso für einen Erfassungsspeicher 14 und eine

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Triggerscha!tung l6 geeignet ist. Der Speicher 14 ist ein Hochgeschwindigkeits-RAM. Die Triggerschaltung 16 weist eine Worterkennungsschaltung und einen Zähler auf. Der Speicher 14 und die Triggerschaltung l6 sind mit einem Bus 20 verbunden, der einen Daten-, Adress- und einen Steuerbus aufweist. Eine Start/Stop-Steuerschaltung 22 startet die Speicherfunktion des Speichers 14, d. h. sie startet die Erfassung der Eingangsdaten abhängig von einem Anweisungssignal vom Bus 20 und beendet die Erfassung im Speicher 14 abhängig von einem Ausgangssignal der Triggerschaltung 16. Der Bus 20 ist weiterhin mit einer Zentraleinheit (CPU) 24 zum Beispiel einem Z80A Mikroprozessor, einem ROM 26, einem RAM 28, einem Tastenfeld 30, einer Anzeigesteuereinrichtung 32 und einem Taktsignalgenerator verbunden. Der Z80A Mikroprozessor ist in "Z8o/Z8OA CPU Technical Manual 03-0029-01" und "Z84OO, Z8o CPU Product Specification 00-2001-02" von Zilog beschrieben. Die Zentraleinheit 24 dient als Arithmetisch-Logische-Einheit und als Leitwerk zum Steuern des gesamten Systems abhängig von der Firmware des ROM 26 und unter Verwendung des RAM (CPU RAM) als Zwischenspeicher. Der RAM 28 beinhaltet einen Anzeigen-RAM-Bereich. Das Tastenfeld dient als externes Eingabemittel zum Steuern eines Kursors und zum Eingeben von Daten oder Steuersignaler durch eine Bedienperson. Der Taktsignalgenerator 36 gibt ein Taktsignal an jeden Block, dessen Frequenz durch ein Signal vom Bus 20 festgelegt ist. Die Taktfrequenz für die Zentraloinheit 24, den ROM 26, den RAM 28 und das Tastenfeld 30 ist zum Beispiel bei Verwendung des Mikroprozessors Z8OA als Zentraleinheit zu 4 MHz bestimmt. Die Anzeigesteuereinrichtung ist mit einer abgerasterten Anzeigevorrichtung 34, wie einer Kathodenstrahlröhre, verbunden und gibt ein horizontales Synchronisiersignal, ein vertikales Synchronisier-

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signal und ein Intensitätssignal abhängig von den Daten im Anzeigen-RAM-Bereich des RAM 28 ab.

Die Funktionsweise des logischen Analysators von Fig. 1 wird von der iHrfassung der Eingangsdaten bis zu deren Anzeige auf der Kathodenstrahlröhre nun angegeben. Eine Bedienperson wählt aus den Sonden lOA - IOD eine aus und verbindet sie mit der zu messenden Schaltung. Die Funktionsschritte sind die folgenden.

(1) Wenn die Bedienperson über das Tastenfeld 30 den Befehl eingibt, Eingangsdaten zu erfassen, gibt die Start/ Stop-Steuerscnaltung 22 ein Schreibbefehlssignal (Erfassungsstartsignal) an den Erfassungsspeicher 14 abhängig von einer Anweisung der Zentraleinheit 24.

(2) Der Speicher 14 erfaßt das logische Eingangssignal der gewählten Sonde über den Komparator 12 abhängig vom Schreibbefehlssignal und speichert das logische Signal sequentiell in vorbestimmten Speicherbereichen.

(3) Wenn die Triggerschaltung 16 in den Eingangsdaten ein Triggerwort feststellt und eine vorgegebene Zahl von Taktpulsen gezählt hat, gibt die Triggerschaltung 16 ein Signal an die Start/Stop-Steuerschaltung 22.

(4) Die Start/Stop-Steuerschaltung 22 gibt ein Erfassungsbeendigungssignal an den Speicher 14 abhängig vom Ausgangssignal der Triggerschaltung 16, so daß der Speieher 14 das Erfassen der Eingangsdaten beendet.

(5) Die Eedienperson gibt über das Tastenfeld 30 die Anweisung, die im Speicher 14 gespeicherten Daten darzustellen.

(6) Die Zentraleinheit 24 überträgt die im Speicher gespeicherten Daten in einen ersten Bereich im CPU RAM-Bereich des RAM 28. Wenn eine Wellenform-Verdichtungsanweisung gemäß einem anmeldegemäßen Verfahren über das Tastenfeld 30 eingegeben wird, erfolgt die Wellenzugverdichtung

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wie im folgenden im einzelnen beschrieben. Speicherinhalte werden als Pont-Information, zum Beispiel als Code-Signale vom CPU RAM-Bereich des RAM 28 in dessen Anzeigen-RAM-Bereich übertragen und darin gespeichert. Der Inhalt des Anzeigen-RAM-Bereichs wird durch die Kathodenstrahlröhre 3^ dargestellt.

Wie sich aus dem vorstehenden Punktionsablauf ergibt, bezieht sich die Anmeldung auf den sechsten Schritt.

Das Ergebnis einer anmeldegemäßen Wellenzugverdichtung

3.0 wird anhand der Fig. 2 und 3 kurz beschrieben. In Fig. 2 ist eine Bildschirmanzeige dargestellt, wie sie erfolgt, wenn die im CPU RAM-Bereich des RAM 28 gespeicherten Daten ohne Verdichtung, d. h. in normaler Anzeige, dargestellt werden. Auf der rechten Seite des Bildschirms sind die auf dem Schirm dargestellten Wellenzüge gestrichelt fortgeführt, was andeuten soll, daß diese Teile auf dem Schirm nicht dargestellt werden können, da im Speicher 14 mehr Daten gespeichert sind als sie auf dem Schirm dargestellt werden können. Es sind die Wellenzüge von vier Kanälen Al - Dl dargestellt, welche Bezeichnungen mit denen in Fig. β übereinstimmen. Nach dom anmeldegemäßen Verfahren werden die Wellenzüge von Fig. 2 einschließlich der gestrichelten Teile verdichtet und dann gemäß Fig. 3 dargestellt. MitAi.4-D1.4 sind auf der linien Seite der Darstellung die verdichteten Wellenzüge dargestellt, die durch Verdichten aus den Wellerizügen Al 1- Dl.Igemäß Fig. 2 hervorgegangen sind.

Ein anmeldegemäßes Verfahren wird nun unhand der Fig. 4 bis 6 beschrieben. Der Verfahrensablauf ist im Flußdlagramm der Fig. k dargestellt. In Pig. 5 ist der Inhalt des CPU RAM-Bereichs und des Anzeigen-RAM-Bereichs des RAM 28

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beispielhaft dargestellt. Die einzelnen Verdichtungsschritte werden anhand der Wellenzüge und der Bitfolgen von Pig. 6 näher erläutert.

Das Verfahren beginnt gemäß Pig. 4 damit, daß eine Bedienperson eine Zahl N aufeinanderfolgender Bedienschritte und eine Verdichtungsanweisung über das Tastenfeld j50 eingibt. Die Zahl N kann auch vorab auf einen vorbestimmten Wert gesetzt sein. Danach folgen folgende Verfahrensschritte.

Schritt (40): "θ" wird als Wert DTO unter einer Adresse ADO in einem Zwischenspeicher der Zentraleinheit gespeichert;

Schritt (42): Der erste Wert eines ersten Bereichs des CPU RAM (wie in Pig. 5 dargestellt) wird als Wert DTl unter einer Adresse ADl im Zwischenspeicher gespeichert, nachdem der Inhalt des Erfassungsspeichers 14 schon in den ersten Bereich des RAM 28 übertragen worden ist;

Schritt (44): Der nächste Wert im CPU-RAM wird als Wert DT2 unter einer Adresse AD2 des Zwischenspeichers gespeichert;

Schritt (46): Es wird beurteilt, ob der Wert DTl mit dem Wert DT2 übereinstimmt oder nicht. Ist dies der Fall, so folgt ein Schritt (48). Ist dies nicht der Fall, so folgt ein Schritt (50);

Schritt (48): Der Wert DTl (bzw. der Wert DT2) wird ausgegeben und der Wert DTl unter der Adresse ADO gespeichert;

Schritt (50): Der Wert DTO mit dem umgekehrten logischen Pegel wie der Wert DTO wird ausgegeben und der Wert DTO wird in der Adresse ADO gespeichert, d.h. die Werte JO DTO und DTO werden ausgewechselt;

Schritt (52): Der Ausgangswert der Adresse ADO wird im zweiten Bereich des CPU RAM gespeichert (wie in Fig. dargestellt);

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Schritt (54); Der Wpr>t DT2 unter der Adresse AD2 wird in der Adresse ADl als Wert DTl gespeichert;

Schritt (5β): Es wird beurteilt, ob alle Werte im ersten Bereich des CPU RAM, d. h. 252 Bits für jeden Kanal, verarbeitet worden sind. Falls NEIN, folgt Schritt (58), falls JA, folgt Schritt (62);

Schritt (58): Es wird beurteilt, ob der Vergleich des Schrittes (46) N-mal durchgeführt worden ist, wobei N eine ganze Zahl größer 2, im AusfUhrungsbeispiel 5 ist. Falls NEIN, folgt Schritt(44), falls JA, folgt Schritt (60);

Schritt (60): Der nächste Wert im ersten Bereich des CPU RAM wird unter der Adresse ADl des Zwischenspeichers als Wert DTl gespeichert;

Schritt (62): Der Wert im zweiten Bereich des CPU RAM wird als Font-Information im Anzeigen-RAM-Bereich gespeichert. Dies ist der letzte Schritt.

Wie oben beschrieben, folgt auf den Verfahrensschritt (58) der Schritt (60), wenn festgestellt wird, daß der Vergleich N-mal wiederholt worden 1st. Wenn der Vergleich also N-rnal hintereinander wiederholt worden 1st, wird er für einmal unterbrochen.

In Fig. 5 geben "OOOO" - "FFFF" an der linken Seite die Adressen des RAM 28 an. Der RAM 28 weist außer den ersten und zweiten Bereichen, auf die im vorigen Bezug genommen worden ist, den erwähnten Anzeigen-RAM-Bereich und Flaggenbereiche und einen Kellerspeicherbereich auf.

In Fig. 6 sind mitA1.i-A1.5bisDi.i-Di.an vier Gruppen jeweils fünf Signalfolgen dargestellt, wie sie bei einem anmeldegemäßen Verfahren auftreten. Die Fünfergruppen sind unter den Bezeichnungen A-D jeweils zusammengefaßt. Wellenzüge A1.1 Bl. 1 Cl.mnd DlisowieA1.4,B1 .A,Cl .4 und D1 .^entsprechen

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den Wellenzügen gemäß den Pig. 2 bzw. 3. Mit Allist ein Wellenzug bezeichnet. UnterA1.2 sind die zugehörigen logischen Pegel '¹I" und "θ" dargestellt. UnterAi.3 sind diejenigen logischen Pegel dargestellt, die durch ein Vergleichsverfahren gemäß dem Schritt (46) von Fig. 4 erhalten werden. Diese Pegel sind inA1.5nochmals wiedergegeben, jedoch dann direkt unter einen WellenzugAI .4 geschrieben, der aus den logischen Fegein vonA1.3hervorgeht.

Der Übergang der BitfolgeAI.3 aus der BitfolgeA1.2 wird im folgenden erläutert. Zunächst wird logisch 0 als Wert DTO unter der Adresse ADO im Zwischenspeicher der Zentraleinheit 24 gespeichert, wie dies im Schritt (4o) von Pig. 4 angegeben ist. Der erste Wert aus dem ersten Bereich des CPU RAM, d. h. der Wert logisch 1 der Unten Position vonA1.2in Pig. 6 wird dann als V.'ert DTl unter der Adresse ADl des Zwischenspeichers gespeichert, wie dies im Schritt (42) von Pig. 4 angegeben ist. Der nächste Wert des CPU RAM, d. h. der Wert logisch 0 der zweiten Position von links von A2 in Pig. 6 wird als Wert DT2 unter der Adresse AD2 des Zwischenspeichers gespeichert, wie dies im Schritt (4¹I) von Fig. 4 angegeben ist. Im Schritt (46) der Fig. 4 wird dann entschieden, ob die Daten DTl und DT2 gleich sind oder nicht. Im Beispielsfall der Fig. 6 wird der vom Wert DTO unterschiedliche Wert, d. h. der Wert logisch 1, unter der Adresse ADO gespeichert, da der V.'ert DTl sich vom Wert DT2 unterscheidet. Der Viert logisch 1, der unter der Adresse ADO gespeichert ist, entspricht dem Wert logisch 1 der ersten linken Position der Signalfolge vonAi.3 Gemäß den Schritten (52) bis (56) von Fig. 4 wird beurteilt, ob der Vergleich schon dreimal, beim vorliegenden Ausführungf-'beispiel, durchgeführt worden ist. Da der Vergleich jedoch erst einmal durchgeführt worden ist, wird der nächste Wert des CPU RAM, d. h. der dritte Wert von

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links, also logisch 0 beiAi.2als Wert DT2 unter der Adresse AD2 des Zwischenspeichers gemäß dem Schritt von Pig. 4 gespeichert. Es soll darauf Hingewiesen werden, daß der Wert unter der Adresse AD2 als Wert DTl, also als logisch 0, unter der Adresse ADl im Schritt (54) gespeichert wird. Der Wert DTl wird mit dem Wert DT2 vorglichen. Da beim AusfUhrungsbeispiel der Wert DTl mit dem VJert DT? übereinstimmt, wird der Wert DTl bzw. der Wert DT2, nämlich logisch 0, unter der Adresse ADO gespeichert. Der V.'ert logisch 0, der unter dieser Adresse ADO gespeichert ist, entspricht dem Wert logisch 0 in der zweiten Position von links der Signalfolge vonA1.3 Entsprechend wird der Wert logisch 1 in der dritten Position von links der Signalfolge A1.3Uber die Schritte (52) bis (58) und (46) erhalten.

Der Vergleich wird also dreimal durchgeführt und der nächste Viert des ersten Bereichs des CPU RAM, d. h. der Wert logisch 1 in der fünften Position von links vonA1.2 wird als Wert DTl unter der Adresse ADl des Zwischenspeichers gespeichert, wie dies im Schritt (Co) von Fig. 4 angegeben ist. Der nächste V.'ert im CPU RAM, d. h. der VJert logisch 1, der sechsten Position von links vonA1.2Wird als Viert DT2 unter der Adresse AD2 des Zwischenspeichers gespeichert und die oben beschriebenen Schritte werden wiederholt. Die logischen Pegel der vierten und der fünften Position von links der Signalfolge Λ1.2werden nicht miteinander verglichen. Bei der Ausführungsform wird der Vergleich also für einmal unterbrochen, nachdem er dreimal durchgeführt worden ist. Wenn alle Werte des erster Bereichs des CPU RAM, also z. B. 252 Bits für jeden Kanal verarbeitet sind, werden die Daten des zweiten Bereichs des CRT ram als Font-Information im Anzeigen-RAM-Bereich gespeichert, wie in Schritt (62) von Fig. 4 angegeben. Die Verdichtung der WellenzügeB1.1.,C1.1 und D1.1in die Wcllenzüge B1.4,C1.4 und D1.A in Fig. 6 erfolgt in gleicher Weise wie die Verdichtung

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des Wellenzugs Al .1 in den VJellenzug Al .4 so daß keine nähere Erläuterung erfolgt.

Bei der Ausführurigsform von Pig. C wird der Vergleich einmal unterbrochen, nachdem er dreimal durchgeführt WOrden ist und dann wieder aufgenommen. Es ist jedoch ersichtlich, daß das Verdichtungsverhältnis über die Zahl der Vergleichsschritte gesteuert worden kann. Wenn die Zahl der Vergleichsschritte vor einmaliger Unterbrechung drei ist, ist das Verdichtungsverhältnis 3/4. Wenn der Vergleich N-mal durchgeführt wird und dann für einmal unterbrochen wird, gilt für das Verdichtungsverhältnis ganz allgemein der Wert N/(N +1).

Bei der Erläuterung der Fig. 4 und 6 wurde davon ausgegangen, daß eine Anfangsbedingung dadurch festgesetzt wird, daß der Wert logisch 0 als Wert DTO unter der Adresse ADO des Zwischenspeichers gespeichert wird, wie dies z. B. in Schritt (4o) von Pig. 4 angegeben ist. Jedoch kann auch der Wert logisch 1 als Wert DTO gespeichert werden. Wenn als Anfangswert für DTO der Wert logisch 1 vorgegeben ist, ist der erste logische Wert im Signalzug ai .4 von Pig. 6 der Wert logisch 0. Es kann vorkommen, daß der logische Pegel des ersten Bit des verdichteten Signalzuges vom ersten Bit des Ausgangssignalzuges verschieden ist, wenn ein erfindungsgemäßes Verfahren verwendet wird. Dies macht jedoch dem gewünschten Ergebnis keinen Abbruch, die Signalfolge so zu verdichten, daß sie ganz auf einem Anzeigeschirm dargestellt werden kann, um so den Verlauf des ursprünglichen Signalzuges ermitteln zu können. Um das erste Bit des verdlchteten Wellenzuges mit dem ersten Bit des ursprünglichen Wellenzuges übereinstimmend zu machen, kann der Wert DTO im Schritt (¹VO) von Fig. 4 abhängig vom ersten Bit des

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Ausgangs-Slgnalzuges bestimmt werden. Wenn das firste Bit des Ausgangs-Signalzuges logisch 1 ist, wird der Wert logisch 0 als Wert DTO Im Schritt (40) gespeichert. Venn das erste Bit des Ausgangs-Signalzuges logisch 0 ist, wird der Wert logisch 1 als Ausgangswert DTO gespeichert. Um einen. Teil des Signalzuges genau beobachten zu können, kann der Ausgangs-Signalzug angezeigt werden.

Bei der anhand der Fig. 4 beschriebenen AusfUhrungsform werden die Werte des zweiten Bereichs des CPU RAM als Pont-Information im Anzeigen-RAM-Berei-jh gespeichert, nachdem alle Daten des ersten Bereiches des CPU RAM verarbeitet worden sind, wie dies anhand der- Schritte (56) und (62) beschrieben worden ist. Es ist jedoch auch möglich, zu beurteilen, ob der zweite Bereich die einem Pont entsprechenden Daten speichert, wenn ein jeweiliger Vergleich beendet ist, und die einem Pont entsprechenden Daten in den Anzeigen-RAM-Bereich zu übertragen, wenn der zweite Bereich die einem Font entsprechenden Ausgangssignale speichert. Es kann also ein zusätzlicher Beurteilungsschritt zwischen die Schritte (54) und (56) von Fig. 4 eingefügt werden, um zu beurteilen, ob der zweite Bereich des CPU RAM das Ausgangssignal von der Adresse ADO siebenmal gespeichert hat (1 Font weist 7 Bits auf). Wenn der zweite Bereich des CPU RAM das Ausgangssignal von der Adresse ADO noch nicht siebenmal gespeichert hat, folgt der Schritt (56). Wenn der zweite Bereich das Ausgangssignal von der Adresse ADO siebenmal gespeichert hat, führt das Ausgangssignal des zusätzlichen Beurteilungsschrittes zu einem weiteren zusätzlichen Schritt, in dem die sieben Ausgangssignale aus dem zweiten Bereich als ein Pont im Anzeigen-RAM-Bereich gespeichert werden. Danach folgt der Schritt (56). Der Schritt (62) wird ausgelassen. Bei einem derartigen Verfahren kann der zweite Boruich des CPU RAM geringe Kapazität aufweisen.

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Anhand der Pig 7 und 8 wird eine Scitendarstcllung mit einem anmeldegemäßen Verfahren erläutert. Eine Bedienperson legt Sonden und Sondenspitzen über das Tastenfeld fest, deren Signale jeweils gemeinsam als Seite auf dem Anzeigeschirm dargestellt werden sollen. Dies geschieht wie folgt.

(1) Die über das Tastenfeld ausgewählten Sondennummern und Sondenspitzennummern für jede Seite werden im CPU RAM als Plaggen gespeichert;

(2) die Werte im ersten Bereich des CPU RAM werden in der Reihenfolge der Plaggen der ausgewählten Seite gelesen;

(3) die ausgelesenen Werte werden als Font-Information im Anzeigen-RAM mit jeweils sieben Bits gespeichert und dort werden weiterhin die ausgewählte Seite und die Proben spitzennummer-n ebenfalls ηIs Font-Iriformation gespeichert.

Ein Beispiel einer Seitenanzeige mit einer anmeldegemäßen ttellenzugverdichtung ist in Pig. 7 dargestellt. Die umrahmte Anzeige "Seite - l" in der Mitte oben bedeutet, daß auf dem Schirm die erste Seite angezeigt wird. Mit den umrahmten Bezeichnungen AO - D3 auf der linken Seite sind die Nummern der ausgewählten Sonden und Sondenspitzen angegeben. Die Buchstaben bedeuten dabei die jeweilige Sonde und die Zahlen die jeweilige Sondenspitze. Die dargestellten Sigaalfolgen sind aus den an den jeweiligen Sondenspitzen empfangenen Signalen gebildet.

Fig. B zeigt beispielshaft einen Inhalt des RAM 28. Mit Sonde 1OA bit:·. Sonde IOD bezeichnete Bereiche sind Teile des ersten Bereichs des RAM 28. Mit Seite 1 bis Seite 4 bezeichnete Bereiche sind Teile dos Plaggenbereichs. Der mit Sonde ICA bis Sonde IOD bezeichnete erste Bereich des

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RAM 28 speichert die Einp;angssigriale aus den Sonden 1OA IOD. Die mit Seite 1 - Seite 4 bezeichneten Plaggenbereiche speichern als Plaggen die Daten, die sich auf diejenigen Sonden und Sondenspitzen einer Seite beziehen, die die Bedienperson über das Tastenfeld ausgewählt hat. Bei der anmeldegemäßen Seitendarstollung kann die Bedienperson also beliebig die Signale der verschiedenen Sonden und Sondenspitzen auswählen, um sie über Eingabe mittels des Tastenfeldes zusammenzustellen und gemeinsam auf dem Anzeigeschirm darzustellen, Auf diese Art und Weise ist es einfach, die Signale verschiedener Sonden und Sondenspitzen zu beobachten und miteinander zu vergleichen. Darüber hinaus ist es nicht erforderlich, bestimmte Sonden und Sondenspitzen mit bestimmten Punkten einer überprüften Schaltung zu verbinden, so daß die Schaltung auf einfache Art und Weise überprüft werden kann.

Durch ein anmeldegemäßes Verfahren wird also eine aus einer großen Anzahl von Bits bestehende Signalfolge verdichtet und auf der begrenzten Anzeigefläche einer Anzeigevorrichtung eines logischen Analyoators dargestellt, so daß es möglich ist, den Verlauf eines langen Signalzuges zu beobachten, der nicht ganz auf dem Schirm dargestellt werden kann. Das Verdichtungsverhältnis kann beliebig gewählt werden, so daß es möglich 1st, Eingangssignale unterschiedlicher Länge so zu verdichten, daß sie auf einer Schirmfläche dargestellt werden können. Darüber hinaus ist es mit einer anmeldegemäßen Seitendarstellung möglich, gewünschte Eingangssignale gemeinsam auf einen Schirm unabhängig von dem Verbindungsverhältnis zwischen der überprüften Schaltung und den Sondenspitzen darzustellen.

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Ein anmeldegemäßes Verfahren zum Darstellen eines logischen Signales eignet sich, wie beschrieben, für eine abgerasterte Anzeigevorrichtung. Das Verfahren kann jedoch genauso ßut für ein System mit X-Y-Anzeige angewandt werden. In diesem Pail \'erden die verdichteten Werte auf die Y-Achse gegeben und ein Rampen(Sägezahn)- oder ein Treppen-Signal wird auf die X-Achse gegeben. Darüber hinaus kann auf dem Schirm ein Hinwels angezeigt werden, wenn das Eingangssignal verdichtet dargestellt ist.

Claims

R MEER-MULLER-STElKfMEISTER PATENTANWÄLTE — EUROPEAN PATENT ATTORNEYS Dipl.-Chem. Dr, N. ter Mc-: ' Dipl -Ing. H. Steinmeister S&iXee ζ Μϋ"ΘΓ Artur-LadebsoK-Strasae ö, D-aOOO MÜNCHEN 22 D-4800 BIELEfELD 1 MM M'Ho/b S-'T 108 G -δ- Feb. 1983 SONY TIiKTRONIX CORPORATION 7-35 Kitashinagawa 6-chome Shinagawa-ku, Tokyo l4l, Japan Verfahren zum D'>r-s',pllen einen logischen r).i;rn;ilen Priorität: 16. Februar 1982, Japan, Ser.No. 57-23065 P a t e η t a η s ρ r "ι ο h e

1.) Verfahren zum Darstellen eines logischen Signales aufeinanderfolgender Bits, gekennzeichnet durch folgende Schritte:

- der logische Pegel eines jeden vorliegenden Bits

wird mit dem logischen Pegel des vorhergehenden Bits verglichen,

- stimmen die Pegel der verglichenen Bits überein, wird ein Bit mit demselben Pegel ausgegeben,

- ist der Pegel des vorliegenden 5its unterschiedlich von dem des vorhergehenden, wird ein Bit mit einem Pegel ausgegeben, der der umgekehrte logische Pegel des vorhergehenden Vergleichsergebnisses ist,

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- nach N-maligem (N: ganze Zahl größer2 )Durchfuhren

des Vergleichs wird die Vergleichsdurchführung unterbrochen und

- für jede folgende Gruppe von N + 1 Bits wird der aufeinanderfolgende Vergleich und die Unterbrechung wiederholt,

- wobei das durch den Vergleich erhaltene logische Signal angezeigt wird.

2. Verfahren nach Anspruch 1, gekennzeichnet durch

- Speichern des durch den wiederholten Vergleich erhaltenen Signals als Pont-Information und

- Anzeigen des logischen Signals auf einer abgerasterten Anzeigevorrichtung (3^) in Übereinstimmung mit der Pont-Information.

3· Verfahren nach Anspruch 1, gekennzeichnet durch

- Speichern des Ausgangssignals eines Vergleiches als Font-Information,

- Wiederholen des Vergleiches der Unterbrechung und des Speicherns und

- Anzeigen des logischen Signals auf einer abgerasterten Anzeigevorrichtung (3²O abhängig vom gespeicherten Ausgangssignal.

4. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die verdichteten Signalzüge von mehreren Sondenspitzen (Ao - D7) wahlweise gleichzeitig angezeigt werden.

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5. Verfahren nach einem der vorstehenden Ansprüche, gekennzeichnet durch folgende Verfahrenssehritte:

(a) der logische Pegel eines vorhergehenden Bits wird

in einer ersten Adresse eines Speichers gespeichert,

(b) der logische Pegel eines vorliegenden Bits wird

in einer zweiten Adresse des Speichers gespeichert,

(c) der Pegel in der ersten Adresse wird mit dem in der zweiten Adresse verglichen,

(d) weisen beide Vergleichsbits denselben Pegel auf, wird dieser ausgegeben,

(e) weisen beide Vergleichsbits unterschiedlichen Pegel auf, wird mit dem in einer dritten Adresse gespeicherten Pegel des vorhergegangenen Vergleichs verglichen und der zum vorherigen Vergleichspegel um

gekehrte Pegel ausgegeben,

(f) der neue Vergleichspegel wird in der dritten Adresse gespeichert,

(g) der Pegel in der zweiten Adre3se wird in der ersten Adresse gespeichert,

(h) der Pegel des nächsten Bit wird in der zweiten

Adresse gespeichert,
(i) Rückkehr zum Schritt (c),

(j) die Schritte (c) bis (i) werden wiederholt, (k) der Schritt (c) wird nach seiner N-maligen (N: ganze

Zahl größer 2) Ausführung einmal ausgelassen und (1) die Schritte (c) bis (k) werden wiederholt bis alle

Daten des logischen Folgesignals verarbeitet sind.

6. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß in der ersten Adresse der umgekehrte Pegel des ersten Bits der logischen Signalfolge im Schritt (a) und sein logischer Pegel in der zweiten Adresse im zweiten Schritt (b) gespeichert wird.