DE3303131C2 - Verfahren zur Herstellung einer Halbleiteranordnung - Google Patents

Verfahren zur Herstellung einer Halbleiteranordnung

Info

Publication number
DE3303131C2
DE3303131C2 DE3303131A DE3303131A DE3303131C2 DE 3303131 C2 DE3303131 C2 DE 3303131C2 DE 3303131 A DE3303131 A DE 3303131A DE 3303131 A DE3303131 A DE 3303131A DE 3303131 C2 DE3303131 C2 DE 3303131C2
Authority
DE
Germany
Prior art keywords
ion implantation
semiconductor device
dose
manufacturing
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE3303131A
Other languages
English (en)
Other versions
DE3303131A1 (de
Inventor
Takashi Kamakura Kanagawa Ajima
Yutaka Yokosuka Kanagawa Koshino
Jiro Yokohama Ohshima
Toshio Yokosuka Kanagawa Yonezawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Publication of DE3303131A1 publication Critical patent/DE3303131A1/de
Application granted granted Critical
Publication of DE3303131C2 publication Critical patent/DE3303131C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

Beschrieben ist ein Verfahren zur Herstellung einer Halbleiteranordnung, bei dem durch Ionenimplantation ein Fremd atom in einen Fremdatomausbildungsbereich eines Halbleitersubstrats (1) eingebaut wird. Vor oder nach der Ionenimplantation werden in den Fremdatomausbildungsbereich Siliziumionen in einer Dosis von 1 · 10 ↑1 ↑3 bis 1 · 10 ↑1 ↑5/cm ↑2 implantiert und anschließend eine Aktivierungsbehandlung unterworfen, um auf der Oberfläche des Halbleitersubstrats (1) eine epitaxial aufgewachsene Erhebung (7) auszubilden, die als Ausrichtmarkierung in einem anschließenden Maskenausrichtschritt für ein photolithographisches Verfahren benutzbar ist.

Description

dadurch gekennzeichnet, daß die Erhebung (7) als Ausrichtmarkierung bei einem anschließenden Maskenausrichtschritt benutzt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Siliziumionendosis 1 · 1014 bis 5 · lO'Vcm2 beträgt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Aktivierungsbehandlung aus einer Wärmebehandlung bei einer Temperatur von 800 bis 1200° C besteht.
Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiteranordnung nach dem Oberbegriff des Patentanspruchs 1.
Ein derartiges Verfahren, bei dem Siliziumionen mit einer Dosis von lO'Vcm2 oder weniger in z. B. mit Bor implantierte Fremdatomausbildungsbereiche eines Silizium-Substrats eingebracht und anschließend durch eine Wärmebehandlung oder durch Laserbestrahlung aktiviert werden, ist z. B. aus »Nuclear Instruments and Methods«, Bd. 182/183, 1981, S. 675-682 bekannt. Kristalldefekte in den epitaxial aufgewachsenen Bereichen können damit weitgehend reduziert werden, so daß die so hergestellten Halbleiteranordnungen duch einen sehr niedrigen Rausch- bzw. Störsignalpegel ausgezeichnet sind.
Über die Anbringung bzw. Ausrichtung von Masken in anschließenden Herstellungsschriften ist in der genannten Druckschrift nichts ausgesagt. Üblicherweise muß ein Verfahrensschritt zur Ausbildung einer Maskenausrichtmarkierung wie folgt durchgeführt werden:
1. Vor Erzeugung einer Maske für die Ionenimplantation wird auf der Oberfläche der Trennoxidschicht oder des Halbleitersubstrats mittels einer anderen Maske eine Maskenausrichtmarkierung vorgesehen, die für den Photolithographievorgang im an-5Οπΐ6υέΓιιι6Γι ArucitSgäug uCHGiigi WiTu.
2. Nach Erzeugung des Resistschichtmusters als Maske für die Ionenimplantation wird unter Benutzung des Resistschichtmusters als Maske in der unter dieser Resistschicht befindlichen Oxidschicht mindestens eine Öffnung so ausgebildet, daß sie das unter der Oxidschicht befindliche Halbleitersubstrat erreicht. Eine solche öffnung dient als Ausrichtmarkierung für den anschließenden Photolithographievorgang.
Das unter 1. beschriebene Verfahren benötigt eine größere Zahl von Photolithographie-Arbeitsschritten, die hohe Fertigungskosten bedingen und ein Problem bezüglich der Genauigkeit der Mustergestalt aufwerfen.
Bei dem unter 2. beschriebenen Verfahren kann beim
unmittelbaren Implantieren von Fremdatomen in das
ίο Halbleitersubstrat über die ausgebildete öffnung ein Kristalldefekt hervorgerfen werden. Dabei ist es sehr
schwierig, die Ätztiefe bei der Ausbildung der öffnung genau zu steuern.
Aufgabe der Erfindung ist die Schaffung eines Verfahrens zur Herstellung einer Halbleiteranordnung mittels einer genauen und dennoch vereinfachten Maskenausrichtung, ohne daß der Rausch- bzw. Störsignalpegel der Halbleiteranordnung beeinträchtigt wird.
Ciese Aufgabe wird bei einem Verfahren nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnenden Teil enthaltene Maßnahme gelöst
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 und 3.
Durch das erfindungsgemäße Verfahren kann trotz Vereinfachung der einzelnen Fertigungsschritte eine Halbleiteranordnung mit niedrigem Rausch- bzw. Störsignalpegd erhalten werden.
Im folgenden ist ein bevorzugtes Ausführungsbeispiel der Erfindung anhand der Zeichnung näher erläutert. Es zeigen
Fig. 1 und 2 Teilschnittansichten zur Veranschaulichung der Arbeitsgänge bei der Herstellung eines Bipolartransistors und
Fig.3 eine graphische Darstellung der Beziehung zwischen der Siliziumionendosis und dem Rausch- bzw. Störsignalpegel bei dem Bipolartransistor.
Nachstehend ist die Erfindung in Anwendung auf die Herstellung eines Bipolartransisors anhand der F i g. 1 und 2 erläutert.
Auf der Oberfläche z. B. eines n-Typ-Halbleitersubstrats 1 wird eine Isolier- bzw. Zwischenoxidschicht 2 mit einer Dicke von z. B. 100 nm geformt. Auf der Zwischenoxidschicht 2 wird sodann eine Resistschichl 3 mit einer Dicke von z. B. 1,5 μίτι ausgebildet. Auf photolithographischem Wege wird gemäß F i g. 1 eine Öffnung 4 in der Resistschicht 3 ausgebildet. Nun werden unter Verwendung der Resistschicht 3 als Maske in einen Obcrflächenbereich 8a des Halbleitersubstrats 1 Siliziumionen in einer Dosis von beispielsweise 1 · 10'Vcm2 (die Siliziumionenimplantation kann in einer Dosis von 1 · K)'1 bis 1 · lO'Vcm2, vorzugsweise von 1 - 1014 bis 5 · lO'Vcm2 erfolgen) implantiert. Auf ähnliche Weise werden Fremdatome (z. B. Borionen) in einer vorbestimmten Dosis von 5 · lO'Vcm2 in die so ausgebildete Halbleiteranordnung implantiert. Durch Wärmebehandlung der Halbleiteranordnung bei 12000C werden die implantierten Siliziumionen zur Ausbildung einer epitaxial aufgewachsenen Erhebung 7 aktiviert. Gleichzeitig wird das in den Bereich 8a implantierte Bor durch
j:~ wiu u-i ii i.* „
uiv ir αϊ iiivL/viiattuiuiig ciiviivivi
zone eines Bipolartransistors entsprechender ρ'-Bereich 8 entsteht. Eine Temperatur von 1000° bis 12000C ist erforderlich, um die Siliziumionen und die Fremdatomionen zu aktivieren und die Fremdatomionen cindiffundieren zu lassen. Eine Temperatur von 800" bis 12000C reicht jedoch aus, um lediglich die Siliziumioncn zu aktivieren.
Anschließend wird gemäß F i g. 2 die Resistschicht 3 abgetragen. Nach einem an sich bekannten Verfahren wird auf photolithographischem Wege im p+-Bereich 8
f§ ein nicht dargestellter η+-Bereich erzeugt, worauf mit
I? den betreffenden aktiven Bereichen verbundene Elek-
0 troden ausgebildet werden und auf diese Weise ein npn-
jg Bipolartransistor hergestellt wird.
p* Da der Fremdatomausbildungsbereich 8 eine Erhe-
■'.·*. bung 7 aufweist, läßt sich die Maskenausrichtung unter
:J Heranziehung der Erhebung 7 als Ausrichtmarkierung
ä einwandfrei durchführen, wenn nach der Herstellung
;| des Fremdatomausbildungsbereichs 8 ein photoiitho-
t? graphisches Verfahren durchgeführt wird.
η Die auf beschriebene Weise hergestellte Halbleiter-
vj anordnung besitzt einen niedrigen Rausch- bzw. Störsi-
% gnalpegel {In /HZ mit In = Störsignalstrom des Transi-
0 stors und hfC = Stromverstärkungsfaktor) von 150 bis % 20CpA.
P Bei einer Siliziumionendosis von unter 1 · lOWcm2 ist
t? die Ausbildung der Erhebung 7 zu gering, und der
1 Rausch- oder Störsignalpegel der Halbleiteranordnung j? kann in diesem Fall nicht ausreichend verringert wer- ■4: den. Bei einer 1 · lO'Vcm2 übersteigenden Silizium-■'i ionendosis treten in dem Bereich des Halbleitersub-
ί·, slrats, in welchen die Siliziumionen implantiert werden,
j; zahlreiche Kristalldefekte auf. Die dabei erhaltene
j;' Halbleiteranordnung besitzt einen hohen Rausch- bzw.
&. Slörsignalpegel.
f' Eine Untersuchung der Beziehung zwischen der SiIi-
K ziumionendosis und dem Rausch- oder Störsignalpegel
|f der Halbleiteranordnung führt zu den in Fig.3 veran-
|ΐ schaulichten Ergebnisen. Aus der graphischen Darstel-
fi lung von F i g. 3 geht hervor, daß der Rausch- oder Stör-
'0 signalpegel der Halbleiteranordnung bei einer Silizium-
U ionendosis von 1 · 1013 bis 1 ■ 10'Vcm2 verringert wer-
]■? den kann und im Bereich zwischen 1 · 1014 und
;■ 5 · lO'Vcm2ein Minimum hat.
i- Die Höhe der durch die Aktivierungsbehandlung im angegebenen Dosierungsbereich aufgewachsenen Er-
; hebung 7 wird mit 40 bis 50 nm gemessen.
'■>■. Beim beschriebenen Ausführungsbeispiel erfolgt die
;;' Implantation von Siliziumionen vor der lonenimplanta-
i tion eines Fremdatoms, wie Bor, doch kann sie auch
ί nach der Fremdatomimplantation erfolgen.
'
Hierzu 1 Blatt Zeichnungen
65

Claims (1)

Patentansprüche:
1. Verfahren zur Herstellung einer Halbleiteranordnung, bei dem
a) durch Ionenimplantation Fremdatome in einen Fremdatomausbildungsbereich (Sa) eines Halbleitersubstrats (1) eingebracht werden,
b) vor oder nach dem Ionenimplantationsschritt durch Ionenimplantation Siliziumionen in einer Dosisvonl · 10!3bisl · 10I5/cm2in den Fremdatomausbildungsbereich (8a) eingebracht werden und
c) die eingebrachten Siliziumionen unter Ausbildung einer epitaxial aufgewachsenen Erhebung (7) auf der Oberfläche des Halbleitereubstrats (1) einer Aktivierungsbehandlung unterworfen werden,
DE3303131A 1982-02-01 1983-01-31 Verfahren zur Herstellung einer Halbleiteranordnung Expired DE3303131C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57014671A JPS58132922A (ja) 1982-02-01 1982-02-01 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE3303131A1 DE3303131A1 (de) 1983-08-18
DE3303131C2 true DE3303131C2 (de) 1986-11-27

Family

ID=11867674

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3303131A Expired DE3303131C2 (de) 1982-02-01 1983-01-31 Verfahren zur Herstellung einer Halbleiteranordnung

Country Status (3)

Country Link
US (1) US4479830A (de)
JP (1) JPS58132922A (de)
DE (1) DE3303131C2 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4586243A (en) * 1983-01-14 1986-05-06 General Motors Corporation Method for more uniformly spacing features in a semiconductor monolithic integrated circuit
US5942805A (en) * 1996-12-20 1999-08-24 Intel Corporation Fiducial for aligning an integrated circuit die
US5956564A (en) * 1997-06-03 1999-09-21 Ultratech Stepper, Inc. Method of making a side alignment mark
US6080513A (en) * 1998-05-04 2000-06-27 International Business Machines Corporation Mask and method for modification of a surface
TWI484536B (zh) * 2011-06-30 2015-05-11 Toshiba Kk 模板基板及其製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1269359A (en) * 1968-08-22 1972-04-06 Atomic Energy Authority Uk Improvements in or relating to semiconductors and methods of doping semiconductors
US3925106A (en) * 1973-12-26 1975-12-09 Ibm Ion bombardment method of producing integrated semiconductor circuit resistors of low temperature coefficient of resistance
NL7511838A (nl) * 1975-10-09 1977-04-13 Philips Nv Kleurscheidende prismacombinatie.
DE2627855A1 (de) * 1976-06-22 1977-12-29 Siemens Ag Halbleiterbauelement mit wenigstens zwei, einen pn-uebergang bildenden zonen unterschiedlichen leitungstyps sowie verfahren zu dessen herstellung
US4069068A (en) * 1976-07-02 1978-01-17 International Business Machines Corporation Semiconductor fabrication method for improved device yield by minimizing pipes between common conductivity type regions
US4133704A (en) * 1977-01-17 1979-01-09 General Motors Corporation Method of forming diodes by amorphous implantations and concurrent annealing, monocrystalline reconversion and oxide passivation in <100> N-type silicon
US4144100A (en) * 1977-12-02 1979-03-13 General Motors Corporation Method of low dose phoshorus implantation for oxide passivated diodes in <10> P-type silicon

Also Published As

Publication number Publication date
US4479830A (en) 1984-10-30
JPS58132922A (ja) 1983-08-08
DE3303131A1 (de) 1983-08-18

Similar Documents

Publication Publication Date Title
DE3012363C2 (de) Verfahren zur Bildung der Kanalbereiche und der Wannen von Halbleiterbauelementen
DE2628407C2 (de) Verfahren zum Herstellen von dielektrischen Isolationszonen
DE2934970C2 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE3402629A1 (de) Verfahren zur herstellung einer halbleitereinrichtung
CH615781A5 (de)
DE3024084A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE1544275C3 (de) Verfahren zur Ausbildung von Zonen unterschiedlicher Leitfähigkeit in Halbleiterkristallen durch Ionenimplantation
DE2260229B2 (de)
DE2633714C2 (de) Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung
DE2449012A1 (de) Verfahren zur herstellung von dielektrisch isolierten halbleiterbereichen
DE2103468B2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE3138140C2 (de)
DE3303131C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE1923035A1 (de) Verfahren zur Herstellung eines Halbleiterelements mit Passivierfilm
EP0028786B1 (de) Ionenimplantationsverfahren
DE3039009C2 (de) Sperrschicht-Feldeffekttransistor
DE2020531C2 (de) Verfahren zur Herstellung von Silizium-Höchstfrequenz-Planartransistoren
DE3115029A1 (de) &#34;verfahren zur herstellung eines integrierten bipolaren planartransistors&#34;
DE1514073B2 (de) Verfahren zum Verringern der Dicke einer Schicht eines mehrschichtigen Halb leiterkorpers
DE1546014A1 (de) Verfahren zum AEtzen von Metallschichten mit laengs der Schichtdicke unterschiedlicher Zusammensetzung
DE1268746C2 (de) Verfahren zum herstellen einer vielzahl von planartransistoren
EP0003733B1 (de) Verfahren zur Erzeugung abgestufter Fenster in Materialschichten aus Isolations- bzw. Elektrodenmaterial für die Herstellung einer integrierten Halbleiterschaltung und nach diesem Verfahren hergestellter MIS-Feldeffekttransistor mit kurzer Kanallänge
DE1614691A1 (de) Verfahren zur Herstellung von Halbleiterbauelementen nach der Planartechnik unter Verwendung von Bor als Dotierungsmaterial
DE2623687B2 (de) Verfahren zum Messen der Dicke einer epitaxial auf ein Substrat aufgewachsenen Schicht
DE2532608A1 (de) Monolithisch integrierte schaltung und planardiffusionsverfahren zur herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8128 New person/name/address of the agent

Representative=s name: HENKEL, G., DR.PHIL. FEILER, L., DR.RER.NAT. HAENZ

D2 Grant after examination
8327 Change in the person/name/address of the patent owner

Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP

8363 Opposition against the patent
8331 Complete revocation