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SCHALTUNGSANORDNUNG ZUM ERZEUGEN EINES DATENSIGNALS
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Die Erfindung bezieht sich auf elne Schaltungsanordnung gemäß dem
Oberbegriff des Anspruchs 1. Eine derartige Schaltungsanordnung wird in einem offenkundig
vorbenutzten Datenzeilensender des Instituts für Rundfunktechnik verwendet.
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Im Bereich der vertikalen Austastlücke eines Fernsehsignals (Fig.
1A) werden eine Reihe spezleller Signale, insbesondere Prüf- und Datensignale 10
übertragen.- Datenbe-lnhaltende Zellen sind einerseits zur Obertragung von Vldeolnformatlonen
(alphanumerisch-graphische Textinformation) vorgesehen, wofür die NRZ-Modulation
(= no return to zero) zur Anwendung kommt. Daneben aber werden im Fernsehleltungsnetz
der Bundesrepublik Deutschland und Berlin West und auf den Fernseh-Fernleitungsverbindungen
im Bereich der Europäischen Rundfunkunion CUER, EBU) Datenzeilenübertragungen In
Biphase-Modulation vorgenommen, wofür die Zel-len 16 und .32.9 vorgesehen sind (Technical
Centre of the European Broadcasting Union, Tech. 3217-E). Bislang dienten dlese
Daten nur innerbetrieblichen Zwecken wie Meßwertübermittlung, Signal identifikation
oder Zweiton-Statusübertragung bis zu den Sendern. Für die
Zukunft
ist Jedoch geplant, Im Bereich der Bundesrepublik Deutschland und Berlin West in
diesen Zeilen und mit der dort angewandten Biphase-Modulation auch Zusatzinformationen
mtzuübertragen und auszustrahlen, beispielsweise zur Beitragskennzeichnung und damit
zur beitragsgesteuerten Stgnalaufzeichnung bel Videorecordern.
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Die Blphase-Modulatlon, im Englischen exakt als Biphaselevel-code
und Im Deutschen bisweilen als Rlchtungstaktschrift bezeichnet, bietet gegenüber
der NRZ-Modulatlon den Vorteil einer höheren Obertragungsslcherheit und einer besonders
einfachen empfangsseitigen Wledergewinnung des zugehörigen Taktsignals, Jedoch auf
Kosten einer größeren Redundanz. Jedes zu übertragende Nutzbit (Fig. 1Ca) wird nämlich
durch ein Elementbitpaar (Fig. 1Cb) übertragen, dessen erstes Elementbit den wahren
Nutzbitwert, z.B. logisch Null, und dessen zweites Elementbit das Komplement des
Nutzbitwertes, also z.B. logisch Eins angibt. Wenigstens in der Mltte Jedes Nutzbits
liegt also ein Signalsprung (Fig. 1Cc) vor, was die empfängerseitige Taktrückgewinnung
begünstigt. Geht dieser Slgnalsprung von Null nach Eins, so ist das übertragene
Nutzbit etne Null; geht der Signalsprung dagegen von Eins nach Null, so ist das
betreffende Nutzbit eine logische Eins. Durch Prüfung Jedes Elementbitpaares auf
logische Antivalenz lassen sich bei der Blphase-Modulatlon als weiterer Vorteil
Obertragungsfehler sehr leicht erkennen.
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Zum Zwecke der Demodulation und Fehlererkennung ist es aber unerläßlich,
die Zuordnung zu kennen, welche Elementbits paarweise zueinander gehören, und deswelteren
die Nutzbits Im Verlauf des seriellen Datenflusses zu identifizieren.
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Zu diesem Zweck wird vor der eigentlichen Nutzinformatlon (Flg. 18)
eine Einlauf- und Startcodefolge erzeugt und übertragen.
Hieraus
kann ein Datenempfänger rechtzeitig vor Eintreffen der eigentlichen Nutzdaten -
seinen Taktoszillator mit der ankommenden Datenzeile synchronisieren, - den Phasennul!punkt
fur die Zuordnung der Elementbis zu Paaren entnehmen, und schileßlich - den Zählnullpunkt
für die Indentifizierung der elnzelnen Nutzbits ablelten.
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Dabei sind Phasen- und Zählnullpunkt Identisch definiert, und zwar
als das Ende der Obertragung des letzten Elements der verabredeten Startcodefolge.
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Damit die Startcodefolge die erforderliche Unverwechselbarkeit und
Einmaligkeit .innerhalb der Gesamtheit aller seriell übertragenen Daten garantieren
kann, muß sie wenigstens an einer Stelle gegen die nachstehenden Biphaseregeln verstoßen:
Regel 1: Antivalenz, also logische Ungleichheit der beiden Elementbits eines zusammengehörigen
Bitpaares, und hleraus ableitbar: Regel 2: Zulässigkeit von nicht mehr als zwei
logisch glelchwertigen Elementbits in lückenloser Folge. Und zwar müssen zwei gleiche
Elementbits nacheinander Je die Hälfte zweier benachbarter Nutzbits darstellen,
andernfalls würde ihr Auftreten gegen Regel 1 verstoßen.
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Der gewollte, zumindest einmalige Verstoß (Fig. 1Da, 1Db) gegen die
Biphaseregeln 1 und 2 innerhalb der Startcodefolge wird im folgenden als "Illegalitätsperiode"
(Fig. 1Dc) bezeichnet.
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Das zwangsläufige Erfordernis wenigstens einer einzigen solchen Illegalltätsperlode
In der Startcodefolge prägt auch deutlich den Stand der Technik bei der in Fig.
2 veranschaulichten, offenkundig vorbenutzten Schaltungsanordnung. Bei dieser Schaltungsanordnung
werden die Nutzdaten Im Basisband, also "ummoduliert" einem Schieberegister 40 zuführt,
welche die Nutzdaten seriell an ein Exclusiv-ODER-Gl led 30 auslese, wo sle mittels
eines mäanderförmigen Steuersignals St biphase-modul lert werden.
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Und zwar wird das Exclusiv-ODER-Glled 30 so gesteuert, daß es während
der zweiten Hälfte Jeder Nutzbitperiode als Inverter und während der ersten Halfte
Jeder Nutzbitperiode als nichtinvertierender Folger wirkt. Die Einlauf- und Startcodefolge
werden demgegenüber nicht über das Exclusiv-ODER-Glied 30, also nicht über einen
Modulationsprozeß erzeugt, da es kelne Basisbanddatenfolge gibt, die mittels Blphase-Modulation
eine Startcodefolge mit dem gewollten Verstoß gegen die Biphase-Regeln erzeugen
könnte. Bei der bekannten Schaltung nach Flg. 2 werden deshalb die Elnlauf-und Startcodefolgen
In biphase-modul lerter,. die Illegalltätsperlode enthaltender Form in einem gesonderten
Schieberegister 20 direkt als Elementbitfolge eingegeben und mit dem Elementbittakt,
welcher die zweifache Nutzblttaktfrequenz aufweist, serlalisiert. Dlese Erzeugung
der Elnlauf- und Startcodefolge erfordert Im Hinblick auf die darln enthaltene redundante
Informatlonsmenge einen entsprechend hohen Speicherbedarf (Länge) des Schieberegisters
20. Ferner ist wegen der Seriallslerung im Schieberegister 20 mit der zwelfachen
Nutzbittaktfrequenz die Verwendung einer in der Grenzfrequenz entsprechend höheren
Logikfamilie erforderlich.
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Darüber hinaus erfordert dieses Konzept hinsichtlich der zeitrichtigen
Abfolge aller Signale In Bezug zum horirontalen Synchronpuls H zwei Verzögerungseinrichtungen
50 und
60 (Fig. 2) für den den Taktgenerator 70 synchronisierenden
horizontalen Synchronpuls H, welche als analoge Monoflops ausgebildet und als solche
abglelchträchtig und relativ instabil sind.
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Die Aufgabe der Erfindung besteht demgegenüber darin, bel einer Schaltungsanordnung
der eingangs erwähnten Art den baulichen Aufwand für die Erzeugung der Elnlauf-
und Startcodefolge zu verringern und die Verwendung von Logtkbauelementen mit niedriger
Grenzfrequenz zu ermöglichen. Darüber hinaus wird für die der zeitrichtigen Abfolge
aller Signale in bezug zum Fernsehsignal dlenenden Schaltungsmittel eine höhere
Stabilität sowle eine abglelchfrele Inbetriebnahme angestrebt.
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Die Aufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale
des Anspruchs 1 gelöst.
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Vorteilhafte Weiterbildungen der erfindungsgemäOen Schaltungsanordnung
ergeben sich aus den Uhteransprüchen.
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Die Erfindung beruht zunächst auf der Oberlegung, die Einlauf- und
Startcodefolge trotz der tn letzterer enthaltenen Illegalitätsperiode dennoch über
den Blphase-Modulator aus einer passend gewählten Bitfolge zu erzeugen. Für die
legalen, den Biphaseregeln genügenden Elementbitpaare der Einlauf- und Startcodefolge
ist eine solche Erzeugung ohne weiteres möglich. Um Jedoch auch die Illegalltätsperlode(n)
mittels des Biphase-Modulators erzeugen zu können, wird erfindungsgemäß dessen biphase-rlchtige
Arbeitsweise für die Dauer Jeder Illegalltätsperiode In eine alternative, gegen
die Blphaseregeln verstoßende Betriebsart mittels eines zelt-1 ich richtig plazierten
Sperrsignals umgeschaltet. Der Speicheraufwand für die Erzeugung der Elnlauf- und
Startcodefolge
wird auf dlese Weise praktisch halbiert. Verwendet
man zur Bereltstellung der In die Elnlauf- und Startcodefolge zu modulierenden Bitfolge
einen Festwertspeicher (PROM), so läßt sich das Sperrsignal ohne Mehraufwand erzeugen,
da Festwertspeicher üblicherweise mehrere, beispielsweise vler Bitfolgen parallel
abgeben können.
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Dimensioniert man deswelteren die Länge des Festwertspeichers so,
daß er in Inkrementen der Nutzbittaktfrequenz (z.B. 2,5 MHz) ein ganzes Fernsehzeilenintervall
(64 ps) abdeckt (z.B. erfüllt ein handelsüblicher Festwertspeicher mit 256 Blt Länge
dlese Forderung), so lassen sich alle anderweitigen Schaltungsmittel zur zeitlichen
Signalverzögerung und richtigen Datenplazierung einfach dadurch ersetzen, daß man
alle, aus dem Festwertspeicher zu entnehmenden Bitfolgen bzw. Signale um die erforderl
Ichen Vorlaufzelten versetzt in den Festwertspeicher einprogrammiert. Zu dlesen
Festwertspeichersignalen zählt auch ein Zeittorsignal, welches elnen vor dem Biphase-Modulator
angeordneten Datenumschalter zeitrichtig zwischen der Bitfolge zur Erzeugung der
Einlauf und Startcodefolge einerseits und der Nutzbitfolge andererseits umschaltet.
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Die Erfindung wird anhand der Zeichnungen näher erläutert.
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Es zeigt: Fig. 1A den zeitlichen Verlauf eines Fernsehsignalzeilenabschnitts
in der vertikalen Austastlücke und elnes dort einzufügenden Datensignals In zeltrichtiger
Zuordnung; Fig. 1B eine schematische Darstellung des Inhaltes des Datensignals nach
Fig. 1A;
Fig. 1C den Signalverlauf und/oder Dateninhalt eines Nutzwortes
des Datensignals nach Fig. 1B In ummodulierter (a) und biphase-modul lerter Form
(b und c); Fig. 1D eine der Fig. 1C entsprechende Darstellung der Startcodefolge
des Datensignals nach Fig. 1B; Fig. 2 ein Blockschaltbiid eines bekannten Datenzellensenders;
Fig. 3 ein Blockschaltbild einer Ausführungsform der erfindungsgemäßen Schaltungsanordnung,
und Fig. 4A-F zeitliche Signalverläufe bzw. Datenrnhalte verschiedener, bel der
Ausführungsform nach Fig. 3 auftretender Signale.
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Bei dem in Fig. 3 veranschaulichten Blockschaltbild eines bevorzugten
Ausführungsbeisplels der erfindungsgemäßen Schaltungsanordnung sind die mit der
bekannten Schaltungsanordnung übereinstimmenden Teile mit den gleichen Bezugszeichen
versehen und bedürfen daher keiner weiteren Erläuterung.
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Die an den Dateneingängen 41 des Nutzdatenschieberegisters 40 parallel
anstehenden Nutzdaten (Fig. 1B) werden durch Anlegen eines Ladesignals an den Ladesteuereingang
42 des Schieberegisters 40 in dieses parallel zwischengespeichert und verbleiben
dort zunächst in Wartestellung. Für das Ladesignal kann z.B. der horizontale Synchronpuls
H verwendet werden.
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Mlt dem horizontalen Synchronpuls H (oder einem davon abgelelteten
Signal) wird ferner der Taktgenerator 70 direkt in
selner Phase
synchronisiert und ein von dem Taktgenerator 70 inkrementlerter (Eingang 101) Adresszähler
100 auf den Zählstand "Null" gesetzt. Hierdurch wird sichergestellt, daß der Adresszähler
100 die Fernsehzetlenperlode (Zeitintervall zwischen zwei aufeinanderfolgenden Impulsen
des Synchronimpulses H) exakt in Tellintervalle quantisiert, welche der Taktperiode
des Taktgenerators 70 entsprechen; dies sind z.B. bei einer Taktfrequenz von 2,5
MHz 400 ns-Inkremente. Jedes dieser Inkremente entspricht der Länge eines Elementbitpaares
(Fig. 1Ca und Fig. lDc).
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Der Adresszähler 100 adresslert (Ausgänge 103) einen Festwertspeicher
90 (Eingänge 94), welcher neben der Erzeugung der Elnlauf- und Startcodefolge (Fig.
1B) auch noch weitere Funktlonen für die zeitrichtige Plazierung des Datensignals
10 (Fig. 1A) innerhalb einer horizontalen Fernsehsignalperiode zwischen den Zeitpunkten
t und t0 (Fig. 1A) erfüllt. So werden die nachfolgend noch zu beschrelbenden Ausgangssignale
N, M1 und S des Festwertspeichers 90 so programmiert, daß sie für die Dauer to bis
t1 der Vorlaufzeitverzögerung (Fig. 1A) auf dem Wert logisch Null gehalten werden.
Die Jeweiligen zeitlichen Signalverläufe sind in dem Block des Festwertspelchers
90 in Fig. 3 schematisch angedeutet, wobei die Zeitbezeichnungen to, t1 t2, t3 und
t4 mit denen der Fig. 1A und 1B übereinstimmen. Mlt Zählbeginn des Adresszählers
100 wird in der gewählten Darstellung der im Festwertspeicher 90 gespeicherten Signalverläufe
die Zeitachse beginnend mit t in Schritten entsprechend der Taktperlode des Taktgenerators
70 durchlaufen.
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In dem Festwertspeicher 90 sind Im dargestellten Beispielsfalle drel
verschiedene Signale N, S und M1 gespelchert, welche schrittweise entsprechend den
Adressier-Inkrementen
an den Ausgängen 91, 92 bzw. 93 des Festwertspelchers
90 ausgelesen werden. Das Slgnal N hält während der Dauer t bis t1 (Vorlaufzeltverzögerung)
einen Datenumschalter 120 in der In Fig. 3 elngezeichneten Stellung, In welcher
die ser bis zum Zeitpunkt t3 verbleibt. Ferner sperrt zwischen den Zeitpunkten t
und t1 das Signal S über das UND-Glied 130 die Weiterleitung des als Steuersignal
St für den Biphase-Modulator 30 benutzten Ausgangssignals des Taktgenera-Steurelngang
31 tors 70 an den/des Moulators 30. Da dieser an seinem Dateneingang 32 während
der Zeitdauer to bis tl über den Datenumschalter 120 mit dem Signal M1 beaufschlagt
ist, das während dieses Intervalls den konstanten Wert logisch Null besitzt, entsteht
voraussetzungsgemäß während der Vorlaufdauer als Ausgangssignal des Modulators 30
ebenfalls einkonstanter Wert logisch Null.
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Mit dem Zeltpunkt t1 wird durch eine logische Eins Im Sperrsignal
S das UND-Glied 130 durchgeschaltet und damit durch das nunmehr wirksame Steuersignal
St der Biphase-Modulationsprozess des Modulators 30 in Gang gesetzt. Das Signal
M1 enthält In den Zeitabschnitt t1 bis t2 die unmodual erste Einlaufcodefolge, welche
durch einen konstanten Wert logisch Elns gegeben ist. In dem Zeitabschnitt t2 bis
t3 enthält das Signal Ml die unmodulierte Startcodefolge entsprechend Fig. 4B.
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Die unmodulierte Einlauf- und Startcodefolge wird während der Zeitintervalle
t1 bis t2 bzw. t2 bis t3 über den Datenumschalter 120 dem Modulator 30 zugeführt.
Die erste TogT-sche Eins der unmodullerten Startcodefolge (Fig. 4B1) bewirkt die
Erzeugung der gepaarten Elementbits al und a2 (Flg. 4A3) am Ausgang des Modulators
30, welche entsprechend
den Biphase-Regeln dem Wert logisch Eins
(al) bzw. logisch Null (a2) besitzen. Die darauffolgende logische Null der unmodulierten
Startcodefolge (Fig. 4B1) fällt in die Illegalitätsperlode der Startcodefolge. Während
dieser Illegalitätsperiode soll der Modulator 30 die gepaarten Elementbits bl und
b2 mit dem jeweiligen Wert logisch Null erzeugen, was einen Verstoß gegen die Biphase-Regeln
darstellt, da eine logische Null am Eingang des Modulators 30 normalerweise den
Wert logisch Null für das erste Elementbit und den Wert logisch Eins für das zweite
Elementbit des Bltpaares erzeugt. Um für die Illegalieätsperlode die normale Funktlonswelse
des Modulators 30 zu unterdrücken und an dessen Ausgang die gewünschten Werte logisch
Null für die Elementbits bl und b2 zu erzeugen, enthält das Sperrsignal S während
der Illegalltät-sperlode eine logische Null, wodurch das UND-Glied 130 während der
Dauer der Illegalitätsperiode gesperrt und damit die Ansteuerung CFig. 4E) des Modulators
30 abgeschaltet wird, so daß das Modulator-Ausgangssignal (Fig.
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4F) während dleses Zeitintervalls den Wert logisch Null annimmt. Nach
Beendigung der Illegalitätsperiode nimmt das Sperrsignal S (Fig. 4C) wleder den
Wert logisch Eins an, wodurch das UND-Glied 130 wieder für die Steuersignale St
(Fig. 4D) durchlässig wird, so daß der Modulator 30 seinen normalen Biphase-Betrieb
fortsetzen kann. Die logische Eins im Signal M1 hinter der logischen Null der Illegalitätsperiode
(Fig. 4B) führt daher zu dem Elementbitpaar C1/C2 mit den Werten logisch Eins und
Null im Ausgangssignal (Fig. 4F) des Modulators 30. Das Modulator-Ausgangssignal
gemäß Fig. 4F entspricht während des Zeitabschnitts t2 bis t3 somit vollständig
der gewünschten Startcodefolge gemäß Fig. 4A.
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Zum Zeitpunkt t3 bewirkt das dem Steuereingang des Datenumschalters
120 zugeführte Signal N aufgrund selnes nunmehrigen Wertes logisch Elns eine Umschaltung
des Umschalters 120 von
der in Fig. 3 eingezeichneten Schaltstellung
in die andere Schaltstellung, in welcher der Ausgang 44 des Schieberegisters 40
mit dem Dateneingang 32 des Modulators 30 verbunden wird. Da das Signal N nicht
nur dem Steuereingang des Umschalters 120, sondern auch einem UND-Glied 110 im Signalweg
zwischen dem Taktausgang des Taktgenerators 70 und dem Takteingang 43 des Schieberegisters
40 zugeführt wird, wird das UND-Glied 110 erst zum Zeitpunkt t3 Infolge des logisch
Eins-Zustandes des Signals N für die Taktsignale des Taktgenerators 70 durchlässig,
welche ab diesem Zeitpunkt die bis dahin in Wartestellung gehaltenen Nutzdaten innerhalb
des Schieberegisters 40 herausschieben. Da - wie erwähnt - zum Zeitpunkt t3 der
Schieberegisterausgang 44 mit dem Dateneingang 32 des Modulators 30 verbunden wird,
werden die herausgeschobenen, unmodulierten Nutzdaten zu der Nutzbitfolge gemäß
Fig. 1B und Fig. 1C biphase-modullert.
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