DE3129296A1

DE3129296A1 - "schaltungsanordnung zur schnelluebertragung von daten"

Info

Publication number: DE3129296A1
Application number: DE19813129296
Authority: DE
Inventors: Giovanni Milano Chiabrando; Mario Landi
Original assignee: Italtel SpA; Italtel Societa Italiana Telecomunicazioni SpA
Current assignee: Italtel SpA
Priority date: 1980-07-24
Filing date: 1981-07-24
Publication date: 1982-03-04
Also published as: BR8104634A; IT8023659A0; FR2487549A1; GB2084768A; IT1209338B

Description

-G- 11067/H/V

(DB

Schaltungsanordnung zur Schnellübertragung van Daten

Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Oberbegriff des Anspruchs 1.

Jeder peripheren Einheit, die in der Lage ist, im Dialogbetrieb mit dem Rechner Informationen auszutauschen, kann eine doppeltgerichtete Schnittstelle oder auch ein Paar von einseitig gerichteten Schnittstellen für ankommenden und abgehenden Betrieb entsprechen. Eine Mehrzahl von Schnittstellen kann zu einem Schaltungsmodul zusammengefaßt werden, der auch Überwachungskreise sowie Schaltungen zur selbsttätigen Steuerung oder Verwaltung der Datenübertragung zwischen einer oder mehreren Schnittstellen und dem Speicher des Rechners enthalten kann.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, die in der Lage ist, gleichzeitig die DMA-Übertragung (DMA = Direktzugriff oder Direct Memory Access) über mehrere "physische" Träger, die sagenannten Kanäle,insbesondere in Realzeit zu verwalten.

Diese Aufgabe wird durch die im Anspruch 1 gekennzeichnete Schaltungsanordnung gelöst. .

Bei dieser Schaltungsanordnung ermöglicht jeder Kanal die Datenübertragung zwischen den Schnittstellen und den Bereichen des Zentralspeichers gemäß folgenden Besonderheiten:

Zwei oder mehr periphere Einheiten können denselben Kanal benutzen, um die eigenen Daten in einen gemeinsamen Speicherbereich zu übertragen; in diesem Fall wird jeweils den Daten automatisch die Adresse der peripheren Einheit vorausgeschickt, von denen sie kommen; die Übertragung in den Speicher kann sowohl blöckweise erfolgen, wobei der Reihe nach alle Zellen des dem jeweiligen Kanal zugeteilten Speicherbereiches

bis zur vollständigen Besetzung belegt werden, als auch zyklisch, wobei in zyklischer Folge alle Zellen des dem Kanal zugeordneten Speicherbereiches belegt werden;

für jede ankommende Übertragung von Daten von einer peripheren Einheit zum Speicher kann vorher kontrolliert werden, ob der Speicher leer ist; ist er besetzt, erfolgt keine Übertragung;

es können gleichzeitig abgehende und ankommende Kanäle vorhanden sein; und die Zuordnung jedes Kanals erfolgt durch die Zentraleinheit CPU, welche die jeweiligen Besonderheiten (ankommend oder abgehend, Adresse der ersten Zelle, GröBe des zugeordneten Speicherbereiches usw.) bestimmt.

An dem in der Zeichnung dargestellten Ausführungsbeispiel wird die Erfindung näher erläutert. Es zeigen:

Figur 1 das Blockschaltbild der hier beschriebenen Schaltungsanordnung; Figur 2 eine bevorzugte Ausführungsform einer Adressierschaltung ClWD.) für den Speicher und für die zweite, dritte und vierte Gruppe von Registern nach Figur 1;

Figur 3 eine bevorzugte Ausführungsform einer Kanal-Lösnhschaltung (SP) nach Figur 1;

Figur k eine bevorzugte Ausführungsform einer Verwaltungs- oder Steuerschaltung (TD) für doppelte DMA-Übertragung; und

Figur 5 die Binärwert-Tabelle (entsprechend der logischen Funktion) einer zweckmäßigen Ausführungsform einer Anordnung zur Kontrolle der Befehlsworte.

Die Schaltungsanordnung zur Schnellübertragung von Daten nach dem Direktzugriff- oder DMA-Verfahren zwischen einem Zentralspeicher und den peripheren Einheiten wird anhand von Figur 1 erläutert. Im folgenden ist mit dem Ausdruck "DMA-Kanal" eine Gesamtheit von Registern und Kontrollschaltungen gemeint, mit denen die Datenübertragung zwischen einer oder mehreren peripheren Schnittstellen und einem Pufferspeicher des Zentralspeichers verwaltet werden kann. Wenn eine periphere Einheit zum Empfang oder zum Senden von Informationen die Verbindung mit dem Zentralspeicher verlangt, wird ihr von der Zentraleinheit ZPU ein freier Kanal zugeteilt. Zu diesem Zweck schreibt sie die Adresse der peripheren Einheit in das Register SCR und die Nummer des Kanals in die Zelle des auf diese Weise adressierten Speichers CT. In den darauffolgenden Zyklen adressiert die Kanalnummer je eines der

-B-

Register der dargestellten vier Gruppen.won Registern CH, FLA, TRIM und TRC, also jeweils vier einzelne Register. Hierbei schreibt die Zentraleinheit CPU in das Register CH die Besonderheiten der DMA-Übertragung, wie noch näher erläutert wird, in das Register FLA. die Adresse der Zelle des Zentralspeichers, bei welcher der der DMA-Übertragung zugeordnete Speicherbereich beginnt, und das Register TRIM die Länge dieses Speicherbereiches. In das Register TRC, das die Zahl der in jedem DMA-Kanal übertragenen Wörter speichern soll, lädt die Zentraleinheit CPU die Ureingabe "D". Die in den Speicher CT und in die Register CH, FLA und TRIM zu schreibenden Daten werden durch die Zentraleinheit CPU über die Ausgangssammelleitung (Bus) DB übertragen.

In einer bevorzugten Ausführung bestehen die Gruppen von Registern TRIXT und TRC aus einem Speicher mit wahlfreiem Zugriff (RAM) mit Wörtern von 2k Bits, von denen 12 Bits für die Register TRIM und die anderen für die Register TRC bestimmt sind. Ebenso bestehen auch die Gruppen von Registern CH und FLA aus einem gemeinsamen Speicher mit wahlfreiem Zugriff (RAM) mit 24-Bit-Wörtern. Das Register FLA belegt die ersten 18 Bits jedes Wortes (0 bis 17), das Register CH die restlichen 6 Bits (CH 18 bis CH 23), welche die folgende Bedeutung haben:

CH 23 = Befähigung des Hanals zur DMA-Betriebsweise. CH 22 = DMA am Ausgang (CH 22 = 1) oder Eingang.

CH 21 = DMA einzeln oder doppelt (CH 21 = 1). Die Datenübertragung erfolgt in zwei aufeinanderfolgenden Phasen oder Schritten, wobei im ersten Schritt die Adresse der peripheren Einheit und bei dem anderen Schritt die Daten gespeichert werden. Die doppelte DMA-Übertragung wird nur im Eingang als möglich betrachtet und ergibt sich normalerweise, wenn der Hanal von mehreren peripheren Einheiten benutzt wird.

CH 20 = DMA blockweise oder zyklisch (CH 20 = 1). Bei der zyklischen DMA-Übertragung sind alle Zellen des Speicherbereichs zyklisch verwendbar.

CH 19 = Befähigung zur Anforderung einer Unterbrechung. Falls sich im Verlauf einer abgehenden DMA-Übertragung ein leerer Speicherbereich ergibt, wird durch einen befähigten Kanal (CH 19 = 1) von der Schnittstelle,

dem dieser Hanal zugeteilt ist, eine Unterbrechungsanforderung für die Zentraleinheit CPU ausgegeben.

CH 18 =s DMA mit Kontrolle der Verfügbarkeit einer freien Speicherzelle, ujaB insbesondere bei zyklischer DMA-Übertragung wichtig ist, wie noch erläutert wird.

Im Folgenden wird die Ausführung eines ankommenden oder abgehenden DMA-Zyklus mit oder ohne Hontrolle beschrieben. Lüird von einer Schnittstelle bei der Zentraleinheit CPU die Übertragung eines Wortes im DMA-Verfahren verlangt, so wird ihre von der Zentraleinheit CPU in das Register PRR geschriebene Adresse I veranlassen, daß der Speicher CT die Nummer des Kanals liefert, welcher der Schnittstelle zugeordnet ist. Diese Nummer adressiert die vier dem Kanal zugeordneten Register. In einem ersten Schritt wird durch die Summierschaltung S der Inhalt der Register FLA und TRC summiert, um die Adresse des für die Übertragung vorgesehenen Speicherplatzes zu erhalten und sie über die Eingangssammelleitung (Bus) IB der Zentraleinheit CPU zuzuleiten. Gleichzeitig wird der Inhalt des Registers TRC in den Zähler C überschrieben, um einen Schritt erhöht und im Komparator CDMP mit dem Inhalt des Registers TRIM verglichen« Ist der Bereich des dem Kanal zugeordneten Speichers voll (TRIM = TRC), erzeugt der Komparator das Signal EOB, das u.a. das Torglied P sperrt und den Inhalt im Register TRC auf IMuIl stellt. Dies gestattet die einwandfreie Adressierung im Falle einer zirkulären DMA-Übertragung. Ist eine ankommende DMA-Übertragung mit Kontrolle (CH 18 = 1) im Gang, so prüft die Zentraleinheit CPU, ob der Speicherplatz frei ist. Ist der Speicher belegt, so bewirkt die Zentraleinheit CPU folgendes:

Die Adressierschaltung IfMD (Figur 2) wird daran gehindert, das Schreibsignal WTC zu erzeugen, das den Inhalt des Zählers C in das Register TRC überführt. Die Schnittstelle betrachtet den DMA-Zyklus als nicht ausgeführt, und der Inhalt des Registers TRC wird nicht erhöht. Der DMA-Kanal wird gesperrt, und zwar mit Hilfe der Löschschaltung SP (Figur 3). Durch Einwirken auf die Steuerschaltung TD (Figur 4) wird der zweite Zyklus einer Doppel-DMA-Übertragung gesperrt.

Ist eine abgehende DMA-Verbindung mit Hontrolle in Gang und der Speicherbereich leer, uiird durch die Zentraleinheit GPU folgendes veranlaßt: Die Erhöhung des als Zähler der Übertragungen dienenden Registers TRC wird wie für ankommende DMA-Übertragungen verhindert. Wenn der Kanal zur Unterbrechungsmeldung CCH 19 = 1) befähigt ist, wird die Löschung der Rufregister der Schnittstelle verhindert, so daß die Anforderung aufrechterhalten bleibt. bJenn der Kanal dagegen nicht zur Unterbrechungsmeldung (CH 19 = Q) befähigt ist, wird die Schnittstelle gehindert,weitere Rufe zu senden.

Die Schaltungen der Schnittstelle IP sind hier nicht beschrieben, da sie an sich bekannt und nicht Gegenstand der Erfindung sind.

IVun sei die Ausführung einer Doppel-DMA-Übertragung beschrieben. Hierbei werden in zwei aufeinanderfolgenden Zyklen die Adresse einer Schnittstelle und das von der Schnittstelle kommende Wort gespeichert. Sie wird normalerweise angewandt, wenn mehrere Schnittstellen auf dem gleichen Kanal arbeiten und ihre Daten in einen gemeinsamen Speicherbereich laden. Es handelt sich typisch um ankommende DMA-Übertragung mit Kontrolle. Beim ersten Zyklus erzeugt die Verwaltungs- oder Steuerschaltung TD (Figur k) ein Signal DCY, wodurch in den Speicher CT die im Register PRR enthaltene Adresse der Schnittstelle übertragen wird. Das gleiche, in der Steuerschaltung TD gespeicherte Signal befähigt die Ausführung des zweiten Zyklus, welcher in derselben lileise erfolgt wie die beschriebene DMA-Übertragung mit Kontrolle. Insbesondere wird der Inhalt des Registers TRC erhöht, womit der Kanal für einen anderen DMA-Zyklus zur Verfügung steht.

Die in Figur 1 nur schmeatisch dargestellten Schaltungen IiMD, SP und TD bilden die Uerwaltungs- und Kantrollschaltungen, die genauer in Fig. 2-4 dargestellt sind. Die Adressierschaltung IND empfängt van der Zentraleinheit CPU Taktsignale und Adressen (insgesamt mit UI angegeben) und erzeugt die Schreibsignale UJCT bzw. UlCH, üJFLA, LJTC und üJTIM für den Speicher CT und die Gruppen dEr Register CH usw. Die Löschschaltung SP empfängt Takt- und Befähigungssignale (insgesamt mit üJA bezeichnet) von der Zentraleinheit CPU, einige Bits CH vom Register CH und das Signal EOB (Speicher voll besetzt) vom Komparator COMP und bestimmt bei jedem DMA-Zyklus den ufert des Bits CH 23 (Kanal ein- ader ausgeschaltet). Die Steuerschaltung TD

empfängt von der Zentraleinheit CPU Anweisungen und Informationen, die insgesamt mit WR bezeichnet sind, und vom Register CH das Bit CH 21 (DMA einfach oder doppelt) und erzeugt das Signal DCY, womit die Ausführung des zweiten Zyklus einer DDppel-DMA-Übertragung ermöglicht wird.

Ob die übertragenen Daten (sowie die Adresse der peripheren Einheit im ersten Zyklus eines Doppel-DMA) zwischen der Zentraleinheit CPU und den Schnittstellen IP über die Sammelleitung IB oder OB übertragen werden, hängt davon ab, ob die DMA-Übertragung ankommend oder abgehend ist. Die Zentraleinheit CPU bedient sich ferner der Sammelleitung OB zur Ureingabe in den Speicher CT und in die Register CH, FLA, TRIM, TRC.

Figur 2 sind die wesentlichen Einzelheiten einer bevorzugten Adressierschaltung IfMD zu entnehmen. In den Speicher CT und die Register FLA und TRIM wird ausschließlich während der Ureingabephase des Kanals geschrieben. Die entsprechenden Schreibsignale WCT, WFLA und WTN werden bei Befähigung durch Taktsignale vom Tor 1 durch die Tore 2, 3 und k ausgegeben, und zwar aufgrund von Adressierbefehlen ICHAT, IFLA, ITRIM an ihrem zweiten Eingang. An den Eingängen des Tores 1 erscheinen ein Abtastsignal (Strobe) SPB und das jeweilige Taktsignal PBCK.

Das Register CH empfängt die Ureingabe gemeinsam mit dem Register FLA, falls sie gemäß der bevorzugten Ausführung einem gemeinsamen RAM zugeordnet sind, in den von der Zentraleinheit CPU der Anfangs- oder Ursprungsinhalt der beiden Register als ein einziges Wort geladen werden kann. Er muß jedoch bei jedem DMA-Zyklus befähigt werden, damit die Löschschaltung SP (Figur 3) die Möglichkeit hat, den Kanal durch das Bit CH 12 = 0 auszuschalten. Das Schreibsignal WCH wird demnach von einem ersten Summierglied 11 abgegeben, an dessen Eingängen das Schreibsignal WFLA und ein Signal WDMA als Befehl zum Schreiben während eines DMA-Zyklus empfangen wird.

Das Register TRC kann zusammen mit dem Register TRIM die Ureingabe "0" empfangen. Es muß ferner dazu befähigt sein, bei jedem DMA-Zyklus den Inhalt des Zählers C zu empfangen, wobei sein Inhalt um 1 erhöht wird, falls kein Signal MO vorhanden ist, womit angezeigt wird, daß nach Feststellung der Zentraleinheit CPU die Speicherzelle, in welche die peripherische Einheit schreiben will, belegt ist. Das durch das Tor 5 erzeugte Schreibsignal WTC

und das zweite Summierglied 12 entsprechen den obengenannten Bedingungen. Alle Signale (SPB, PBCH, ICHAT, IFLA, ITRN, MO, UDMA) am Eingang der Adressierschaltung II\lD kommen von der Zentraleinheit CPU.

Figur 3 sind die uiesentlichen Einzelheiten einer bevorzugten Ausschaltader Löschschaltung SP zum Ausschalten des DMA-Kanals zu entnehmen. Der Kanal muß ausgeschaltet (gelöscht) werden (CH = 0), wenn bei einer Black-DMA-Übertragung (CH 20 = 0) die Speicherkapazität erschöpft ist (EOB = 1) oder wenn bei einer ankommenden DMA-Übertragung (CH 22 = 0) von der Zentraleinheit CPU festgestellt wurde, daß der Speicher.besetzt ist (RO =1). Die dargestellten Tore S und 7 mit dem nachgeschalteten Summierglied 13 entsprechen diesen Bedingungen. Falls bei ankommender zyklischer DMA-Übertragung die Schreibgeschwindigkeit über der Lesegeschwindigkeit liegt, stellt die Zentraleinheit CPU fest, daß der Speicher gesättigt ist (MD = 1), und der Kanal wird daher ausgeschaltet. Die Löschschaltung SP umfaßt ferner eine durch Taktsignale TRCK gesteuerte bistabile Kippstufe' 31, an deren Dateneingang das Bit CH 23 vom Register CH gelangt. Der inverse Ausgang der bistabilen Kippstufe 31 ist mit einem Eingang eines Multiplexers MTX verbunden, dessen weitere Eingänge mit der Ausgangs-Sammelleitung OB bzui. mit einem Pol fester Polarität (+) verbunden sind. Der Ausgang des Multiplexers steht mit dem Register CH in Verbindung. Das Ausgangssignal wird aufgrund des Schreibsignals UJCH in die Zelle des Bits CH 23 umgeschrieben. Der Multiplexer MTX uiird ferner durch das Signal vom Summierglied 13 gesteuert sowie durch ein zweites Signal DMA, womit angezeigt wird, daß ein DMA-Zyklus in Gang ist. Bei der DMA-Ureingabe fehlt es, und der Multiplexer verbindet dann den Eingang des Registers CH mit der Sammelleitung OB, ohne das Ausgangssignal des Summiergliedes 13 zu berücksichtigen.

üJährend eines DMA-Zyklus wird, falls der Kanal ausgeschaltet werden muß, der Ausgang des Summiergliedes 13 auf "1" gebracht und somit in der Zelle des Bits CH 23 eine positive Polarität geschrieben. Ist das Register CH als RAM ausgeführt, wirkt dieser als Inverter; das Bit CH 23, das durch das Register CH ausgegeben wird, beträgt also "0", was üblicherweise "gelöschter Kanal" bedeutet. Normalerweise wird das Bit CH 23 =1 vom Ausgang des RAM bei jedem Impuls des Tatksignals TRCK als "0" dem Eingang des Multiplexers zugeführt, der es in das Register CH lädt, von wo aus es

wieder als "1" ausgegeben wird. Im Rahmen der Erfindung kann die hier beschriebene Löschschaltung durch Verändern der Zahl und/oder der Art der die Ausschaltung des Kanals (CH 23 = 0) verursachenden Ereignisse abgewandelt uierden.

Figur k sind die wesentlichen Einzelheiten einer bevorzugten Schaltung TD zu entnehmen, welche die Doppel-DMA-Übertragung in der erläuterten Weise verwaltet. Uorzugsweise spricht die Zentraleinheit CPU auf jegliche Anfrage seitens der Schnittstelle mit einem Signal ASU an, womit der verlangten Durchführung zugestimmt wird; insbesondere ermöglicht die Zentraleinheit CPU im Fall der DMA-Übertragung mit dem Signal ASüJ der Schnittstelle den Zutritt zum Speicher. Falls eine Doppel-DMA-Übertragung (DMA = 1) im Gang ist (CH 21 = 1), und falls die periphere Einheit die einzige ist oder Priorität (PR =1) unter mehreren hat, die Zutritt zum DMA-Kanal verlangen, wird das Tor 8 befähigt, das Signal ASU durchzulassen. Letzteres verlangt als Signal DCY von der Zentraleinheit CPU, die Verfügbarkeit der von der Addier- oder Summierschaltung S (Figur 1) adressierten Speicherzelle zu prüfen, bevor vom Register PRR die Adresse der peripheren Einheit übertragen wird. Das Signal DCY wird unter Steuerung durch das Taktsignal IOCK in der bistabilen Kippstufe 32 gespeichert, deren Ausgangssignal DCYFF das Signal ASüJ im zweiten DMA-Zyklus ersetzt, der eine normale ankommende DMA-Übertragung mit Kontrolle ist. Steht im ersten Zyklus kein freier Speicherbereich (MO = 1) zur Verfugung, uiird die bistabile Kippstufe 32 rückgesetzt. Im zweiten Zyklus wird die Erhöhung des Registers TRC verhindert, wie bezüglich Figur 2 dargelegt wurde. Darstellungsgemäß werden die Signale ASüJ und DCYFF durch die bistabile Kippstufe 33 gespeichert. Ist der Speicher voll (MD = 1), verschwindet das Signal DCYFF und beim darauffolgenden Impuls des Taktsignals IGCK auch das Signal ASüJFF.

In Figur k wurde angenommen, daß das Signal ASüJ vorhanden seij fehlt dieses Signal, können das Summierglied Ik und die bistabile Kippstufe 33 wegfallen.

Die hier beschriebene Schaltungsanordnung kann Mittel zum Kontrollieren der Kompatibilität der Befehle (CH 18 bis CH 22) enthalten, die von der Zentraleinheit CPU in das Register CH geschrieben werden. Die Ausbildung dieser Mittel hängt eng von den für DMA zugelassenen Betriebsweisen ab. Die

Binärwert-Tabelle der Figur 5 gilt unter der Annahme, daß folgende Betriebsweisen nicht zugelassen werden:

Abgehende Doppel-DMA-Übertragung, also E = CH 21 . CH 22 Ankommende Doppel-DMA-Übertragung ohne Hontrolle, also

E = CH 18 . CH 21 . CH 22 = CH 21 . CH IB + CH 22

Ankommende DMA-Übertragung ohne Befähigung, eine Unterbrechung zu fordern, also'

E = CH 19 . CH 22 = CH 19 + CH 22

Der anomale Zustand (E = 1) wird der Zentraleinheit CPU gemeldet. Die Kontrollmittel können durch UND- und ODER-Glieder oder in einer vorzugsuieisen Ausführungsform durch einen uon den Bits CH 18 bis CH 22 adressierten Festspeicher (ROM) realisiert werden, der durch das Bit CH 23 befähigt uiird (bei ausgeschaltetem Kanal hat die Hontrolle keinen Sinn), und in dessen Zellen die Binärwerte von E gemäß der Tabelle der Figur 5 oder, falls die nicht zugelassenen Kombinationen von den obengenannten abweichen, gemäß ähnlichen Tabellen eingegeben sind. Eine interessante Variante besteht darin, daß die Kontrollmittel ein Zustimmungssignal erzeugen, das auf alle Fälle fehlen muß, wenn der Kanal ausgeschaltet ist (CH 23 = D); unter den angegebenen UorausSetzungen wird die Binärwert-Tabelle von derjenigen der Figur 5 abgeleitet, wobei die Binärmerte des Bits E durch die Komplementärwerte ersetzt werden.

Claims

Patentansprüche

M.) Schaltungsanordnung zur Schnellübertragung van Daten nach dem DMA-Prinzip zwischen dem Speicher eines elektronischen Rechners und den Schnittstellen der mit ihm verbundenen peripheren Einheiten über eine Anzahl von Kanälen, dadurch gekennzeichnet, daß eine Zentraleinheit (CPU) soutie l/erualtungs- und Hontrollschaltungen, die allen Kanälen gemeinsam sind, vorgesehen sind; daß für jeden Kanal vier Register (CH, FLA, TRIM, TRC) vorgesehen sind; daß ein Speicher (CT) vorgesehen ist, dessen Zellen jeweils eindeutiq einer der Schnittstellen zugeordnet sind, in den von der Zentraleinheit (CPU) als Ureingabe die Nummer des der jeweiligen DMA-Übertragung

zugeteilten Kanals geladen wird, und der durch die Schnittstellen adressiert uird und seinerseits die vier Gruppen von Registern (CH, FLA, TRIM, TRC) adressiert;

daß die Register (CH) der ersten Gruppe, jeweils als Ureingabe van der Zentraleinheit (CPU) mit einem Befehlswort, geladen werden, das die Besonderheiten der DMA-Übertragung angibt, die auf dem Kanal für das betreffende Register (CH) durchgeführt wird;

daß die Register (FLA) der zweiten Gruppe jeweils als Ureingabe von der Zentraleinheit (CPU) die Adresse der ersten Zelle des für den betreffenden Kanal bestimmten Speicherbereiches empfängt; daß in die Register (TRIM) der dritten Gruppe jeweils als Ureingabe von der Zentraleinheit (CPU) die Zahl der Zellen dieses Speicherbereiches geladen wird;

daß die Register (TRC) der vierten Gruppe jeweils als Ureingabe von der Zentraleinheit (CPU) den Wert "Q" empfangen und in der Lage sind, die auf jedem Kanal durchgeführten Übertragungen zu zählen; und daß die V/erwaltungs- und Kontrollschaltungen die Datenübertragung auf jedem Kanal gemäß dan in das zugehörige Register (CH): der ersten Gruppe enthaltenen Informationen unter Verwendung der in den zugehörigen Registern (FLA, TRN, TRC) der zweiten, dritten und vierten Gruppe enthaltenen Informationen steuern.

2.) Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch

folgende Verwaltungs- und Kontrollschaltungen:

eine erste Schaltung (S), die für jeden Kanal die Adresse der Zelle des Speichers erzeugt, die für die DMA-Übertragung bestimmt ist; eine zweite Schaltung, die jeweils den Inhalt des Registers (TRC) der vierten Gruppe bei jedem Kanal um einen Schritt erhöht,, und die die Belegung des jedem Kanal zugeordneten Speicherbereiches erkennt, wobei das jeweilige Register (TRC) der vierten Gruppe auf IMuIl gestellt wird; eine dritte Schaltung (IND) zum Befähigen des Schreibens in dem Speicher (CT) und in den vier Gruppen von Registern (CH, FLA, TRIM, TRC); eine vierte Schaltung (SP) zum Sperren eines Kanals, falls in dem Speicherbereich, welcher dem Kanal zugeordnet ist, keine Zellen zur V/erfügung stehen; und

eine fünfte Schaltung (TD) zur Verwaltung einer Doppel-DMA-Übertragung, umbei jedem im Speicher CCT) durch eine periphere Einheit geschriebenen Wort die Adresse der peripheren Einheit vorangesetzt wird. 3.) Schaltungsandrdnung nach Anspruch 2, dadurch gekennzeichnet,

daß die erste Schaltung (S) zum Inhalt des Registers (FLA) der zweiten Gruppe den Inhalt des entsprechenden Registers (TRC) der vierten Gruppe summiert und die auf diese Weise erzielte Adresse über eine Eingangsdaten-Sammelleitung (IB) zu der Zentraleinheit (CPU) überträgt. 4.) Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet,

daß die zujeite Schaltung einen Zähler (C) enthält, der den Inhalt des jeuieiligen Registers (TRC) der vierten Gruppe empfängt und denselben um einen Schritt erhöht, ferner einen Komparator (COMP), der die Ausgangsgröße des Zählers (C) mit dem Inhalt des entsprechenden Registers (TRN) der dritten Gruppe vergleicht und im Falle der Übereinstimmung ein Uergleichssignal (EDB) erzeugt, sowie ein Torglied (P), das durch das Vergleichssignal (EDB) gesperrt wird, an seinem weiteren Eingang an den Ausgang des Zählers (C) geschaltet ist und an seinem Ausgang mit dem vierten Register (TRC) verbunden ist.

5.) Schaltungsanordnung nach Anspruch 2, 3 Dder k, dadurch gekennzeichnet,

daß die dritte Schaltung ClWD) folgendes enthält:

ein erstes Tor (1), an dessen Eingängen bei der Ureingabe in die Register ein Abtastsignal (SPB) und jeweils ein Taktsignal (PBCK) angelegt sind; ein zweites, drittes und viertes Tor (2, 3, 4), die durch das Ausgangssignal des ersten Tores (1) aufgesteuert werden und aufgrund ihnen zugeführter Adressierbefehle (ICHAT, IFLA, ITRN) der Zentraleinheit (CPU) jeweils die Schreibsignale (WCT bzw. WFLA, WTIM) für den Speicher (CT) und für die Register (FLA, TRIM) der zweiten und dritten Gruppe erzeugen; ein viertes Tor (5), das durch ein Sperrsignal (MD) gesperrt wird, wenn die durch die zweite Schaltung adressierte Speicherzelle besetzt ist, und am zweiten Eingang ein Schreibbefehlssignal während eines DMA-Zyklus empfängt;

ein erstes Summierglied (11), das mit seinen Eingängen mit dem Ausgang des dritten Tores (3) und mit dem Eingang des fünftes Tores (5) verbunden ist

und zur Erzeugung des Schreibsignals (hJCH) für das Register (CH) der ersten Registergruppe dient; und

ein zweites Summierglied (12), das an die Ausgänge des vierten Tores (4) und des fünften Tores (5) geschaltet ist und das Schreibsignal (UJTC) des Registers (TRC) der vierten Registergruppe erzeugt.

G.) Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet,

daß die vierte Schaltung (SP) folgendes enthält:

eine erste bistabile Hippstufe (31), welche an ihrem Dateneingang das Bit (CH 23) des Befehlswortes empfängt, womit angezeigt wird, daß der DMA-Kanal befähigt ist;

einen Multiplexer (MTX), dessen erster Eingang mit dem Ausgang der ersten bistabilen Kippstufe (31), dessen zweiter Eingang mit einem Pol einer festen Polarität (+) und dessen Ausgang mit dem Eingang des ersten Registers (CH) in Verbindung stehen; und

ein drittes Summierglied (13), dessen Eingänge mit den Ausgängen eines sechsten und eines siebenten Tores (6, 7) verbunden sind, an deren Eingängen im Falle des einen Tores (S) das Vergleichssignal (EOB) und das Bit (CH 20) des Befehlswortes zur Anzeige der Durchführung einer Block-DMA-Übertragung bzw. im Falle des anderen Tores (7) das Sperrsignal (MO) und das Bit (CH 22) des Befehlswortes zur Anzeige der Durchführung einer ankommenden DMA-Übertragung, wobei der Ausgang des dritten Summiergliedes (13) den Multiplexer (MTX) steuert.

7.) Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet,

daß der Multiplexer (MTX) bei Fehlen eines DMA-Signals, das ihm zuführbar ist, wenn eine DMA-Übertragung im Gang ist, seinen Ausgang zu seinem dritten Eingang durchschaltet, der an eine Ausgangs-Sammelleitung (OB) angeschlossen ist.

B.) Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet,.

daß die fünfte Schaltung (TD) ein achtes Tor (8) enthält, das an seinen Eingängen das DMA-Signal, das Bit (CH 21) des die Durchführung einer Doppel-DMA-Übertragung anzeigenden Befehlswortes und ein weiteres Signal (PR) empfängt, das dann ansteht, wenn keine periphere Einheit mit höherer Priorität die Belegung des DMA-Kanals verlangt, daß das Ausgangssignal (DCY).

des achten Tores (S) die Zentraleinheit (CPU) veranlaßt, festzustellen, ob eine Speicherzelle frei ist, bevor die in einem weiteren Register (PRR) enthaltene Adresse der peripheren Einheit übertragen wird, und daß dieses Ausgangssignal (DCY) ferner an den Eingang einer zweiten bistabilen Hippschaltung (32) gelangt, das von dem Sperrsignal (MD) rücksetzbar ist und mit seinem Ausgangssignal (DCYFF) den zweiten Zyklus der Doppel-DMA-Übertragung befähigt.

9.) Schaltungsanordnung nach Anspruch B, dadurch gekennzeichnet,

daß das achte Tor (B) durch ein Signal (ASU) aufgesteuert wird, das von der Zentraleinheit (CPU) aufgrund einer DMA-Anfrage erzeugt wird und ferner mit dem Auagangssignal (DCYFF) der zweiten bistabilen Hippstufe (32) van einem dem Eingang einer dritten bistabilen Hippstufe (33) vorgeschalteten Summierglied (14) summiert wird.

1D.) Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,

daß Mittel vorgesehen sind, welche die gegenseitige Kompatibilität der Befehlswortbits prüfen und in der Lage sind, ein Alarmsignal (E) zu erzeugen.

11.) Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet,

daß die genannten Prüfmittel einen Festspeicher (RDM) enthalten, der durch das Bit (CH 23), das die Befähigung des DMA-Hanals anzeigt, befähigt und durch die anderen Bits des Befehlswortes adressiert wird, und in dessen Speicherzellen die Binärwerte des Alarmsignals (E) gBtnäß einer vorgegebenen Idertetabelle (Fig. 5) geschrieben sind.