DE3936339A1

DE3936339A1 - Controller fuer direkten speicherzugriff

Info

Publication number: DE3936339A1
Application number: DE3936339A
Authority: DE
Inventors: Naoichi Kitakami; Yuichi Nakao; Hiroyuki Kondo; Koji Tsuchihashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-03-30
Filing date: 1989-10-28
Publication date: 1990-10-04
Anticipated expiration: 2009-10-29
Also published as: US5031097A; KR920008460B1; KR900015009A; JPH02259861A; FR2645298B1; DE3936339C2; JP2550496B2; FR2645298A1

Description

Die Erfindung betrifft einen Controller für direkten Speicherzugriff (DMA), der nicht nur eine Datenerfassungs- (oder Trichter-)Funktion hat, sondern der auch fähig ist, Wechsel zwischen Kanälen gemäß Prioritätsstufen durchzuführen.

Das DMA-Übertragungssystem beinhaltet ein doppeltes Adressierungsmodus-System, das erst die Adresse des Quellgerätes ausgibt, um Daten von dem Quellgerät zum DMA-Übertragungsdaten-Zwischenspeicher-Register (temporäres Register) eines DMA-Controllers zu übertragen, und danach die Adresse des Zielgerätes, um Daten vom temporären Register zum Ziel zu übertragen. Einige der DMA- Controller mit doppeltem Adressierungsmodus haben Datenerfassungsfunktion. Zum Beispiel werden dort, wo ein 32-bit-DMA-Controller Daten von einer Input/Output- Einheit mit einem 8-bit-Ausgang zu einem Speicher mit einer 32-bit-Datenbusbreite überträgt, vier Bytes Daten zu einem temporären Register als Antwort auf DMA- Anforderungen übertragen, und dann all die 32-bit Daten auf einmal zu vorbestimmten Regionen des Speichers übertragen. Dort, wo Daten von dem 32-bit-Speicher zu der 8-bit-Ausgang-I/O-Einheit übertragen werden, werden zu dem einen notwendigen Byte Daten als Antwort auf die erste DMA-Anforderung noch 3 Bytes Daten zusätzlich vom Speicher zum temporären Register übertragen, und Übertragungen von dem temporären Register zur I/O-Einheit in den folgenden DMA-Anforderungen ausgeführt.

Der DMA-Controller, der eine solche Datenerfassungsfunktion hat, ist mit temporären Registern ausgestattet, die je einem Kanal dienen, so daß ein Kanalwechsel während der Datenübertragung sofort durchgeführt wird. Dieses wird durch die Tatsache ermöglicht, daß die verbleibenden Daten beim Kanalwechsel während der Datenerfassung in dem temporären Register zwischengespeichert werden.

Ein konventioneller 2-Kanal-DMA-Controller wird in Bezug auf Fig. 8-13 beschrieben werden.

Fig. 8 zeigt ein System mit einem konventionellen DMA- Controller. Dieses System beinhaltet einen 32-bit-DMA- Controller 1, eine 32-bit-zentrale-Verarbeitungseinheit (CPU) 2, die erste 8-bit-Input/Output-Einheit (I/O) 3, die zweite 8-bit-Input/Output-Einheit (I/O) 4, einen Speicher 5 mit einer 32-bit-Datenbusbreite, einen 32- bit-Datenbus, um den DMA-Controller 1, die CPU 2 und den Speicher 5 zu verbinden, den ersten 8-bit-Datenbus 7, um die erste 8-bit-I/O-Einheit 3 und den 32-bit-Datenbus 6 zu verbinden, den zweiten 8-bit-Datenbus 8, um die zweite 8-bit-I/O-Einheit 4 und den 32-bit-Datenbus, die ersten und zweiten 32-bit (vier Byte) langen temporären Register 11 und 12, die in dem DMA-Controller 1 bereitgestellt werden, und die erste und zweite Speicherregion 51 und 52 in dem Speicher 5 zu verbinden.

Der DMA-Controller 1 ist programmiert, DMA-Übertragungen zwischen der I/O-Einheit 3 und der Speicherregion 51 (der Anfangsadresse 1 a) und zwischen der I/O-Einheit 4 und der Speicherregion 52 mit der Hilfe jedes der temporären Register 11 und 12 vorzunehmen, und den DMA- Übertragungen auf der Seite der I/O-Einheit 4 eine höhere Priorität als auf der Seite der I/O-Einheit 3 zuzuordnen. Zum Zweck der Vereinfachung wird der Weg von der I/O-Einheit 3 zu dem temporären Register 11 zur Speicherregion 51 im folgenden "Kanal 1" genannt, und wird der Weg von der I/O-Einheit 4 zum temporären Register 12 zur Speicherregion 52 im folgenden "Kanal 2" genannt.

Fig. 9 zeigt in einem Blockdiagramm den essentiellen Teil des konventionellen DMA-Controllers 1, der eine Übertragungsanforderungskontrolle, um DMA-Übertragungsanforderungen sowohl von I/O-Einheit 3, 4 oder auch Software (Speicher-zu-Speicher-DMA-Übertragung) entsprechend vorbestimmter Prioritätsstufen für die Ausführung der DMA-Anforderungen oder Kanalbezeichnungen zu kontrollieren; Register 14 und 15, in die DMA-Kontrollinformation, wie eine Quelladresse, eine Zieladresse, und ein I/O-zu-Speicher-, Speicher-zu-I/O-, oder Speicher-zu-Speicher-Übertragungsmodus durch die CPU 2 für jeden Kanal vor der DMA-Übertragung gespeichert wird, und einen Selektor 16 beinhaltet, der auf ein Kanalbezeichnungssignal von der Übertragungsanforderungskontrolle 13 antwortet, um die gewünschte Kontrollinformation auszuwählen.

Weiterhin beinhaltet es eine DMA-Übertragungskontrollogik 17, die ein DMA-Anforderungssignal von der Übertragungsanforderungskontrolle 13 empfängt und die DMA- Übertragungen, wie Ausgabe von Quell- und Zieladressen und temporären Registern, als Antwort zu DMA- Kontrollinformationen aus Registern 14 und 15, durch den Selektor 16 kontrolliert, und einen Selektor 18, der auf ein Kanalbezeichnungssignal von der Übertragungsanforderungskontrolle 13 antwortet, um die Ausgabe der DMA- Übertragungslogik 17 zu entweder dem temporären Register 11 oder 12 schalten.

Fig. 10-13 illustrieren das Zeitverhalten von verschiedenen DMA-Übertragungen in dem obigen konventionellen System, wobei RQ 1-1, RQ 1-2, . . . die DMA-Anforderungen in dem Kanal 1 repräsentieren, RQ 2-1, RQ 2-2, . . . die DMA-Anforderungen in dem Kanal 2, 1-R, 2-R, . . . Übertragungszyklen von der I/O-Einheit 3 oder der Speicherregion 51 zum temporären Register 11, 1-W, 2-W, . . . Übertragungszyklen von dem temporären Register 11 zur Speicherregion 51 oder zur I/O-Einheit 3 repräsentieren.

Während der Operation wird vor allem die Erklärung in bezug zu Fig. 10-11 gemacht, in denen keine Kanalwechselanforderungen auftauchen; z. B. treten keine DMA-Anforderungen in dem Kanal 2 während der DMA- Übertragung in dem Kanal 1 auf.

Fig. 10 illustriert den Fall, wo DMA-Übertragungen von der I/O-Einheit 3 zur Speicherregion 51 durchgeführt werden. Die Übertragungsanforderungskontrolle 13 antwortet zur DMA-Anforderung RQ 1-1, jeden Kanalselektor 16, 18 auf Kanal 1 zu setzen, und die DMA-Übertragungskontrollogik 17 überträgt über Datenbusse 7, 6 8 Bit Daten zu dem 8-bit-Register 1 A des temporären Registers 11. Danach antwortet es sequentiell auf die DMA- Anforderungen RQ 1-2, RQ 1-3 und RQ 1-4, die Daten sequentiell zu entsprechenden 8-bit-Registern 1 B, 1 C, und 1 D (2 R, 3 R und 4 R) zu übertragen. Sobald die Daten zum 8-bit-Register 1 D übertragen sind, werden die 32 Bit an Daten, mit denen das temporäre Register 11 jetzt gefüllt ist, alle auf einmal zum Speicher 51 an den Adressen 1 a, 1 b, 1 c und 1 d (1 W) übertragen. Anschließend wird dieser Zyklus wiederholt. Der Kanalwechsel wegen einer Kanalwechselanforderung, die während einer Periode zwischen den Übertragungszyklen 1-R und 3-R stattfindet, wird "Kanalwechsel während der Datenerfassung" genannt.

Fig. 11 zeigt den Fall, in dem DMA-Übertragungen von der Speicherregion 51 zur I/O-Einheit 3 durchgeführt werden. Als Antwort zur ersten DMA-Anforderung RQ 1-1, werden 32 Bit an Daten auf einmal von der Speicherregion 51 an den Adressen 1 a, 1 b, 1 c und 1 d zu dem temporären Register 11 (1-R) übertragen. Nur 8 Bit der Daten, die zu dem 8-bit-Register 1 A des temporären Registers 11 übertragen wurden, werden zur I/O-Einheit 3 (1-W) übertragen. Dann werden 8 Bit Daten sequentiell zur I/O- Einheit 3 aus den entsprechenden 8-bit-Registern 1 B, 1 C und 1 D des temporären Registers 11, entsprechend den DMA-Anforderungen RQ 1-2, RQ 1-3 und RQ 1-4 (2-W, 3-W und 4 W) übertragen. Der Kanalwechsel infolge einer Kanalwechselanforderung, die während einer Periode zwischen den Übertragungszyklen 1-W und 3-W gemacht wird, wird "Kanalwechsel während der Datenerfassung" genannt.

Die Fig. 12-13 illustrieren die Fälle, bei denen eine Kanalwechselanforderung während der Datenerfassung für einen Kanalwechsel auftritt; z. B. findet eine DMA- Anforderung in Kanal 2 zum Wechsel zu Kanal 2 während der Datenerfassung in der DMA-Übertragung im Kanal 1 statt.

Fig. 12 illustriert den Fall in dem eine Kanalwechselanforderung RQ 2-1 während des zweiten Datentransfers (2-R) von der I/O-Einheit 3 zum temporären Register 11 in der DMA-Übertragung von der I/O-Einheit 3 zur Speicherregion 51 stattfindet. Sobald der 2-R Zyklus beendet ist, schaltet die Übertragungsanforderungskontrolle 13 die entsprechenden Selektoren 16 und 18 auf Kanal 2, um die DMA-Übertragung 10 durchzuführen. An diesem Punkt benutzt der Kanal 2 das ihm dienende temporäre Register 12. Falls die Kanal-1-DMA-Anforderung RQ 1-3 immer noch besteht, wenn alle Kanal-2-DMA-Anforderungen RQ 2 enden, wird ein Wechsel zu Kanal 1 durchgeführt, um die DMA- Übertragung (3-R und folgende Übertragungen) durchzuführen.

Fig. 13 illustriert den Fall, in dem eine Kanalwechselanforderung RQ 2-1 während einer zweiten Datenübertragung (2-W) vom temporären Register 11 zur I/O-Einheit 3 in der DMA-Übertragung von der Speicherregion 51 zur I/O-Einheit 3 stattfindet. Der Kanalwechsel wird in der gleichen Weise, wie in Fig. 12 durchgeführt.

Wie oben beschrieben wurde, muß die Anzahl der temporären Register in den konventionellen DMA-Controllern gleich der der Kanäle sein, was in einer angewachsenen Chipgröße resultiert.

Demzufolge ist es ein Gegenstand der Erfindung, einen DMA-Controller bereitzustellen, der zum Kanalwechsel mit einem einzelnen temporären Register, unabhängig von der Anzahl der Kanäle, fähig ist.

Einem Aspekt der Erfindung zufolge, wird ein DMA-Controller geschaffen, der ein einzelnes temporäres Register, das für jeden Kanal benutzt wird, und eine Kanalwechselkontrolleinheit beinhaltet, um Kanalwechsel während der Datenerfassung in der Übertragung von der I/O- Einheit zum Speicher, nachdem all die Daten, die von der I/O-Einheit zum temporären Register übertragen wurden, zu einer bestimmten Region eines Speichers übertragen wurden, durchzuführen, aber sofort einen Kanalwechsel während der Datenerfassung in der Übertragung vom Speicher zur I/O-Einheit durchzuführen, so daß DMA-Übertragungen, in denen Kanalwechsel während der Datenerfassung durchgeführt werden, ohne Schwierigkeiten durchgeführt werden können, und so ein Anwachsen der Chipgröße verhindert wird.

Einem anderem Aspekt der Erfindung zufolge wird ein DMA-Controller bereitgestellt, der eine Kanalwechselkontrolleinheit beinhaltet, die keinen Kanalwechsel durchführt, bis die Datenerfassung und ihre Übertragung abgeschlossen sind, wenn es Kanalwechselanforderungen während der Datenerfassung und eine DMA-Anforderung in dem gleichen Kanal, wie während der Datenerfassung gibt, die aber den gleichen Kanalwechsel wie oben beschrieben durchführt, wenn es keine DMA-Anforderungen in dem gleichen Kanal gibt, und so nicht nur ein Anwachsen in der Chipgröße verhindert, sondern auch die Übertragungseffizienz steigert.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus den Ansprüchen und der Beschreibung, in der ein Ausführungsbeispiel der Erfindung anhand einer Zeichnung erläutert wird. Dabei zeigt bzw. zeigen:

Fig. 1 ein Blockdiagramm eines Systems, das einen DMA-Controller gemäß der Erfindung beinhaltet;

Fig. 2a ein Blockdiagramm des essentiellen Teils eines DMA-Controllers gemäß einer Realisation der Erfindung;

Fig. 2b eine Tabelle, die den Zusammenhang zwischen Input- und Outputbedingungen des DMA-Controllers aus Fig. 2a zeigt;

Fig. 3 und 4 Diagramme des Zeitverhaltens, die die Operationen des DMA-Controllers aus Fig. 2a zeigen;

Fig. 5a ein Blockdiagramm des essentiellen Teils eines DMA-Controllers gemäß einer anderen Realisation der Erfindung;

Fig. 5b eine Tabelle, die den Zusammenhang zwischen Input- und Outputbedingungen des DMA-Controllers aus Fig. 5a zeigt;

Fig. 6 und 7 sind Diagramme des Zeitverhaltens, die die Operationen des DMA- Controllers aus Fig. 5a zeigen;

Fig. 8 ein Blockdiagramm eines Systems, das einen konventionellen DMA-Controller enthält;

Fig. 9 ein Blockdiagramm des essentiellen Teils eines konventionellen DMA- Controllers; und

Fig. 10-13 Diagramme des Zeitverhaltens, die die Operationen des konventionellen DMA-Controllers zeigen.

In Fig. 1 sind die Komponenten 1-8, 11, 51 und 52 identisch mit oder gleichwertig zu denen der Fig. 8. Es sollte jedoch beachtet werden, daß das temporäre Register 12 aus Fig. 8 entfernt wurde, und daß das einzelne temporäre Register 11 für beide Kanäle 1 und 2 benutzt wird.

In Fig. 2a sind die Komponenten 11 und 13-17 identisch mit oder gleichwertig zu denen der Fig. 9. Es sollte jedoch beachtet werden, daß das temporäre Register 12 und der Selektor 18 der Fig. 9 durch eine Kanalwechselkontrolleinheit 19 ersetzt werden. Die Übertragungsanforderungskontrolle 13 gibt eine gleicher-Kanal-DMA-Anforderung und eine Kanalwechselanforderung anstelle der konventionellen DMA-Anforderung aus, und erzeugt eine Kanalbezeichnung als Antwort zu einer Kanalwechselautorisierung von der Kanalwechselkontrolleinheit 19. Der Selektor 16 hat einen Kontakt 16 a, um DMA-Kontrollinformation zur DMA-Übertragungskontrollogik 17 in der gleichen Weise, wie bei dem Konventionellen zu schalten, und einen Kontakt 16 b, um Übertragungsmodusinformation zu schalten, die für die Kanalwechselkontrolleinheit 19 notwendig ist. Die DMA-Übertragungskontrollogik 17 versorgt die Kanalwechselkontrolleinheit 19 mit einem Signal, das anzeigt, daß Datenerfassung sich noch in der Durchführung befindet, und einem Signal, daß die Beendigung des Kanalwechsels anzeigt, und erhält eine Kanalwechseldurchführungsanforderung und eine DMA-Anforderung von der Kanalwechselkontrolleinheit 19. Das zeigt an, daß als Antwort zu einem Kanalwechselautorisierungssignal die Übertragungsanforderungskontrolle 13 Kanäle wechselt und die gleicher-Kanal-Anforderung bestätigt, wenn dies noch nicht geschehen ist, und Kanalwechselanforderungen verneint. Dann erhält die DMA-Übertragungskontrollogik 17 die gewechselte DMA-Kontrollinformation und DMA-Anforderung und führt DMA-Übertragungen zu einem neuen Kanal mit der Hilfe desselben temporären Registers 11 aus.

Die Kanalwechselkontrolleinheit 19 beinhaltet ein AND- Gatter 19 a, das von dem Kontakt 16 b ein Signal mit "H"- Pegel im I/O-zu-Speicher-Übertragungsmodus und von der DMA-Übertragungskontrollogik ein Signal mit "H"-Pegel während der Datenaufnahme empfängt; ein AND-Gatter 19 b, das ein Signal von dem AND-Gatter 19 a und einen "H"- Pegel, der eine Kanalwechselanforderung von der Übertragungsanforderungskontrolle 13 anzeigt, erhält und die DMA-Übertragungskontrollogik 17 mit einem "H"-Pegel versorgt, der eine Kanalwechseldurchführungsanforderung anzeigt; ein AND-Gatter 19 c, das ein invertiertes Signal der Kanalwechselanforderung und einen "H"-Pegel, der eine gleicher-Kanal-DMA-Anforderung anzeigt, erhält, und die DMA-Übertragungskontrollogik 17 mit einem "H"-Pegel versorgt, der eine DMA-Anforderung anzeigt; ein AND- Gatter 19 d, das ein invertiertes Signal von dem AND- Gatter 19 a und eine Kanalwechselanforderung empfängt; und ein OR-Gatter 19 e, das ein Signal vom AND-Gatter 19 d und einen "H"-Pegel, der ein Kanalwechseldurchführungsbeendigungssignal anzeigt, empfängt und die Übertragungsanforderungskontrolle 13 mit einem "H"-Pegel versorgt, der ein Kanalwechselautorisierungssignal anzeigt.

Die entsprechenden Eingabebedingungen und die zugehörigen Ausgangszustände werden in Fig. 2b gezeigt.

Das Zeitverhalten von verschiedenen DMA-Übertragungen wird in den Fig. 3 und 4 gezeigt, worin RQ 1-1, RQ 1-2, . . .; RQ 2-1, RQ 2-2, . . .; und 1-R, 2-R, . . .; und 1-W, 2-W, . . . gleichwertig denen der Fig. 10-13 sind, und 1-T und 2-T Transferzyklen, die für diese Realisation nötig sind, sind.

Fig. 3 illustriert die DMA-Übertragungen von der I/O- Einheit 3 zu der Speicherregion 51, bei der eine Kanalwechselanforderung RQ 2-1 zur Zeit der zweiten Datenübertragung 2-R von der I/O-Einheit 3 zum temporären Register 11 stattfindet. Sobald der 2-R Zyklus vollendet ist, werden die Daten, die zu den 8-bit-Registern 1 A und 1 B des temporären Registers 11 von der I/O-Einheit 3 übertragen wurden, zur Speicherregion 51 zu den Adressen 1 a und 1 b (1-T) übertragen und anschließend zum Kanal 2 um eine DMA-Übertragung 10 durchzuführen. Dadurch wird der Gebrauch des allgemeinen temporären Registers 11 in dem Kanal 2 die DMA-übertragenen Daten im Kanal 1 nicht beeinflussen. Falls die DMA-Anforderung RQ 1-3 im Kanal 1 weiterhin existiert, wenn die DMA-Anforderungen RQ 2 im Kanal 2 enden, wird ein Wechsel zum Kanal 1 ausgeführt, um die dritte DMA-Übertragung (3-R) und folgende DMA- Übertragungen durchzuführen. Beim Übertragungszyklus 1-W zum Speicher 5 jedoch werden nur 16 Bit an Daten, die zu den 8-bit-Registern 1 C und 1 D des temporären Registers 11 übertragen wurden, zur Speicherregion 51 an den Adressen 1 c und 1 d als Antwort zu der dritten und vierten DMA-Anforderung übertragen.

Fig. 4 illustriert die DMA-Übertragung von dem Speicher 51 zu der I/O-Einheit 3 bei der eine Kanalwechselanforderung Q 2-1 während der zweiten Datenübertragung (2-W) vom temporären Register 11 zur I/O-Einheit 3 stattfindet. Sobald Zyklus 2-W beendet ist, wird ein Wechsel zum Kanal 2 durchgeführt, um eine DMA-Übertragung 10 durchzuführen. Diese DMA-Übertragung 10 löscht die Daten, die in dem 8-bit-Register 1 C und 1 D des Kanals 1 verbleiben. Dieses bereitet jedoch keine Probleme, weil die Daten nicht Antwort auf die entsprechende DMA-Anforderung sind. Wenn immer noch die DMA-Anforderung RQ 1-3 im Kanal 1 besteht, wenn alle DMA-Anforderungen RQ 2 des Kanals 2 enden, wird ein Wechsel zu Kanal 2 vorgenommen. Da an diesen Punkt keine Daten des Kanals 1 im temporären Register 11 verblieben sind, werden Daten von der Speicherregion 51 an den Adressen 1 c und 1 d zu den 8-bit- Registern 1 C und 1 D des temporären Registers 11 (2-T) transferiert, und anschließend zur I/O-Einheit 3 (3-W, 4-W). Obwohl eine kontinuierliche DMA-Anforderung im gleichen Kanal zusammen mit einer Kanalwechselanforderung in den verschiedenen DMA-Übertragungen beschrieben wurde, wird der gleiche Kanalwechsel auch während der Datenerfassung für unterbrechende DMA-Anforderungen zusammen mit Kanalwechselanforderungen zwischen den unterbrechenden DMA-Anforderungen durchgeführt.

Die Übertragungseffizienz konnte in einigen Fällen gesteigert werden, indem man die Bedingungen, unter denen Kanalwechsel während der Datenerfassung akzeptiert und durchgeführt werden, so festsetzt, daß kein Kanalwechsel durchgeführt wird, wenn es eine DMA-Anforderung in dem gleichen Kanal, wie während der Datenerfassung zusammen mit einer Kanalwechselanforderung gibt, aber ein Kanalwechsel in der gleichen Weise wie in der obigen Realisation durchgeführt wird, wenn es keine DMA-Anforderung in dem gleichen Kanal gibt.

Fig. 5a zeigt in einem Blockdiagramm den essentiellen Teil des DMA-Controllers 1 um eine solche Funktion entsprechend zu einer anderen Realisation dieser Erfindung durchzuführen. Dieser DMA-Controller ist identisch mit dem von Fig. 2a, außer daß eine Kanalwechselkontrolleinheit 20 sich von der Kanalwechselkontrolleinheit 19 in der inneren Struktur unterscheidet. Die Kanalwechselkontrolleinheit 20 beinhaltet ein AND-Gatter 20 a, das vom Kontakt 16 b ein Signal mit "H"-Pegel in dem I/O-zu- Speicher-Übertragungsmodus und von der DMA-Übertragungskontrollogik 17 ein Signal mit "H"-Pegel während der Datenerfassung erhält; ein AND-Gatter 20 b, das von der Übertragungsanforderungkontrolle 13 einen "H"-Pegel erhält, der eine gleicher-Kanal-DMA-Anforderung anzeigt; ein AND-Gatter 20 c, das Signale von den Gattern 20 b und 20 a erhält; ein AND-Gatter 20 d das ein Signal, das anzeigt, daß sich Datenerfassung in der Durchführung befindet, und gleicher-Kanal-DMA-Anforderungen empfängt; ein AND-Gatter 20 e, das ein invertiertes Signal der Kanalwechselanforderung und der gleichen-Kanal-DMA-Anforderung erhält; ein OR-Gatter 20 f, das Signale von den AND-Gattern 20 d und 20 e erhält und die DMA-Übertragungskontrollogik 17 mit einem "H"-Pegel, der eine DMA-Anforderung anzeigt, versorgt; ein AND-Gatter 20 g, das ein invertiertes Signal vom AND-Gatter 20 a und ein Signal vom AND-Gatter 20 b erhält; ein AND-Gatter 20 h, das ein invertiertes Signal des Signals, das anzeigt, daß die Datenerfassung in der Durchführung ist und der Kanalwechsel- und gleicher-Kanal-DMA-Anforderungen, empfängt; ein OR-Gatter 20 i, das Signale von den AND- Gattern 20 g und 20 h empfängt und einen "H"-Pegel, der ein Kanalwechseldurchführungsabschlußsignal von der DMA-Übertragungskontrollogik 17 anzeigt, erhält, und die Übertragungsanforderungskontrolle 13 mit einem "H"-Pegel versorgt, der ein Kanalwechselautorisierungssignal anzeigt. Das heißt, daß um zu bestimmen, ob es eine gleicher- Kanal-DMA-Anforderung zusammen mit einer Kanalwechselanforderung gibt, die AND-Gatter 20 b, 20 d und 20 h und das OR-Gatter 20 f zur Kanalwechselkontrolleinheit 19 der ersten Realisation hinzugefügt werden und die Ausgabe des AND-Gatters 20 h mit der Eingabe des OR-Gatters 20 i verbunden ist.

Die entsprechenden Eingabebedingungen und die dazugehörigen Ausgabezustände sind in Fig. 5b gezeigt.

Das Zeitverhalten von verschiedenen DMA-Übertragungen in der Realisation wird in Fig. 6 für Übertragungen von der I/O-Einheit 3 zur Speicherregion 51 und Fig. 7 für Übertragungen von der Speicherregion 51 zur I/O-Einheit 3 gezeigt.

In Fig. 3 und 6, und 4 und 7 zeigt ein Vergleich der Übertragungszyklen in dem Kanal 1, daß der Zyklus 1-T in Fig. 3 und der Zyklus 2-T in Fig. 4 in den Fig. 6 und 7 eliminiert sind, und damit die Übertragungseffizienz vergrößert wird. Aus Fig. 5b ist ersichtlich, daß wenn es keine gleicher-Kanal-Anforderungen gibt, die Kanalwechsel in der gleichen Weise wie in der ersten Realisation ausgeführt werden.

Obwohl die DMA-Controller, die nur zwei Kanäle haben, oben beschrieben wurden, ist die Erfindung auf DMA- Controller mit mehr Kanälen anwendbar, und diese benötigen nur ein temporäres Register 11 und eine Kanalwechselkontrolleinheit 19 oder 20 unabhängig von der Anzahl der Kanäle. Obwohl die Kanalwechselkontrolleinheiten 19 und 20 beschrieben wurden, indem spezifische Ausdrücke benutzt wurden, können viele Änderungen und Modifikationen vorgenommen werden, um die gleiche Funktion zu erreichen. Das 32-bit (vier Byte) temporäre Register 11 kann entsprechend der Systemkonfiguration verändert werden.

Wie oben beschrieben, ist der DMA-Controller, einer Realisation der Erfindung zufolge, mit einem einzelnen temporären Register versehen, das für jeden Kanal benutzt wird, und einer Kanalwechselkontrolleinheit, um Kanalwechsel während der Datenerfassung in der Übertragung von der I/O-Einheit zum Speicher durchzuführen, nachdem all die Daten, die von der I/O-Einheit zum temporären Register übertragen wurden, zu der vorbestimmten Region eines Speichers übertragen wurden, aber sofort einen Kanalwechsel während der Datenerfassung in der Übertragung vom Speicher zu der I/O-Einheit durchzuführen, so daß die DMA-Übertragung in der der Kanalwechsel während der Datenerfassung stattfindet, ohne Schwierigkeiten durchgeführt werden kann, und so ein Anwachsen der Chipgröße verhindert wird.

Einer anderen Realisation zufolge, wird eine Kanalwechselkontrolleinheit bereitgestellt, die den Kanalwechsel nicht durchführt, bis die Datenerfassung und ihre Übertragung beendet sind, wenn es eine Kanalwechselanforderung während der Datenerfassung und eine DMA-Anforderung in dem gleichen Kanal wie während der Datenerfassung gibt, aber den gleichen Kanalwechsel wie in der obigen Realisation durchführt, wenn es keine DMA-Anforderungen im gleichen Kanal gibt, und so nicht nur ein Anwachsen der Chipgröße verhindert, sondern auch die Übertragungseffizienz vergrößert.

Bezugszeichenliste

1 32-bit-DMA-Controller
1 A 8-bit-Register des temporären Registers 11
1 B 8-bit-Register des temporären Registers 11
1 a Adressen in Speicherregion 51
1 b Adressen in Speicherregion 51
2 32-bit CPU
3 erste 8-bit I/O-Einheit
4 zweite 8-bit I/O-Einheit
5 Speicher mit 32-bit Datenbusbreite
6 32-bit Datenbus
7 erster 8-bit Datenbus
8 zweiter 8-bit Datenbus
10 DMA-Übertragung
11 erstes 32-bit langes temporäres Register
12 zweites 32-bit langes temporäres Register
13 Übertragungsanforderungskontrolle
14 DMA-Kontrollinformationsregister
15 DMA-Kontrollinformationsregister
16 Selektor
16 a Kontakt
16 b Kontakt
17 DMA-Übertragungskontrollogik
18 Selektor
19 Kanalwechselkontrolleinheit
19 a AND-Gatter
19 b AND-Gatter
19 c AND-Gatter
19 d AND-Gatter
19 e AND-Gatter
20 intern anders als 19 strukturierte
Kanalwechselkontrolleinheit
20 a AND-Gatter
20 b AND-Gatter
20 c AND-Gatter
20 d AND-Gatter
20 e AND-Gatter
20 f OR-Gatter
20 g AND-Gatter
20 h AND-Gatter
20 i OR-Gatter
51 erste Speicherregion im Speicher 5
52 zweite Speicherregion im Speicher 5

Claims

1. Direkter Speicherzugriffscontroller, mit einer Datenerfassungsfunktion durch ein einzelnes temporäres Register, das eine Länge einer Vielzahl von Bytes für temporäres Speichern von Daten hat, die zwischen einer Vielzahl von Input/Output-Einheiten und einem Speicher DMA-übertragen werden sollen, und um nicht nur DMA- Übertragungen mit der Hilfe des temporären Registers als Antwort auf eine DMA-Anforderung und einer vorbestimmten DMA-Kontrollinformation, sondern auch DMA- Übertragungsanforderungen in jedem Kanal nach Prioritätsstufen zu kontrollieren, um DMA-Anforderungen und eine Kanalbezeichnung zu erzeugen, und dadurch Kanalwechsel durchzuführen, dadurch gekennzeichnet, daß das temporäre Register für den jeweiligen Kanal verwendet wird, und daß der Controller mit Kanalwechselkontrollmitteln ausgestattet ist, um Kanalwechsel während der Datenerfassung in der Übertragung von der Input/Output-Einheit zu dem Speicher durchzuführen, nachdem alle Daten, die zu dem temporären Register übertragen wurden, zu einer vorbestimmten Region des Speichers übertragen wurden, und um sofort einen Kanalwechsel während der Datenerfassung in der Übertragung von genanntem Speicher zu genannter Input/Output-Einheit durchzuführen.

2. Direkter Speicherzugriffscontroller gekennzeichnet durch

- ein temporäres Register (11), das eine Länge einer Vielzahl von Bytes besitzt, um temporäre Daten zu speichern, die übertragen werden sollen;
- eine Übertragungsanforderungskontrolle (13), um DMA-Übertragungsanforderungen in jeweiligen Kanälen entsprechend den Prioritätsstufen zu kontrollieren, um eine gleicher-Kanal-DMA-Anforderung und eine Kanalwechselanforderung auszugeben und um ein Kanalbezeichnungssignal als Antwort zu einem Kanalwechselautorisierungssignal zu erzeugen:
- eine Vielzahl von DMA-Kontrollinformationsregistern (14, 15), in die im voraus DMA-Kontrollinformation für jeden Kanal gespeichert wird;
- einen Selektor (16) der dem Kanalbezeichnungssignal der Übertragungsanforderungskontrolle (13) antwortet, um DMA-Kontrollinformation und ihre Übertragungsmodusinformation aus den Registern (14, 15) zu wechseln;
- eine DMA-Übertragungskontrollogik (17), die die DMA-Kontrollinformation, eine Kanalwechseldurchführungsanforderung und eine DMA-Anforderung empfängt, ein Signal, das anzeigt, daß die Datenerfassung in der Durchführung ist, und ein Signal, das anzeigt, daß die Kanalwechseldurchführung beendet sind, ausgibt, und die DMA-Übertragung durch dies temporäres Register (11) kontrolliert, und
- Kanalwechselkontrollmittel (19), die eine gleicher-Kanal-DMA-Anforderung und eine Kanalwechselanforderung von der Übertragungsanforderungkontrolle (13), der Übertragungsmodusinformation über den Selektor (16) und das Signal, das Datenerfassung in der Durchführung und Beendigung des Kanalwechselprozesses anzeigt, empfangen, und die DMA-Übertragungskontrollogik (17) mit einer Kanalwechseldurchführungsanforderung und einer DMA-Anforderung und die Übertragungsanforderungskontrolle (13) mit einem Kanalautorisierungssignal, um den Kanalwechsel zu kontrollieren, versorgt.

3. Direkter Speicherzugriffscontroller nach Anspruch 2, dadurch gekennzeichnet, daß das Kanalwechselkontrollmittel (19)

- ein AND-Gatter (19 a), das aus dem Selektor (16) ein Signal mit "H"-Pegel in dem Input/Output- Einheit-zu-Speicher-Übertragungsmodus und von der DMA- Übertragungskontrollogik (17) ein Signal mit "H"-Pegel während der Datenerfassung empfängt;
- ein AND-Gatter (19 b), das ein Signal von dem AND-Gatter (19 a) und einen "H"-Pegel von der Übertragungsanforderungskontrolle (13) empfängt, der eine Kanalwechselanforderung anzeigt, und die die DMA- Übertragungskontrollogik (17) mit einem "H"-Pegel versorgt, der eine Kanalwechseldurchführungsanforderung anzeigt;
- ein AND-Gatter (19 c), das ein invertiertes Signal von der Kanalwechselanforderung und einen "H"- Pegel, der eine gleicher-Kanal-DMA-Anforderung von der Übertragungsanforderungskontrolle (13) empfängt, und die die Übertragungskontrollogik (17) mit einem "H"-Pegel versorgt, der eine DMA-Anforderung anzeigt;
- ein AND-Gatter (19 d), das ein invertiertes Signal von dem AND-Gatter (19 a) und der Kanalwechselanforderung empfängt; und
- ein OR-Gatter (19 e), das ein Signal von dem AND-Gatter (19 d) und einen "H"-Pegel, der ein Kanalwechseldurchführungsbeendigungssignal von der DMA- Übertragungskontrollogik 17 empfängt und die die Übertragungsanforderungskontrolle (13) mit einem "H"-Pegel, der ein Kanalwechselautorisierungssignal anzeigt, versorgt,

beinhaltet.

4. Direkter Speicherzugriffscontroller nach Anspruch 1, dadurch gekennzeichnet, daß die Kanalwechselkontrollmittel keinen Kanalwechsel durchführen, wenn es Kanalwechselanfragen während der Datenerfassung und eine DMA-Anforderung im gleichen Kanal wie während der Datenerfassung gibt, aber einen Kanalwechsel durchführen, wenn es keine DMA-Anforderung in dem gleichen Kanal gibt.

5. Direkter Speicherzugriffscontroller, gekennzeichnet durch

- ein temporäres Register (11), das eine Länge einer Vielzahl von Bytes besitzt, um temporäre Daten zu speichern, die übertragen werden sollen;
- eine Übertragungsanforderungskontrolle (13), um DMA-Übertragungsanforderungen in individuellen Kanälen nach Prioritätsstufen zu kontrollieren und eine gleicher-Kanal-DMA-Anforderung und eine Kanalwechselanforderung auszugeben und Kanalbezeichnung als Antwort zu einem Kanalwechselautorisierungssignal durchzuführen;
- eine Vielzahl von DMA-Kontrollinformationen (14, 15), in denen DMA-Kontrollinformation im voraus für jeden Kanal gespeichert wurde;
- einen Selektor (16), um DMA-Kontrollinformationen und ihre Übertragungsmodusinformationen aus dem Register (14, 15) als Antwort zu einem Kanalbezeichnungssignal aus der Übertragungsanforderungskontrolle (13) zu wechseln;
- eine DMA-Übertragungskontrollogik (17), die die DMA-Kontrollinformation, eine Kanalwechseldurchführungsanforderung und eine DMA-Anforderung empfängt, und ein Signal ausgibt, das die Beendigung der Kanalwechseldurchführung anzeigt, und eine DMA-Anforderung und die DMA-Übertragung mittels dem temporären Register (11) als Antwort zu der Signaleingabe kontrolliert; und
- Kanalwechselkontrollmittel (20), die eine gleicher-Kanal-DMA-Anforderung und eine Kanalwechselanforderung empfangen und eine Übertragungsmodusinformation über den Selektor (16), ein Signal, das anzeigt, daß sich die Datenaufnahme in der Durchführung befindet, und ein Signal von der DMA-Übertragungskontrollogik (17), das die Beendigung des Kanalwechselprozesses anzeigt, empfangen; und die DMA-Übertragungskontrollogik (17) mit einer Kanalwechseldurchführungsanforderung und einer DMA-Anforderung versorgt.

6. Direkter Speicherzugriffscontroller nach Anspruch 5, dadurch gekennzeichnet, daß das Kanalwechselkontrollmittel beinhaltet:

- ein AND-Gatter (20 a), das ein Signal mit "H"- Pegel im Input/Output-Einheit-zu-Speicher-Übertragungsmodus und ein Signal mit "H"-Pegel während der Datenerfassung von der DMA-Übertragungskontrollogik (17) erhält;
- einem AND-Gatter (20 a), das ein Signal mit "H"-Pegel im Input/Output-Einheit-zu-Speicher-Übertragungsmodus und ein Signal mit "H"-Pegel während der Datenerfassung von der DMA-Übertragungskontrollogik (17) erhält;
- ein UND-Gatter (20 b), das einen "H"-Pegel, der eine Kanalwechselanforderung anzeigt, und ein invertiertes Signal von einem "H"-Pegel, der eine gleicher- Kanal-DMA-Anforderung von der DMA-Übertragungsanforderungskontrolle (13) anzeigt, erhält;
- ein AND-Gatter (20 c), das ein Signal von dem AND-Gatter (20 b) und ein Signal von dem AND-Gatter (20 a) erhält, und die die DMA-Übertragungskontrollogik (17) mit einem "H"-Pegel versorgt, der eine Kanalwechseldurchführungsanforderung anzeigt;
- ein AND-Gatter (20 d), das dies Signal, daß sich die Datenaufnahme in Durchführung befindet, eine Kanalwechselanforderung und eine gleicher-Kanal-DMA- Anforderung empfängt;
- ein AND-Gatter (20 e), das ein invertiertes Signal der Kanalwechselanforderung und eine gleicher- Kanal-DMA-Anforderung empfängt;
- ein OR-Gatter (20 f), das ein Signal von dem AND-Gatter (20 d) und ein Signal von dem AND-Gatter (20 e) erhält, und die DMA-Übertragungskontrollogik (17) mit einem "H"-Pegel versorgt, der eine DMA-Anforderung anzeigt;
- ein AND-Gatter (20 h), das ein invertiertes Signal des Signals ist, das anzeigt, daß eine Datenerfassung in der Durchführung ist, eine Kanalwechselanforderung und eine gleicher-Kanal-DMA-Anforderung; und
- ein OR-Gatter (20 i), das ein Signal von dem AND-Gatter (20 g), ein Signal von dem AND-Gatter (20 h) und einen "H"-Pegel von der DMA-Übertragungskontrollogik (17), der ein Kanalwechseldurchführungssignal anzeigt, empfängt, und die Übertragungsanforderungskontrolle (13) mit einem "H"-Pegel versorgt, der ein Kanalwechselautorisierungssignal anzeigt.