KR900015009A - Dma콘트롤러 - Google Patents

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KR900015009A
KR900015009A KR1019900004354A KR900004354A KR900015009A KR 900015009 A KR900015009 A KR 900015009A KR 1019900004354 A KR1019900004354 A KR 1019900004354A KR 900004354 A KR900004354 A KR 900004354A KR 900015009 A KR900015009 A KR 900015009A
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나오이찌 기다가미
유우이찌 나가오
히로유끼 곤도오
히데하루 도요모도
고우지 쓰지하시
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시기 모리야
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

내용 없음.

Description

DMA콘트롤러
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 DMA콘트롤러를 포함하는 시스템의 블록도,
제2a도는 본 발명의 실시예에 따른DMA콘트롤러의 요부의 블록도,
제2b도는 제2a의 DMA콘트롤러의 입력과 출력조건 사이의 관계를 보여주는 테이블,
제3도 및 제4도는 제2a도의 DMA콘트롤러의 작동을 보여주는 타이밍개략도.

Claims (6)

  1. 복수의 입출력장치와 메모리사이에서 DMA전송되는 일시 저장데이타용 복수의 바이트 길이를 가지는 하나의 템포러리 레지스터에 의해 데이타 어셈블리 기능을 구비하고, DMA요구와 미리 결정된 DMA제어정보에 기초하여 상기 템포러리 레지스터를 사용하여DMA전송뿐 아니라 DMA요구와 채널지정을 발생시키도록 우선동에 따라 각 채널에 DMA전송요구를 제어하고, 상기 입출력장치로 부터 템포러리 레지스터로 전송된 모든 데이타가 상기 메모리의 미리 결정된 영역으로 전송된 후에 상기 입출력장치로 부터 상기 메모리로 전송에서 데이타 어셈블리동안 채널천이를 실행하기 위해 채널천이 제어수단이 상기 콘틀롤러에 제공되는 것을 특징으로 하는 채널천이를 실행하고, 상기 메모리로 부터 상기 입출력장치로의 전송에서 데이타 어셈블리동안 즉시 채널천이를 실행하는 DMA콘트롤러.
  2. 전송되는 일시 저장데이타에 복수의 바이트의 길이를 가지는 템포러리 레지스터와; 채널천이 허가신호에 기초하여 채널지정신호를 발생하고 동일 채널DMA요구와 채널천이요구를 출력하도록 우선도에 따라 각 채널에 DMA전송요구를 제어하는 전송요구 제어부(13); DMA제어 정보가 각 채널에 미리 설정되는 복수의 DMA제어정보 레지스터(14,15)와; 상기 레지스터(14,15)로 부터 DMA제어정보와 그것이 전송모드정보를 스위치하기 위해 상기 전송요구 제어부(13)로 부터 상기 채널 지정신호에 기초하는 셀렉터(16)와; 상기 DMA제어정보와, 채널천이 처리요구와, DMA요구를 받고, 처리중에 있는 데이타 어셈블리를 표시하는 신호와 채널천이 처리를 종료를 표시하는 신호를 출력하고, 상기 템포러리 종료를 표시하는 신호를 출력하고, 상기 템포러리 레지스터(11)에 의해 DMA전송을 제어하는 DMA전송제어로직(17)과; 상기 전송 요구제어부(13)와, 상기 셀렉터(16)를 통한 상기 전송모드 정보와, 채널천이 처리의 처리와 종료중에 있는 데이타 어셈블리를 표시하는 상기 신호로 부터 채널천이 요구와 동일채널 DMA요구를 받고, 채널천이 처리요구를 상기 DMA전송제어로직(17)에, 채널천이를 제어하도록 채널천이허가신호를 상기 전송요구 제어부(13)에 피드하는 채널천이 제어수단(19)을 구성하는 DMA콘트롤러.
  3. 제2항에 있어서, 상기 셀력터(16)으로 부터 입출력장치→메모리 전송모드에 있는 "H"레벨의 신호를 받고 상기 DMA전송제어로직(17)으로 부터 데이타 어셈블리동안 "H"레벨이 신호를 받는 AND게이트(19a)와; 상기 AND게이트(19a)로 부터 신호를 상기 전송요구 제어부(13)로 부터 "H"레벨 유이 채널천이요구를 받고, 상기 DMA전송제어로직(17)에 "H"레벨 유이채널 전송 처리요구를 피드하는 AMD게이트(19b)와; 상기 전송요구 제어부(13)로 부터 상기 채널천이요구의 반전 호와 "H"레벨 유의 동일 채널 DMA요구를 받고, 상기 DMA전송제어로직(17)에 "H"레벨 유이 DMA요구를 피드하는 AND게이트(19c)와; 상기 AND게이트(19a)로 부터 반전신호와 상기 채널천이요구를 받는 AND게이트(19d)와; 상기 AND게이트(19d)로 부터 신호와, 상기 DMA전송제어로직(17)으로 부터 "H"레벨 유의 채널천이 처리종료 신호를 받고, 상기 전송요구 제어부(13)에 "H"레벨 유의채널 천이허가신호를 피드한는 OR게이트(19e)를 구성하는 상기 채널천이 제어부(19)이 DMA콘트롤러.
  4. 제1항에 있어서, 상기 채널전송 제어수단이 데이타 어셈블리동안 채널천이요구와, 상기 데이타 어셈블리동안과 같은 채널에 DMA요구가 있을때 채널천이를 실행하지 않고 동일한 채널에 DMA요구가 없을 때 채널천이를 실행하는 DMA콘트롤러.
  5. 전송되는 일시저장데이타에 대해 복수의 바이트의 길이를 가지는 템포러리 레지스터(11)와; 미리 결정된 우선도에 따라 각 채널의 DMA전송요구를 제어하고, 같은 채널 DMA요구와 채널천이 요구를 출력하고, 채널천이 허가신호에 기초하여 채널지정을 실행하는 정소요구 제어부(13)와; DMA제어정보가 각 채널에 대해 미리 설정되는 복수의 DMA제어정보 레지스터(14,15); 상기 전송요구 제어부(13)로 부터 채널지정신호에 기초하여 상기 레지스터(14,15)로 부터 DMA제어정보와 그것의 전송모드정보를 스위칭하는 셀렉터(16)와; 상기 DMA제어정보와, 채널천이 처리요구와, DMA요구를 받고, 처리중에 있는 데이타 어셈블리를 표시하는 신호와, 채널천이 처리의 종료를 표시하고 상기 신호입력에 기초하여 상기 템포러리레지스터(11)에 의해 DMA전송을 제어하는 신호를 출력하는 DMA전송제어로직(17)과; 동일 채널 DMA요구와, 채널천이요구와, 상기 셀렉터(16)를 통한 전송모드정보, 진행중인 데이타 어셈블리를 표시하는 신호와, 상기 DMA전송제어로직(17)으로 부터 채널천이 처리의 종료를 표시하는 신호를 받고, 상기 DMA전송제어로직(17)에 채널천이처리요구와 DMA요구를 피드하는 채널천이 제어수단(20)을 구성하는 DMA콘트롤러.
  6. 제5항에 있어서, 입출력장치→메모리전송모드의 "H"레벨이 신호와 상기 DMA전송제어로직(17)으로 부터 데이타 어셈블리동안 "H"레벨의 신호를 받는 AND게이트 (20a)와; 상기 전송요구 제어부(13)로 부터 "H"레벨유의 동일 채널 DMA요구이 반전 신호와 "H"레벨 유의채널천이요구를 받는 AND게이트(20b)와; 상기 AND게이트(20b)로 부터 신호와 상기 AND게이트(20a)로 부터 신호를받고, 상기 DMA전송제어로직(17)에 "H"레벨유의채널 천이처리요구를 피드하는 AND게이트(20c)와; 처리중에 있는 데이타 어셈블리를 표시하는 상기 신호와, 채널천이요구와, 동일 채널 DMA요구를 받는 AND게이트(20d)와; 상기 채널천이요구의 반전 신호와 동일 채널 DMA요구를 받는 AND게이트(20e)와; 상기 AND게이트 (20d)로 부터 신호를, 상기 AND게이트(20e)로 부터 신호를 받고, 상기 DMA전송제어로직(17)에 "H" 레벨 유지 DMA요구를 피드하는 OR게이트(20f)와; 상기 AND게이트(20a)로 부터 반전 신호와 상기 AND게이트(20b)로 부터 신호를 받는 AND게이트(20g)와; 처리중에 있는 데이타 어셈블리를 표시하는 상기 신호의 반전 신호와, 채널천이요구와, 동일 채널 DMA요구를 받는 AND게이트(20h)와; 상기 AND게이트(20g)로 부터 신호와, 상기 AND게이트(20h)로 부터 신호와, 상기 DMA전송제어로직(17)으로 부터 "H"레벨 유의채널 천이처리를 받고, 상기 전송 요구 제어부(13)에 "H"레벨 유이채널 천이허가신호를 피드하는 OR게이트(20i)를 구성하는 상기 채널천이 제어수단(20)이 DMA콘트롤러.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900004354A 1989-03-30 1990-03-30 Dma 콘트롤러 KR920008460B1 (ko)

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