FR2645298A1 - Controleur d'acces direct en memoire - Google Patents
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Abstract
Un contrôleur d'accès direct en mémoire 1 présente une fonction d'assemblage des données au moyen d'un seul registre temporaire. Le registre utilisé pour un certain nombre de canaux remplace les registres temporaires de la technique antérieure qui étaient nécessaires pour que les canaux respectifs exécutent le passage entre canaux lors de l'assemblage des données. En commandant le passage entre canaux lors de l'assemblage des données, il est possible d'exécuter des transferts DMA (accès direct en mémoire) dans lesquels le passage entre canaux est effectué lors de l'assemblage de la donnée, ce qui permet d'éviter l'augmentation des dimensions des puces.
Description
2645298.
1. La présente invention concerne un contrôleur pour l'accès direct en mémoire (DLMA) ayant non seulement
une fonction d'assemblage des données (ou de concentra-
tion) mais étant aussi capable d'exécuter une transition entre des canaux en fonction de niveaux de priorité. Les systèmes de transfert DMA comprennent un système à mode d'adresse double qui sort tout d'abord l'adresse d'un dispositif-source entre ce dispositif et le registre de maintien des données de transfert DMA (registre temporaire) d'un contrôleur DM Aet ensuite
l'adresse d'un dispositif de destination afin de trans-
férer la donnée du registre temporaire au dispositif de destination. Certains des contrôleurs DMA à mode d'adresse double présentent une fonction d'assemblage des données. Par exemple, dans le cas o un contrôleur DMA et 32 bits transfère des données entre une unité d'entrée/sortie (E/S) avec un port de 8 bits 2. et une mémoire ayant une largeur de bus des données de 32 bits, quatre données à multiplet sont transférées à un registre temporaire en réponse aux demandes DMA et, alors, les données à 32 bits sont transférées à la fois à des zones prédéterminées de la mémoire. Dans le cas o la donnée est transférée de la
mémoire à 32 bits à l'unité E/S à port de 8 bits, 3 mul-
tiplets des données en excès de la donnée nécessaire à 1 multiplet sont également transférés de la mémoire au registre temporaire en réponse à la première demande
DMA, et des transferts sont effectués entre le regis-
tre temporaire et l'unité E/S lors des trois demandes
DMA ultérieures.
Le contrôleur DMA ayant une telle fonction
d'assemblage des données comporte des registres tempo-
raires spécialisés pour chaque canal de sorte que
la transition des canaux pendant l'assemblage des don-
nées s'effectue instantanément. Cela est rendu possi-
ble par le fait que la donnée restante dans la transi-
tion des canaux lors de l'assemblage des données est main-
tenue dans le registre temporaire.
On décrira, en liaison avec les figures 8 à 13,
un contrôleur DMA classique à 2 canaux.
La figure 8 représente un système avec un con-
trôleur DMA classique. Ce système comprend un contrôleur DMA, 1, à 32 bits, une unité centrale 2 à 32 bits (UC), la première unité d'entrée/sortie 3 (E/S) à 8 bits, la seconde unité d'entrée/sortie 4 (E/S) à 8 bits, une mémoire avec une largeur du bus de données de 32 bits, un bus de données de 32 bits pour connecter le contrôleur 1, l'unité centrale 2, et la mémoire 5, le premier bus 7 des données à 8 bits pour connecter la première unité E/S 3 et le bus 6 de données à 32 bits, le second bus 8 de données à 8 bits pour connecter la seconde unité E/S 4 et le bus de donnés à 32 bits, les premier et
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3. second registres temporaires longs (quatre mu tiplets) à& 32 bits, 11 et 12, fournis dans le contrôleur 1 et les première et seconde zones de mémoire 51 et 52 dans la
mémoire 5.
Le contrôleur DMA, 1, est programmé pour exécu- ter des transferts DMA entre l'unité E/S 3 et la zone de mémoire 51 (l'adresse de tête la) et entre l'unité E/S 4
et la zone de mémoire 52 à l'aide de chacun des regis-
tres temporaires 11i et 12, et pour affecter une priorité aux transferts DMA plus élevée du côté de l'unité E/S 4
que du côté de l'unité E/S 3. A des fins de simplifica-
tion, le trajet entre l'unité E/S 3 et le registre tempo-
raire 11 jusqu'à la zone de mémoire 51 est désigné ci-après par "canal 1" et le trajet entre l'unité E/S 4 et le registre temporaire 12 jusqu'à la zone de mémoire 52
est appelé ci-après "canal 2".
La figure 9 est un schéma sous forme de blocs de la partie essentielle du contrôleur DMA classique 1, qui comporte une commande 13 de demande de transfert afin de
commander les demandes de. transfert DMA sorties par chaque en-
semble E/S 3, 4 ou un logiciel (transfert DMA d'une mémoi-
re à l'autre) selon des niveaux de priorité prédéterminés) pour exécuter la demande DMA ou la désignation des canaux; des registres 14 et 15 dans lesquels l'information sur la
commande DMA, telle qu'une adresse-source, une adresse-
cible, et un mode de transfert E/S-mémoire, mémoire-E/S, ou mémoire à mémoire, est établie par l'unité-centrale 2 pour chaque canal avant le transfert DMA,et un sélecteur 16 répondant à un signal de désignation de canal provenant
de la commande 13 de demande de transfert pour sélection-
ner l'information concernant la commande désirée.
Elle comprend en outre une logique 17 de-com-
mande dé transfert DMA qui reçoit un signal de demande
DMA en provenance de la commande 13 de demande de trans-
fert et commande les transferts DMA, tels que les sorties
2645298.
4.
des resses source et destination et les regis-
tres Temporaires, en réponse à l'information de comman-
de DMA en provenance des registres 14 ou 15 par l'inter-
médiaire du sélecteur 16; et un sélecteur 18 répondant à un signal de désignation de canal en provenance de la commande 13 de demande de transfert pour communiquer la sortie de la logique 17 soit au registre temporaire
11 soit au registre temporaire 12.
Les figures 10 à 13 illustrent le minutage des divers transferts DMA dans le système classique précédent, o RQl-l, RQ1-2,... représentent les demandes DMA dans le canal 1, RQ2-1, RQ2-2,... les demandes DMA dans le canal 2, 1-R, 2-R,... les cycles de transfert entre l'unité E/S 3 ou la zone -de mémoire 51 et le registre temporaire
11, 1-W, 2-W... les cycles de transfert entre le regis-
tre temporaire 11l et la zone de mémoire 51 ou l'unité
E/S 3.
S'agissant du fonctionnement, on procèdera tout d'abord, à une explication en liaison avec les figures
10-11, dans laquelle il n'y a aucune demande de transi-
tion de canaux, c'est-à-dire qu'aucune demande DMA dans le canal 2 ne se produit pendant le transfert DMA dans
le canal 1.
La figure 10 représente le cas o des trans-
fert DMA sont effectués entre l'unité E/S 3 et la zone de mémoire 51. La commande 13 de demande de transfert répond d'abord à la demande DMA, RQll, pour placer chaque sélecteur.- de canal 16, 18 sur le. canal 1, et la
logique 17 de commande de -transfert DMP tansfère la don-
née à octet au registre 1A à octet du registre tempo-
raire 11 via les bus de données 7, 6. Alors, elle
répond séquentiellement aux demandes DMA, RQ1-2, RQ1-3.
et RQ1-4 pour transférer séquentiellement la donnée aux
registres respectifs à 8 bits lB, 1C et 1D (2-R, 3-R et 4-R).
Lorsque la donnée est transférée au registre à octet lD, 5.
les 32 bits de la donnée,avec lesquels le reg stre tem-
poraire 11 est maintenant rempli, sont transférés en même temps à la zone de mémoire 51 aux adresses la, lb, lc et ld (1-W). Ensuite, il y a répétition de ce cycle; La transition des canaux due à:une demande de transi- tion de canal effectuée pendant une période entre les cycles de transfert 1-R et 3-R est appelée 'transition
de canal-pendant l'assemblage des données".
La figure 11 représente le cas o des:trans-
ferts DMA sont effectués entre la zone de mémoire 51 et l'unité E/S 3. En réponse à la première demande DMA, RQl-l, 32 bits de donnée sont transférés à la fois de la zone de mémoire 51, adresses la, lb, lc et ld au registre temporaire 11 (1-R). Seuls 8 bits de la donnée qui ont été transférés au registre à octet !A du registre temporaire 11 sont transférés à l'unité E/S 3 (1-W). Alorsr la donnée à octet est transférée séquentiellement à l'unité E/S 3 à partir des registres respectifs à octet lB, 1C et 1D du registre temporaire 11, conformément aux demandes DMA, RQ1-2, RQ1-3 et RQ1-4
(2-W, 3-W et 4-W). La transition de canal due à une deman-
de de transition de canal effectuée pendant une période entre les cycles de transfert 1-W et 3-W est appelée
"transition de canal pendant l'assemblage des données".
Les figures 13-14 représentent les cas o une demande de transition de canal se produit pendant
l'assemblage des données pour la transition des ca-
naux, c'est-à-dire qu'une demande DMA dans le canal 2 se produit pendant l'assemblage des données lors du transfert DMA dans le canal 1 pour le passage au ca-:
nal 2.
La figure 12 représente le cas o une demande
de transition de canal RQ2-1 se produit pendant le se-
cond transfert de données (2-R) entre l'unité E/S 3 et le registre temporaire 11 dans le transfert DMA entre l'unité E/S 3 et la zone de mémoire 51. Dès que le 6. cycle '-R est achevé, la commande 13 de demande de transfert fait passer les sélecteurs respectifs 16 et
18 sur le canal 2 pour exécuter le transfert DMA, 10.
A ce stade, le canal 2 utilise le registre temporaire spécialisé 12. S'il y a encore la demande DMA du canal 1, RQ1-3, lors de la fin des demandes DMA du canal-2, RQ2, il y a passage au canal 1 pour poursuivre l'exécution
des transferts PMA (3-R et transferts ultérieurs).
La figure 13 représente le cas o une deman-
de de transition de canal RQ2-l se produit lors du second transfert de données (2-W) entre le registre temporaire 11 et l'unité E/S 3 dans un transfert DMA entre la zone de
mémoire 51 et l'unité E/S 3. La transition de canal s'ef-
fectue de la même manière que dans la figure 12.
Comme on l'a décrit ci-dessus, le nombre
des registres temporaires dans le contrôleur DMA classi-
que doit être égal à celui des canaux, ce qui se traduit
par l'augmentation des dimensions des puces.
Par cons6équent, la présente invention a pour objet un contrôleur DMA permettant une transition de canal avec un seul registre temporaire quel que soit le nombre
des canaux.
Selon un aspect de l'invention; on prévoit un contrôleur DMA qui comporte un seul registre temporaire,
utilisé pour chaque canal et une unité de commande de.
transition de canal pour exécuter la transition de canal pendant l'assemblage des données lors du transfert entre l'unité E/S et la mémoire, après que la totalité de la
donnée transférée de l'unité E/S au registre temporai-
re est transférée à la zone spécifiée d'une mémoire mais pour exécuter instantanément la transition de canal
pendant l'assemblage des données lors du transfert en-
tre la mémoire et l'unité E/S de sorte que les transferts DMA dans lesquels la transition de canal est exécutée pendant l'assemblage des données sont effectués 7. sans difficulté, évitant une augmentation des Dimensions puces. Selon un autre aspect de l'invention, on
prévoit un contrôleur DMA comportant une unité de comman-
de de transition de canal qui n'effectue pas la transi- tion tant qu'il n'y a pas achèvement de l'assemblage de la donnée et de son transfert, s'il y a une demande de transition de canal pendant l'assemblage de ladonnée et
une demande de DMA dans le même canal que pendant l'assem-
blage de la donnée mais, efectuant la même transition de
canal que celle décrite ci-dessus s'il n'y a pas de deman-
des DMA dans le même canal, évitant non seulement une aug-
mentation des dimensions des puces mais également augmen-
tant l'efficacité du transfert.
La présente invention sera bien comprise lors
de la description suivante faite en liaison avec les des-
sins ci-joints dans lesquels: La figure 1 est un schéma. sous forme de blocs d'un système comprenant un contrôleur DMA selon la présente invention; La figure 2a est un schéma sous forme de blocs de la partie essentielle d'un contrôleur DMA selon un mode de réalisation de l'invention; La figure 2b est un tableau de la relation entre les conditions d'entrée et de sortie du contrôleur DMA de la figure 2a; Les figures 3 et 4 sont des diagrammes de temps représentant les opérations du contrôleur DMA de la figure 2a; La figure 5a est un schéma sous forme de blocs de la partie essentielle d'un contrôleur DMA selon un autre mode de réalisation de l'invention; La figure 5b est un tableau représentant la relation entre les conditions d'entrée et de.sortie du contrôleur DMA de la figure 5a; 8. Les figures 6 et 7 sont des diagrammes de temps
représentant les opérations du contrôleur DMA de la figu-
re 5a; La figure 8 est un schéma sous forme de blocs d'un système comprenant un contrôleur DMA classique; La figure 9 est un schéma sous forme de blocs de la partie essentielle du contrôleur DMA classique; et Les figures 10 à 13 sont des diagrammes de temps représentant les opérations du contrôleur DMA classique. En figure 1, les composants 1-8, 11, 51 et 52
sont identiques ou équivalents à ceux de la figure 8.
Cependant, on remarquera que le registre temporaire 12
de la figure 8 est éliminé, et que le registre temporai-
re 11 est utilisé tant pour le canal 1 que pour le ca-
nal 2.
En figure 2a, les composants 11 et 13-17 sont
identiques ou équivalents à ceux de la figure 9. Cepen-
dant, on remarquera que le registre temporaire 12 et le
sélecteur 18 de la figure 9 sont remplacés par une uni-.
té 19 de commande de transition de canal. La commande 13
de demande de transfert sort une même demande DMA de ca-
nal et une demande de transition de canal à la place de la demande DMA classique et procède à la désignation du canal en réponse à une autorisation de transition de canal provenant de l'unité 19 de commande de transition de canal. Le sélecteur 16 comporte un contact 16a pour faire passer l'information de commande DMA à la logique 17 de commande de transfert DMA de la même manière que
dans le cas classique et un contact 16b pour la commu-
tation de l'information sur le mode de transfert qui est nécessaire pour l'unité 19 de commande de transition de canal. La logique 17 applique à l'unité 19 un signal représentatif de l'assemblage en cours de la donnée et 9. un signal représentatif de l'achèvement de la transition de canal et reçoit une demande- de traitement de transition
de canal et une demande DMA en provenance de l'unité 19.
Plus précisément, en réponse à un signal d'autorisation de transition de canal, la commande 13 de demande de
transfert fait commuter les canaux et affirme la même de-
mande de canal, -si cela n'a pas encore été fait et annu-
le les demandes de transition de canal. Alors, la logique 17 de commande du transfert DMA reçoit l'information sur la commande DMA commutée, et la demande DMA et exécute le
transfert DMA à un nouveau canal avec l'aide du même re-
gistre temporaire 11.
L'unité 19 de commande de transition de.ca-
nal comporte une porte ET 19a qui reçoit en provenance du contact 16b un signal de niveau haut dans le mode de transfert E/S-mémoire et en provenance de la logique 17 de commande du transfert DMA un signal de niveau haut pendant l'assemblage de la donnée; et une porte ET 19b qui reçoit un signal en provenance de la porte ET 19a et une demande de transfert de canal significative de niveau haut en provenance de la commande 13 de demande de transfert et applique à la logique 17 une demande de
traitement de transition de canal significative de ni-
veau haut; et une-porte ET 19c qui reçoit un signal
inversé de la demande de transition de canal et une de-
mande DMA du même canal significative de niveau haut
et applique à la logique 17 une demande DMA significati-
ve de niveau haut et une porte ET 19d qui reçoit un si-
gnal inversé en provenance de la porte ET 19a et la demande de transition de canal; et une porte OU 19e qui reçoit un signal en provenance de la porte.ET 19d et un signal d'achèvement du traitement de transition de canal significatif de niveau haut et applique à la
commande 13 de demande de transfert un.signal d'autori-
sation de transition de canal significatif de niveau 10. haut. Les conditions respectives d'entrée et les
états de sortie correspondants sont indiqués en. figu-
re 2b.
Le minutage des divers transferts DMA est représenté en figures 3 et 4, dans lesquelles RQ1-l, RQ-2,...; RQ2-1, RQ2-2,...; 1-R, 2-R,...; et 1-W, 2-W,... sont équivalents à ceux des figures 10-13,
et 1-T et 2-T sont des cycles de transfert qui sont né-
cessaires pour ce mode de réalisation.
La figure 3 représente le transfert DMA de l'unité E/S 3 à la zone de mémoire 51 dans lequel une demande de transfert de canal RQ2-1 se produit au moment
du second transfert 2-R entre l'unité E/S 3 et le regis-
tre temporaire 11. A l'issue du cycle 2-R, la donnée, qui
a été transférée aux registres à octet lA et lB du regis-
tre temporaire 11 à partir de l'unité E/S 3, est transfé-
rée à la zone de mémoire 51 aux adresses la et lb (1-T)
et alors au canal 2 pour exécuter un tansfert DMA 10.
Ainsi, l'utilisation du registre temporaire commun 11 dans le canal 2 n'affecte pas la donnée de transfert DMA
dans le canal 1. Si la demande DMA, RQ1-3, dans le ca-
nal 1 continueà exister lorsque se terminent les deman-
des DMA, RQ2, dans le canal 2, le passage est effectué au canal 1 pour exécuter le troisième transfert DMA (3-R)
et les transferts DMA ultérieurs. Cependant, lors du cy-
cle de transfert 1-W à la mémoire 5, seuls 16 bits de la donnée transférée aux registres à octet 1C et 1D du
registre temporaire 11 sont transférés à la zone de mémoi-
re 51 aux adresses lc et ld en réponse aux troisième et
quatrième demandes DMA.
La figure 4 illustre le transfert DMA entre la mémoire 51 et l'unité E/S 3 dans lequel une demande de
transition de canal RQ2-1 se produit lors du second trans-
fert de données (2-W) entre le registre temporaire 11 et l'unité E/S 3. A l'issue du cycle 2-W, il y a passage au canal 2 pour exécuter un transfert DMA, 10. Ce
transfert 10 efface la donnée restant dans les regis-
tres à octet 1C et 1D du canal 1. Cependant, cela ne présente aucun problème, car la donnée ne répond pas à
la demande DMA correspondante. S'il y a encore la deman-
de-DMA, RQ1-3 dans le canal 1 à la fin de toutes les de-
- mandes DMA, RQ-2,du canal 2, il y a -passage au canal 2.
Comme aucune donnée du canal 1 ne reste dans le regis-
tre temporaire 11 à ce stade, la donnée est transférée
de la zone de mémoire 51,aux adresses lc et ld,aux regis-
tres à octet 1C et 1D du registre temporaire 11 (2-T) et alors, à l'unité E/S 3 (3-W, 4-W). Bien qu'on ait décrit n--ue-demande DMA se poursuivant dans le même canal en même
temps qu'une demande de transition de canal dans-les di-
vers transferts DMA, la même transition de canal est ef-
fectuée lors de l'assemblage de la donnée pour des deman-
des DMA intermittentes dans le même canal en même temps
que les demandes de transition de canal entre les deman-
des DMA intermittentes.
L'efficacité du transfert peut être augmentée
dans certains cas en établissant les conditions dans les-
quelles la transition de canal pendant l'assemblage de -la donnée est acceptée et exécutée, de façon qu'aucune
transition de canal ne soit faite s'il y a une deman-
de DYA dans le même canal que lors de l'assemblage de la donnée en même temps qu'une demande de transition de canal, mais la transition de canal est exécutée de la même manière que dans le mode de réalisation précédent
s'il n'y a aucune demande DMA dans le même canal.
La figure 5a représente sous forme de blocs la partie essentielle d'un contrôleur DMA, 1, pour exécuter une telle fonction en conformité avec un autre mode de
réalisation de l'invention.Ce contrôleur DMA est identi-
que à celui de la figure 2a sauf qu'une unité 20 de 12.
comman.e de transition de canal est différente de l'uni-
té 19 de commande de transition de canal en termes de structure interne. L'unité 20 comprend une porte ET 20a qui reçoit à partir du contact 16b un signal au niveau haut dans le mode de transfert E/S-mémoire et à partir-de la
logique 17 de commande de transfert DMA un signal de ni-
veau haut pendant l'assemblage de la donnée; une porte ET b qui reçoit à partir de la commande 13 de demande de
transfert une demande de transition de canal significati-
ve de niveau haut et une demande DMA de même canal signi-
ficative de niveau haut; et une porte ET 20c qui reçoit des signaux en provenance des portes ET 20b et 20a; et une
porte ET 20d qui reçoit un signal indiquant que l'assem-
blage de la donnée est en cours,et des demandes de transition de canal et DMA de même canal; une porte ET 20e qui reçoit un signal inversé de la demande de transition -de canal et de la demande DMA de même canal; une porte OU f qui reçoit des signaux en provenance des portes ET d et 20e et applique à la logique 17 de commande de transfert DMA une demande DMA significative de niveau haut; une porte ET 20g qui reçoit un signal inversé en provenance de la porte 20a et un signal en provenance
de la porte ET 20b, et une porte ET 20h qui reçoit un si-
gnal inversé du signal indiquant que l'assemblage de la donnée est en cours, et la demande de transition de canal et la demande DMA de même canal; et une porte OU i qui reçoit des signaux en provenance des portes ET g et 20h et un signal d'achèvement du traitement de
transition de canal significatif de niveau haut en pro-
venance de la logique 17 de commande de transfert DMA et applique à la commande 13 de demande de transfert un
signal d'autorisation de transition de canal significa-
tif de niveau haut. Plus précisément, de manière à dé-
terminer s'il y a une demande DMA de même canal en même temps qu'une demande de transition de canal, les 13.
portes ET 20b, 20d, et 20h et la porte OU 20f sont ajou-
tées -à l'unité 19 de commande de transition de canal
du premier mode de réalisation, et la sortie de la por-
te ET 20h est connectée à l'entrée de la porte OU 20i.
Les conditions respectives d'entrée et les
états correspondants de sortie sont représentés en figu-
re 5b.
Le minutage des divers transferts DMA dans le mode de réalisation est représenté en figure 6 pour un transfert entre l'unité E/S 3 et la zone de mémoire 51,
et en figure 7 pour le transfert entre la zone de mémoi-
re 51 et l'unité E/S 3.
En figures 3 et 6, et 4 et 7, une comparaison
des cycles de transfert dans le canal 1 montre 'que le cy-
cle 1-T en figure 3 et le cycle 2-T en figure 4 sont élimi-
nés en figures 6 et 7,augmentant l'efficacité du transfert.
En figure 5b, il apparaît'qu'il n'y a aucune demande de même canal, la transition de canal est effectuée de la
même manière que dans le premier mode de réalisation.
Bien qu'on ait décrit ci-dessus des contrôleurs DMA ayant seulement deux canaux, la présente invention
s'applique à des contrôleurs DMA ayant davantage de ca-
naux et il faut seulement un registre temporaire 11 et une unité 19 ou 20 de commande de transition. de canal quel que soit le nombre des canaux. Bien qu'on ait décrit les unités 19 et 20 en utilisant des termes spécifiques, on peut apporter des changements et modifications pour obtenir la même fonction. Le registre temporaire 11 à 32 bits (quatre octets) peut être modifié en fonction
de la configuration du système.
Comme on l'a décrit ci-dessus, selon un mode de réalisation de la présente invention, le contrôleur DMA comporte un seul registre temporaire qui est utilisé pour chaque canal et une unité de commande de transition de canal pour exécuter le passage entre canaux lors de l'assemblage des données lors d'un transfert entre l'unité E/S 14. et la émoire après que la totalité de la donnée transférée de l'unité E/S au registre temporaire
l'ait été à la zone spécifiée d'une mémoire mais effec-
tuant instantanément le passage entre canaux lors de l'assemblage de la donnée en transfert entre la mémoire
et l'unité E/S de sorte que les transferts DMA dans les-
quels la transition de canal se produit lors de l'assem-
blage de la donnée sont effectués sans difficulté,
évitant une augmentation des dimensions des puces.
Selon un autre mode de réalisation de l'inven-
tion on prévoit une unité de commande de transition de canal qui n'exécute aucune transition de'canal tant qu'il n'y a pas achèvement de l'assemblage de la donnée et de
son transfert s'il y a une demande de transition de ca-
nal pendant l'assemblage de la donnée et une demande DMA dans le même canal que lors de l'assemblage de la donnée, mais effectue la même transition de canal que
celle du mode de réalisation précédent s'il n'y a au-
cune demande DMA dans le même canal, évitant non seule-
ment une augmentation des dimensions des puces mais éga-
lement augmentant l'efficacité du transfert.
La présente invention n'est pas limitée aux exemples de réalisation qui viennent d'être décrits, elle
est au contraire susceptible de modifications et de va-
* riantes qui apparaîtront à l'homme de l'art.
15.
Claims (4)
1 - Contrôleur d'accès direct en mémoire ayant une fonction d'assemblage de données au moyen d'un seul registre temporaire ayant la longueur d'une multitude de multiplets pour stocker temporairement des données devant être soumises à un transfert DMA entre une multitude d'unités d'entrée/sortie et inhe mémoire et commander non seulement les transferts DMA avec l'aide du registre temporaire en réponse à une demande DMA et à une information de commande DMA prédéterminée
mais également aux demandes de transfert DMA dans cha-
que canal conformément à des niveaux de priorité pour produire une demande DMA et une désignation de canal,
d'o l'exécution de la transition de canal, caractéri-
sé en ce que le registre temporaire est utilisé pour
les canaux respectifs et en ce que le contrôleur com-
porte un moyen de commande de transition de canal pour exécuter la transition de canal pendant l'assemblage de la donnée en transfert entre l'unité d'entrée/sortie
et la mémoire après que la totalité de la donnée trans-
férée entre l'unité d'entrée/sortie et le registre temporaire ait été transférée à une zone prédéterminée
de la mémoire et effectuer instantanément la transi-
tion de canal-lors de l'assemblage de-la donnée en
transfert entre la mémoire et l'unité d'entrée/sortie.
2 - Contrôleur d'accès direct en mémoire, caractérisé en ce qu'il comprend:
- un registre temporaire (11) ayant la lon-
gueur d'une multitude de multiplets pour stocker tempo-.
rairement une donnée à transférer; - une commande (13) de demande de transfert pour commander les demandes de transfert DMA dans des canaux respectifs en conformité avec des niveaux de priorité afin de sortir une demande DMA de même canal et une demande de transition de canal et produire un
2-6'45298
16. signal de désignation de canal en réponse à un signal d'autorisation de transition de canal;
- une multitude de registres (14, 15) d'informa-
tion de commande DMA dans lesquels l'information de commande DMA est établie à l'avance pour chaque canal, - un sélecteur (16) en réponse au signal de désignation de canal en provenance de la commande (13) de demande de transfert pour commuter l'information
de commande DMA et l'information sur son mode de trans-
fert à partir des registres (14; 15); - une logique de commande de transfert DMA (17) qui reçoit l'information de commande DMA, une demande de traitement de transition de canal et une
demande DMA, sort un signal représentatif de l'assembla-
ge de la donnée en traitement, et un signal représenta-
tif de l'achèvement du traitement de la transition de canal, et commande le transfert DMA au moyen du registre temporaire (11); et - un moyen de commande de transition de canal (19) qui reçoit une demande DMA de même canal et une demande de transition de canal à partir de la commande (13) de demande de transfert, l'information sur le mode
de transfert via le sélecteur (16), et les signaux repré-
sentatifs de l'assemblage de la donnée en traitement et de l'achèvement du traitement de la transition de canal et applique à la logique (17) de commande de transfert DMA une demande de traitement de transition de canal et
une demande DMA et à la commande (13) de demande de trans-
fert un signal d'autorisation de transition de canal
afin de commander le passage entre canaux.
3 - Contrôleur selon la revendication 2,
caractérisé en ce que le moyen.(19) de commande de transi-
tion de canal comprend: - une porte ET (19a) qui reçoit en provenance du 17. sélecteur (16) un signal de niveau haut dans an mode
de transfert unité entrée/sortie-mémoire et en provenan-
ce de la logique (17) de commande de transfert DMA un signal de niveau haut pendant l'assemblage de la donnéée; - une porte ET (19b) qui reçoit un signal en
provenance de la porte ET (19a) et une demande de tran-
sition de canal significative de niveau haut en prove-
nance de la commande (13) de demande de transfert et applique à la logique (17) de commande de transfert DMA
une demande de traitement du transfert de canal signi-
ficative de niveau haut; - une porte ET (19c) qui reçoit un signal inversé de la demande de transition de canal et une demande DMA
de même canal significative de niveau haut en provenan-
ce de la commande (13) de demande de transfert et appli-
que à la logique (17) de commande de transfert DMA une demande DMA significative de niveau haut;
- une porte ET (19d) qui reçoit un signal inver-
sé en provenance de la porte ET (19a) et la demande de transition de canal; et
- une porte-OU (19e) qui reçoit un signal en pro-
venance de la porte ET {19d) et un signal d'achèvement du traitement de transition de canal significatif de niveau
haut en provenance de la logique (17) de commande de trans-
fert DMA -et applique à la commande (13) de demande de transfert un signal d'autorisation de transition
de canal significatif de niveau haut.
4 - Contrôleur selon la revendication 1, caractérisé en ce que le moyen de commande de transfert de canal n'exécute pas le passage entre canaux lorsqu'il
y a une demande de transition de canal lors de l'assem-
blage d'une donnée et une demande DMA dans le même canal que pendant l'assemblage de la donnée mais effectue un passage entre canaux lorsqu'il n'y a aucune demande
DMA dans le même canal.
26 45 2 98
l8. - Contrôleur d'accès direct en mémoire, caractérisé en ce qu'il comprend:
-un registre temporaire (11) ayant la lon-
gueur d'une multitude de multiplets pour stocker tempo-
rairement une donnée à transférer, - une commande (13) de demande de transfert pour commander les demandes de transfert DMA dans les canaux individuels en fonction de niveaux de priorité prédéterminés et sortir une demande DMA de m&me canal O10 et une demande de transition de canal et effectuer
une désignation de canal en réponse à un signal d'autori-
sation de transition de canal;
- une multitude de registres (14, 15) d'infor-
mation de commande DMA dans lesquels une information
de commande DMA est établie à l'avance pour chaque ca-
nal; - un sélecteur (16) pour la commutation de l'information de commande DMA et l'information sur son mode de transfert à partir des registres (14, 15) en
réponse à un signal de désignation de canal en provenan-
ce de la commande (13) de demande de transfert; - une logique (17) de commande de transfert DMA qui reçoit l'information de commande DMA, une demande de traitement de transition de canal et une demande DMA et sort un signal représentatif de l'assemblage
de la donnée en traitement et un signal représentatif.
de l'achèvement du traitement de la transition de canal
et commandant le transfert DMA au moyen du registre tem-
poraire (11) en réponse à l'entrée des signaux; et
- un moyen (20) de commande de transition de ca-
nal qui reçoit une demande DMA de même canal et une demande de transition de canal et une information sur le mode de transfert via le sélecteur (16) , un signal
représentatif de l'assemblage de la donnée en traite-
ment et un signal représentatif de l'achèvement du 19. traitement de transition d'un canal en proven:nce de
la logique (17) de commande de transfert DMA et appli-
que à cette logique (17) une demande de traitement de
transition de canal et une demande DMA.
-6 - Contrôleur selon la revendication 5,
caractérisé en ce que le moyen (20) de commande de tran-
sition de canal comprend:
- une porte ET (20a) qui reçoit un signal de ni-
veau haut dans un mode de transfert unité d'entrée/sortie-
mémoire et un signal de niveau haut pendant l'assemblage de la donnée en provenance de la logique (17) de commande de transfert DMA, - une porte ET (20b) qui reçoit une demande de transition de canal significative de niveau haut et:un
signal inversé d'une demande DMA de même canal signifi-
cative de niveau haut en provenance de la commande (13) de demande de transfert; - une porte ET (20c) qui reçoit un signal en
provenance de la porte ET (20b) et un signal en provenan-
ce de la porte ET (20a) et applique à la logique (17) de com-
mande de transfert DMA une demande de traitement de tran-
sition de canal significative de niveau haut;
- une porte ET (20d) qui reçoit le signal repré-
sentatif d'assemblage de la donnée en traitement, une de-
mande de transition de canal, et une demande DMA de même canal; - - une porte ET (20e) qui reçoit un signal inversé de la demande de transition de canal et une demande DMA de même canal;
- une porte OU (20f) qui reçoit un signal en pro-
venance de la porte ET (20d) et un signal en provenance
de la porte ET (20e) et applique à la logique (17) de comman-
de de transfert DMA une demande DMA significative de niveau haut; - une porte ET (20g) qui reçoit un signal inversé 20. en prcvenance de la porte ET (20a) et un signal en provenance de la porte ET (20b); - une porte ET (20h) qui reçoit un signal inversé du signal représentatif de l'assemblage de la donnée en traitement, une demande de transition de canal, et une demande DMA de même canal; et - une porte OU (20i) qui reçoit un signal en provenance de la porte ET (20g), un signal en provenance
de la porte ET (20h), et un signal d'achèvement du trai-
tement de transition du canal significatif de niveau
haut en provenance de la logique (17) de commande de trans-
fert DMA et applique à la commande (13) de demande de transfert un signal d'autorisation de transition de canal
significatif de niveau haut.
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Effective date: 20080531 |