DE2809405B2 - Prioritätssteuerschaltung - Google Patents

Description

Die Erfindung betrifft eine Prioritätssteuerschaltung

)5 nach dem Oberbegriff des Patentanspruchs 1.

Für die Prioritätsbestimmung des Speicherzugriffs innerhalb eines Prozessors und innerhalb von Mehrprozessoranlagen sind sehr viele Schaltungslösungen bekanntgeworden, weil sich aligemeine Prioritätsregeln und damit Schaltungen für die verschiedensten Anlagen nicht aufstellen bzw. angeben lassen. So ist z. B. in der DE-PS 23 37 159 eine Prioritätssteuerschaltung zur Herstellung von Verbindungen zwischen mehreren unabhängigen Teilen und einem gemeinsamen Teil einer Datenverarbeitungsanlage bekanntgeworden, die insbesondere zwischen den externen Geräten, den einzelnen Kanälen oder Übertragungsleitungen und den zentralen Speicher- oder Steuereinheiten oder einem bzw. mehreren Sub-Rcchner(n)dcn Daten-Austausch steuert,

■so wobei die einzelnen Anforderungssignale entsprechend ihrer Priorität abgefragt und bedient werden, und am Ende der Bedienung eines Anforderungssignals an den Beginn der Reihenfolge zurückgekehrt wird, die dadurch charakterisiert ist, daß bei erneutem Vorliegen der gerade bedienten Anforderung diese bis zum Abarbeiten aller anderen, auch während eines Abtastzyklus ankommenden Anforderungssignale kurzgeschlossen ist und daß beim Nichtvorliegen einer Anforderung oder nach Bedienung aller anderen Anforderungssigna-Ie alle verriegelten Anforderungssignale entriegelt werden. Dabei ist jeder Einheit der Datenverarbeitungsanlage, die ein Anforderungssignal abgibt, eine Vcrriegclungsschaltung zugeordnet. Durch diese Prioritätssteuerschaltung ist eine dynamische Verarbeitung der

h5 einzelnen Anforderungssignale im gewissen Umfange möglich. Diese Schaltung hat jedoch den Nachteil, daß sie nicht die Priorität von einem Prozessor zu einem anderen ohne eine vorgegebene Ordnung unter den

verschiedenen Prozessoren einer Multiprozessoranlage zu verschiedenen Zeiten verschieben kann. Der Wirkungsgrad einer Mehrprozessoranlage sinkt dadurch ab, weil durch das Prinzip der Prioritätszuordnung zu verschiedenen Prozessoren Speicherzyklen unbenutzt gelassen werden. Der höchste Wirkungsgrad for eine Mehrprozessoranlage würde erreicht, wenn die Summe der Speicherzugriffsraten der Prozessoren im System ungefähr 100% der Speicherzugriffsrate des Hauptspeichers betragen würde. Wenn die Prozessoren identisch sind, beträgt die optimale Speicherzugriffsrate für jeden Prozessor ungefähr 100//V%, worin N die Anzahl der Prozessoren im System ist Bei identischen Prozessormodellen ändert sich natürlich die Speicherzugriffsrate des Prozessors mit den einzelnen programmierten Aufgaben. In einem Mehrprozessorsystem mit zwei großen Prozessoren wurde nun festgestellt daß die interne Zugriffsrate eines jeden Prozessors 12 bis 15% und die seines Kanals durchschnittlich bei 2% liegt so daß sich für den einzelnen Prozessor eine Rate von 14 bis 17% der maximalen Hauptspeicherrate ergibt

Der vorliegenden Erfindung liegt deshalb die Aufgabe zugrunde, eine Prioritätssteuerschaltung zu schaffen, durch welche den Prozessoren einer Mehrprozessoranlage die Zugriffe zum gemeinsam benutzten Arbeitsspeicher unter Vermeidung von voraus festgelegten Prioritäten dynamisch gewährt werden und zwar solange, als ein Prozessor laufend und ohne Auslassung eines Speicherzyklus Zugriffsanforderungen stellt, wobei darauf Wert gelegt werden soll, daß diese Schaltung in jeden Prozessor einer Mehrprozessoranlage voll integriert werden kann, unabhängig davon, ob die Prozessoren selbständig mit eigenen Speichern oder im Verbund bei Benutzung eines gemeinsamen Arbeitsspeichers arbeiten.

Diese Aufgabe wird mit einer Prioritätssteuerschaltung der vorausgesetzten Gattung gelöst, die nach der Erfindung gemäß dem Kennzeichen des Anspruchs 1 ausgebildet ist Weiterbildungen der Erfindung sind in den Unterv.nsprüchen gekennzeichnet.

Durch die vorliegende erfindungsgemäße Schaltung wird der Wirkungsgrad eines Mehrprozessorsystems bzw. eines Mehrprozessorbetriebes in einem System dadurch verbessert daß ungenutzte Speicherzyklen vermieden werden, während Anforderungen vorliegen. Jeder Prozessor steuert in einem Mehrprozessorsystem den Speicher mit einem Bündel von Speicheranforderungen, wobei ein Bündel solange dauert, wie ein Prozessor lokal eine Speicheranforderung für jeden folgenden Speicherzyklus stellen kann. Das Bündel endet, sobald ein Prozessorzyklus ohne gestellte Speicheranforderung abläuft. Ein Bündel kann aus einer und bis zu mehreren Dutzend Speicheranforderungen bestehen. Während eines Bündels wird zum gemeinsamen benutzten Arbeits- oder Hauptspeicher durch einen Prozessor so rasch zugegriffen, als es die Zykluszeit des Speichers erlaubt, wobei eine Störung durch einen anderen Prozessor nicht zugelassen wird. Bei Beendigung eines Bündels erhalt ein anderer Prozessor, der eine Speicheranforderung verfügbar hat, die Priorität während des anschließenden Zyklus, so daß beim Umschalten kein Speicherzyklus verlorengeht. Dieser Prozessor arbeitet dann mit der höchsten Priorität so lange weiter, bis er sein Bündel durch Auslassen eines Zyklus beendet, wenn er während eines Zyklus keine Anforderungen abgibt. Wenn in einem Speicherzyklus kein Pf :>zessor eine Anforderung abgibt und während eines nächsten Zyklus zwei Prozessoren gleichzeitig eine Anforderung abgeben, erhält derjenige die Priorität, der zuletzt die Priorität für sein Bündel hatte, So wird die Priorität zwischen den Prozessoren hin und her verschoben, während sie den Hauptspeicher in Anforderungsbündeln ansteuern.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen erklärt und wird anschließend näher beschrieben. Es zeigt
F i g. 1 in einem Blockdiagramm ein Mehrprozessor·

ίο system mit zwei mit Prioritätssteuerschaltungen ausgerüsteten Prozessoren,

F i g. 2A die Teile einer Prozessor-Speichereteuerung, welche für die Speicheranforderung und -wahl benutzt werden,

Fig.2B zwei Prioritätszeigerschaltungen und ihre Verbindungen,

Fig.3 und 4 Speicher-Vermittlungsschaltungen in zwei Übertragungseinheiten eines Mehrprozessorsyslems, welche die Datenübertragungen zwischen den zwei Prozessoren und dem gemeiasam benutzten, aus der engen Kopplung der Speicher*inheiten eines jeden Prozessors im System entstandene). Hauptspeicher steuern und

Fig.5 Zeitdiagramme mit Beispielen der Zeiteinteilung.

Dai in F i g. 1 gezeigte Mehrprozessorsystem ist mit zwei Speichereinheiten 10/4 und 10ß ausgerüstet die voneinander getrennt in den entsprechenden Prozessoren i2A und 12ß angeordnet sind. Die Speichereinheiten 10/4 und 10ß werden als eine festgekoppelte Hauptspeichereinheit behandelt die von mehreren Prozessoren in einem Mehrprozessorsystem gemeinsam benutzt wird. Die adressierbare Größe dieser Hauptspeichereinheit ist gleich der Summe ihrer separaten Adreßbereiche. So können z. B. die unteren Adressen im festgekoppelten Speichersystem in der Speichereinheit 10/4 des Prozessors 12/4 vorgesehen werden und die oberen Adressen in der Speichereinheit 10ß des Prozessors 12Ä Davon abweichend kann man die durchgehenden Adressen auch auf lokale Speicherbereiche (LSU) der zwei Speichereinheiten 10/4 und 10ß in jeder beliebigen Ordnung aufteilen.

F i g. 1 zeigt in einem Blockdiagramm ein Mehrprozessorsystem mit den beiden Prozessoren 12/4 und 12ß.

■Ti die über ihre Übertragungseinheiten (MCU) 11/4 und 11B mit den Speichereinheiten 10/4 und 100 verbunden sind. Adreß- und Datensammelleitungen 19/4 bzw. 19ß verbinden die Prozessor-Speichersteuerung (PSCF) 16/4 und 16ß in den Prozessoren 12/4 und 12ß mit den

■jo entsprechenden Übertragungseinheiten 11/4 und liß. Die Bahnen der Adreß- und Datensammelleitungen werden dann vervollständigt und laufen von den Übertragungseinheiten HA und llß zu den entsprechenden Hauptspeichereinheiten 10/4 und 10ß über die Adreß- und Datensammelleitungen 18/4 bzw. 18ß. Prioritätszeigerschallungen 17A und 17ß sind in den Prozessoren vorgesehen. Leitungen 9 verbinden die Prioritätszeigerschaltungen 17/4 und 17ß miteinander. Die Prioritätsze'ger-Ausgangsleitungen 20/4 und 20ß

w) verbinden die entsprechenden Prioritätszeigerschaltungen mit den Übertragungseinheiten tiA und UB, um die Datenübertragung auf den Adreß- und Datensammelleitungen vom gewählten Prozessor an das gemeinsame Speichersystem zu leiten. Die Ausgangssignale der

h5 Prioritätszeigerscl.^ltungen 17,4 und 17ßleiten entsprechend auch Wahlschaltungen in der Prozessor-Speichersteuerung 16/4 bzw. 16S mit entsprechenden Steuersignalen auf den Prozessor-Wahlleitungen \5A

und 150, die die Datenübertragung vom gemeinsamen Speichersystem an einen der gewählten Prozessoren 12/4 oder 120 auf der entsprechenden Adreß- und Datensammelleiturig schalten.

Fig. 2A zeigt im einzelnen die Speicheranforderungs- und Wahlsteuerung in der Prozessor-Speichersteuerung 16/4 im Prozessor 12/4.

Die Prozessor-Speichersteuerung in Fig. 2A enthält konventionelle Schaltungen zur Erzeugung von Speicheranforderungen, Pufferschaltungen und Prioritätszuweisungsschaltungen, wie sie in einem einzelnen Prozessor untergebracht sind. Diese Schaltungen umfassen eine lokale Prioritätsschaltung 64, die alle Prioritätsanforderungen innerhalb des Prozessors bewertet, so daß sie zu einer gegebenen Zeit nur eine Zugriffsanforderung zum Speicher auf einer Leitung 75/4 für den Prozessor 12/4 ausgibt. Eine entsprechende Prozessor-Speichersteuerung 160 im Prozessor 120 gibt ihre Einzeianforderungen auf der Leitung 75» parallel zur Leitung 75/4 aus.

Die festgekoppelte Speicheranordnung gestattet somit einem jeden Prozessor den Zugriff zu einem wesentlich größeren Speichersystem, als er sonst adressieren könnte, wenn seine Zugriffe nur auf seinen eigenen Hauptspeicher beschränkt wären, leder der Prozessoren 12/4 oder 12ß hat daher Zugriff zu den Adressen in beiden Hauptspeichereinheiten 1OA und 100. so daß die Systemsteuerprogramme und Daten in den beiden Einheiten 104 und 10ß nicht dupliziert werden müssen. Jeder Prozessor besitzt außerdem die doppelte Verfügbarkeit beider Hauptspeichereinheiten, falls eine von beiden ausfallen sollte.

Wenn beide Speichereinheiten 104 und 100 fest zu einem Hauptspeicher gekoppelt sind, können beide Prozessoren nicht mehr gleichzeitig Speicherzugriffe zu ihren entsprechenden Speichern 10/4 und 100 vornehmen. Die Mehrprozessor-Prioritätsanordnung kann jedoch die seriellen Zugriffe für beide Prozessoren ungefähr auf der Höhe der Summe der separaten Zugriffsi'aten für die Prozessoren zu nicht gekoppelten separaten Speichereinheiten 10/4 und 100 halten. Dabei ist jedoch vorausgesetzt, daß die Zugriffsrate zum festgekoppelten Hauptspeicher höher ist als die Summe der Speicheranforderungsraten beider Prozessoren. Die durchschnittliche Zugriffsrate großer Systeme ergibt sich aus allen Zugriffsanforderungen pro Zeiteinheit aller derjenigen Einheiten eines Datenverarbeitungssystems, die Zugriff zum Hauptspeicher haben. Diese Anforderungen treten unregelmäßig und je nach Einheit mit unterschiedlicher Häufigkeit auf, so daß man bei großen Systeme!¹, von einer durchschnittlichen Speicherzugriffsrate ausgehen kann, die wesentlich unter der tatsächlich möglichen Zugriffszeit des Hauptspeichers liegt. In einem Mehrprozessorsystem mit zwei großen Prozessoren liegt je nach Aufgabenstellung die interne Zugriffsrate eines jeden Prozesses bei ca. 15% und die seines Kanals durchschnittlich bei 2%. Für den einzelnen Prozessor ergibt sich damit eine Zugriffrate von 14 bis 17% der maximalen Hauptspeicherrate, d. h. bei den vorhandenen zwei Prozessoren liegt die tatsächliche durchschnittliche Zugriffsrate unter der Hälfte der möglichen maximalen Hauptspeicherzugriffsrate.

Ein Konflikt über den Zugriff zum Hauptspeicher des Mehrprozessorsystems liegt nur vor, wenn zwei oder mehr Prozessoren gleichzeitig Zugriff zum Speicher fordern. Durch die Konfliktlösung gemäß vorliegender Erfindung wird die Leistung des gesamten Mehrprozes

sorsystems verbessert. Der Konflikt wird dadurch gelöst, daß einem adressierenden Prozessor jeder Hauptspeicherzyklus solange zur Verfügung gestellt wird, als dieser Prozessor Anforderungen präsentiert. Kein anderer darf diesen Prozessor stören. Ein anderer Prozessor erhält Zugriff für seine ausstehenden Anforderungen zum Speicher, sobald ein adressierender Prozessor nicht mehr kontinuierlich in jedem folgenden Speicherzyklus Anforderungen abgibt. Die Anforderungspuffer eines adressierenden Prozessors sind normalerweise am Ende seines Zugriffsbündels, wenn er die Priorität verliert, leer. Der Prozessor und seine Kanaleinheiten können trotzdem ohne Verlust des Wirkungsgrades weiterarbeiten, da diese Operationen die Anforderungspuffer füllen und das nächste Anforderungsbündel des Prozessors vorbereiten. Herkömmliche Prioritätssteuerungen für Mehrprozessorsysteme konnten die Zugriffspriorität von einem adressierenden Prozessor abschalten, während er noch gepufferte Anforderungen verfügbar hatte und für nachfolgende Speicherzyklen lokale Speicherbereiche (LSU) benötigte. So konnte der adressierende Prozessor unterbrochen werden, bevor seine Anforderungspuffer wirklich geleert waren. Das führte oft dazu, daß die Anforderungspuffer bald voll waren und der Prozessor erst weiterarbeiten konnte, wenn sie durch i\ne später erteilte Zugriffspriorität geleert wurden. Diese bisherige Arbei.Behinderung wird durch die vorliegende Erfindung vermieden.

In F i g. 2A ist gezeigt, daß Zugriffsanforderungen des Prozessors und der E/A-Geräte auf herkömmliche Art an eine lokale Prioritätsschaltung «4 gegeben werden. Wie in einer herkömmlichen Zentraleinheit empfängt die lokale Prioritätsschaltung 64 gepufferte Zugriffsanforderungen des E/A-Kanals durch ein UND-Glied 63 und Speicherzugriffsanforderungen des Prozessors durch ein UND-Glied 62. gepuffert durch eines der Speicheradreßregister (STAR) 57 oder 58. Sie empfängt auch Prozessor-Abrufanforderungen über das UND-Glied 61. gepuffert durch ein Abruf-Adreßregister (FAR) 56. Die Prozessor-Anforderungen werden durch die Adreßschalter52 an das Abruf-Adreßregister 56, das Speicher-Adreßregister 57 oder das Speicher-Adreßregister 58 gegeben. Jede Anforderung durch das Abruf-Adreßregister 56 gilt für die Übertragung eines Blocks bestehend aus vier Doppelwörtern mit je acht Bytes in den Cache-Speicher 53. Eine Anforderung vom Speicheradreßregister 57 oder 58 gilt der Speicherung eines Doppelwortes in den Hauptspeicher. Jede Kanalanforderung wird in einem Kanalpuffer 51 gepuffert, der bis zu 24 ausstehende Kanalzugriffsaniorderungen puffern kann. Es wird zu einem Zeitpunkt jeweils eine der 24 Kanalanforderungen durch ein UND-Glied 63 weitergeleitet. Jedes Signal der UND-Glieder 61, 62 und 63 wird nur an die lokale Prioritätsschaltung 64 weitergeleitet, wenn der angeforderte lokale Speicherbereich (LSU) für die Anforderung zur Verfugung steht Dieser lokale Speicherbereich kann für jede der gegenwärtig durch die UND-Glieder für die lokale Prioritätsschaltung 64 eingegebenen drei Anforderungen eine andere sein. Die lokale Prioritätsschaltung 64 wählt dann eine dieser drei Anforderungen als ihre Ausgabe und gibt die erste Priorität den E/A-Anforderungen, die zweite Priorität den Anforderungen aus dem Speicheradreßregister (STAR) und die dritte Priorität den Anforderungen aus dem Abruf-Adreßregister (FAR). Auf diese Weise vergibt die lokale Prioritätsschaltung 64 die lokale Priorität und kann

genehmigte Anforderungen mit derselben hohen Geschwindigkeit wie die Hauptspeicher-Zyklusraten ausgeben, solange eines der UND-Glieder 61, 62 oder 63 kontinuierlich Zugriffsanforderiingen an die lokale F'rioritätsschaltung 64 gibt und so ein Anforderungsbündel am Ausgang der lokalen Prioritätsschaltung 64 erzeugt wird. Diese Anforderungen werden sequentiell über eiic ODER-Glied 72 auf die Ausgangsleitung 754 für genehmigte Anforderungen gegeben. Ein Merkmal eines Prozessors besteht also darin, daß er auf längere Zeit nicht kontinuierlich Anforderungen an die lokale Prioritätsschaltung 64 mit der Speicherzugriffsrate geben kann, weil nach kurzer Zeit uweder die erforderlichen lokalen Speicherbereiche (LSU) nicht mehr zur Verfügung stehen oder die Anforderungspuffer leer sind. Die relativen Raten zwischen dem gemeinsam benutzten Hauptspeicher und einem Prozessor in Fig. I, betrachtet aus dem Blickwinkel der iokaien Frioriiätsscnuiiung 64, liegen so, uüß aiii länge Sicht die durchschnittliche Prozessorrate unter 50% der Hauptspeicherzugriffsrate liegt. In der Praxis liegt üblicherweise diese Prozessorrate nicht über 30% der Speicherzugriffsrate. Solange die Summe der Durchschnittsraten aller Prozessoren 100% der Hauptspeicher-Zugriffsrate nicht übersteigt, kann der Hauptspeicher alle Anforderungen für alle Prozessoren ohne nennenswerte Überlastung annehmen. Für Prozessoren mit gleicher Rate in einem Mehrprozessorsystem liegt das optimale Ratenverhältnis pro Prozessor bei der dem Prozessor gewährten durchschnittlich höchsten Zugriffsra.c, dividiert durch die höchste Speicherzugriffsrate. Dieses Verhältnis sollte ungefähr 1 durch N sein, wobei N die Anzahl von Prozessoren im Mehrprozessorsystem ist.

Die vorliegende Erfindung erreicht also einen maximalen Wirkungsgrad für ein Mehrprozessorsystem dadurch, daß sie jedem Prozessor den Speicherzugriff zur Befriedigung aller ausstehenden, in seinen Registern 56, 57, 58 und dem Kanalpuffer 51 gespeicherten Anforderungen gestattet, solange ein lokaler Speicherbereich verfügbar und in der Lage ist, die kontinuierliche Ausgabe der Anforderungen von der lokalen Prioritätsschaltung 64 auf deren Ausgangsleitung 75 zu stützen. Es kann vorkommen, daß eine gegebene Anforderung nicht in die lokale Prioritätsschaltung 64 eingegeben wird, weil der angeforderte lokale Speicherbereich im Hauptspeicher mit einer anderen Anforderung belegt ist und eine andere Anforderung an die lokale Prioritätsschaltung 64 erhält dann zu dieser Zeit Zugriff. Wenn keine Anforderung an die lokale Prioritätsschaltung 64 während eines Prozessorzyklus eingegeben wird, wird die zusammenhängende Folge genehmigter Anforderungen auf der Ausgabeleitung 754 unterbrochen.

Nach Art der vorliegenden Erfindung erfüllt der Hauptspeicher nur Anforderungen von einem Prozessor und nimmt keine Anforderungen von einem anderen Prozessor an. solange eine zusammenhängende Folge genehmigter Anforderungen auf der Ausgangsleitung 754 vorliegt In einem Mehrprozessorsystem kann aber diese Folge gewährter Anforderungen von einem Prozessor nicht lange anhalten. Das Ende der einanderfolgenden Zyklen von Anforderungen von der lokalen Prioritätsschaltung 64 definiert das Ende eines Bündels von Zugriffsanforderungen. Dann kann ein anderer Prozessor den Hauptspeicher so lange adressieren, bis sein Anforderungsbündei beendet ist

Die vorliegende Erfindung erzielt ihren Wirkungs-

grad durch eine Mehrprozessor-Prioritäisschaltung, die den Fluß von Speicherzugriffen durch einen Prozessor solange nicht unterbricht, als dieser den Fluß bei jedem Speicherzyklus aufrechterhalten kann. Sobald er das nicht mehr kann, verliert er die Priorität an einen anderen Prozessor, der einen zusammenhängenden Zugriffsfluß aufrechterhalten kann. So geht durch Prioritätsumschaltung für den Zugriff zu dem durch mehrere Prozessoren im Mehrprozessorsystem gemeinsam benutzten Hauptspeicher kein Speicherzyklus verloren.

Fig. 2B zeigt im einzelnen die Prioritätszeigerschaltungen 174 und 17Sund ihre gegenseitige Verbindung. In den Prioritätszeigerschaltungen 17,4 und 170 wird entschieden, welcher der gleichzeitig auf den Ausgangsleitungen 754 und 75S Anforderungen abgebenden Prozessoren für den nächsten Speicherzugriff zum gemeinsam benutzten Speicher bestehend aus den Spcichcrcinhcitcn iO/, und !05ausgewählt >.vird.

In der Prioritätszeigcrschaltung 174 werden genehmigte Anforderungen vom Prozessor \2A auf der Leitung 75A empfangen und durch den Schalter 76A festgehalten, der durch jede genehmigte Anforderung vom Prozessor 12/4 für einen Prozessorzyklus neu eingestellt wird. Ein entsprechender Schalter 76S in der Prioritätszeigerschaltung 17ß wird durch jede Anforderung von Prozessor 125 auf der Leitung 75S für einen Zyklus eingestellt.

In der Prioritätszeigerschaltung 17/4 koordinieren drei UND-Glieder 81A 824 und 834 für den Prozessor 124 die genehmigten Anforderungen, die gegenwärtig von den Prozessoren 124 und 125 abgegeben werden. Die Prioritätszeigerschaltung 17S hat entsprechend identische UND-Glieder 81B. 82ß und 835, die die Priorität für den Prozessor 12S koordinieren.

In der Prioritätszeigerschaltung 174 entsprechen die A- und B-Anforderungsleitungen dem Ausgang des Schalters 764 bzw. Verzweigungen der Leitung 75Ä Die Inverter 774 und 784 speisen Komplementleilungen für die Anforderungen A bzw. B. Die Eingänge zum UND-Glied 814 empfangen die Α-Anforderungen und das B-Anforderungs-Komplement, während die Eingänge zum UND-Glied 824 die Α-Anforderung und die B-Anforderung empfangen. Die Eingänge zum UND-Glied 834 empfangen das A-Anforderungs-Komplement und das B-Anforderungs-Komplement. Ein ODER-Glied 864 empfängt die Ausgänge aller UND-Glieder 814, 824. 834 sowie einen Ausgang von einem ODER-Glied 844, das aktiviert wird, wenn eine seiner drei Eingangsleitungen ein Signal überträgt. Diese Eingangsleitungen sind die Leitungen 844-1, 844-2 und 844-3. Die Leitung 844-1 wird aktiviert, wenn die beiden Speichereinheiten 104 und lOß gemäß den Angaben eines Konfigurationsregisters 8014 nicht als gemeinsam benutzter Hauptspeicher eines Mehrprozessorsystems verbunden sind, so daß jeder Prozessor nur mit seiner eigenen Speichereinheit arbeitet und die Speichereinheit des anderen Prozessors nicht adressieren kann.

Ein Signal auf der Leitung 844-2 zeigt an, daß der Strom zum Prozessor B abgeschaltet ist und deshalb Prozessor 4 kontinuierlich Priorität für den gemeinsamen Hauptspeicher erhalten sollte. Ein Signal auf der Leitung 844-3 zeigt an, daß der Prozessor kein Teil eines Mehrprozessorsystems ist, daher nur Zugriff zu seiner eigenen Hauptspeichereinheit 10Λ hat und die andere Einheit 10ß nicht adressieren kann.

Bei dem in F i g. 2A gezeigten Taktgeber 50 handelt

es sich um eine herkömmliche Einrichtung, welche Trigger- und Schaltertaktimpulse für Signale liefert, die gemäß Fig. 5 durch die Prozessorschaltungen geleitet werden. Der Taktgeber 50 gibt Trigger-Taktsignale C(S) und C(R) ab, die die Einschaltung bzw. Rückstellung der Trigger (T) im Prozessor zeitlich steuern. In ähnlicher Weise steuern die Schalter-Taktsignale C(S) und C(R) zeulich Einschaltung und Rückstellung der selbsthaltenden Sehalter (L) im Prozessor. Die Trigger (T) und Selbsthalteschalter (L) können identische bistabile Schaltungen benutzen, werden aber an unterschiedliche Taktsignalleitungen angeschlossen.

Ein Trigger (T) 874 in Fig. 2B wird während der Triggertaktzeit C(S) durch ein Signal auf der Ausgangsleitung des ODER-Gliedes 86/4 eingeschaltet und ein Schalter (L) 884 wird einen halben Zyklus später während der Schaltertaktzeit C(S) durch ein Ausgangssignal vom Trigger 874 eingeschaltet. Der Trigger 874 ;;"c! eier Schalter SS/· werde" v.'cr,i"cr ;:!■; einen Z"k!;:^r. später nach ihrer jeweiligen Einschaltung durch entsprechende Rückstelltaktimpulse C(R) zurückgestellt. Jeder Trigger (T) und jeder Schaller (L) wird daher für weniger als einen Taktzyklus aktiviert, und zwar um einen halben Taktzyklus gestaffelt. Während seiner aktiven Zeit gibt der Schalter 884 auf der Leitung 204 ein Signal als Prioritätszeiger 4 an die Übertragungseinheit (MCU) 114 ab.

Die Signale von Trigger 874 und Schalter 884 veranlassen den nächsten Hauptspeicherzugriff durch den Prozessor 124. Das Signal auf der Leitung 204 aktiviert die Übertragungseinheit 114 zur Verbindung der Speicheradreß-Sammelleitungen und Datensammelleitungen mit dem Prozessor 124 zwecks Übertragung vom Prozessor an den Hauptspeicher. Wenn der Trigger 874 eingeschaltet ist (einen halben Zyklus vor dem Schalter 884) aktiviert er eine Prioritätsleitung 874-1. Diese ist an die Prozessor-Speichersteuerung (PSCF) 164 zurückgeführt und leitet für Übertragungen vom Hauptspeicher an den Prozessor 124 ein Signal über die Prozessorwahlleitung 154. Wenn der Trigger 874 eingeschaltet ist, liefert er auch ein Ausgangssignal an die Verbindungsleitjjg 92 der Prioritätszeigerschaltungen über einen Inverter 91 an UND-Glieder 82ß und 835 in der Prioritäts-Zeigerschaltung 17ß. um diese daran zu hindern, dem anderen Prozessor 12ß die Priorität einzuräumen.

Der Ausgang des Schalters 884 liefert ein Signal, das an die UND-Glieder 824 und 834 zurückgeführt wird, se daß diese jede nächstfolgende lokale Speicheranforderung von der Prozessor-Speichersteuerung 164 während des laufenden Schalterzyklus durchlassen. Mit dieser Rückkopplungsschaltung wird jede nächste lokale Anforderung, die von der Prozessor-Speichersteuerung 164 während eines Triggerzyklus abgegeben wird, während eines Schalterzyklus in den Trigger 874 gesetzt, damit die Prioritäts-Zeigerschaltung 174 bei nachfolgenden Zyklen kontinuierlich A-Prioritäts-Zeigersignale auf die Leitung 204 gibt. Das Triggersignal auf der Leitung 92 sperrt die Eingänge zum Trigger 87ß und unterdrückt so Zeigersignale auf der Leitung 20 ß.

Sobald jedoch ein Schalterzyklus für den Prozessor 124 abläuft, in dem von der Prozessor-Speichersteuerung 164 keine lokale Anforderung kommt wird der Schalter 764 nicht eingestellt und das Ausgangssignal »keine Α-Anforderung« des Inverters 78ß wird in der anderen Prioritäts-Zeigerschaltung 17ß aktiviert. Außerdem wird durch das ODER-Glied 864 kein Signal

/um Einschalten des Triggers 874 gegeben und der Ausgang 92 dei> Inverters 91 stellt dann die Schaltungen 82ßund83ßin der Prioritäts-Zeigerschaltung 17ßein.

Wenn das Signal »keine Anforderung A« aktiv ist, wird das UND-Glied 81B eingestellt, wodurch es abhängige lokale Anforderungen des anderen Prozessors 12ß weiterleitet, für die der Schalter 76ß gesetzt wurde. Das Signal einer anhängigen Anforderung wird durch das UND-Glied 81B geleitet, um den Trigger 87 ß einzuschalten, und dann wird der Schalter 88ß einen halben Zyklus später eingestellt, um ein U-Prioritäts Zeigersignal auf der Leitung 20ßzu erzeugen. Wenn die Prioritäts-Zeigerschaltung 17Ö einmal ein Zeigersignal liefert, werden die Tore 814, 824 und 834 in der Zeigerschaltung 174 gesperrt, um die Zeigerschaltung 174 daran zu hindern, die jetzt der Zeigerschaltung ?7ß eingeräumte Priorität zu stören. Die Prioritäts-Zeigerschaltung 174 wird dadurch gesperrt, daß im Tor 8i4 Ηηϊ ζίσηαΐ \\\ίρ\τ\ρ Δnfr»rrtpriintf Wu iinrl in Hpn Tnrpn R¹? A

und 834 das A-Prioritäts-Zeigersignal von der Leitung 204 abgeschaltet werden. Die Schaltung 174 kann erst wieder Priorität bekommen, wenn ein Zyklus auftritt, in dem der Schalter 76ß nicht mehr eingestellt ist und dadurch anzeigt, daß vom Prozessor 12ß keine Anforderung vorliegt. Eine anhängige lokale Anforderung, durch die der Schalter 764 während des gesperrten Zustandes der Prioritäts-Zeigerschaltung 174 eingestellt wurde, erlangt für den Prozessor 124 keine Priorität. Der Prozessor 12ßhält seine Priorität so lange, als der Schalter 76ß bei jedem folgenden Zyklus durch Anforderungen des Prozessors 12ß eingestellt wird.

Zu einem gegebenen Zeitpunkt kann also nur eine der beiden Prioritäts-Zeigerschaltungen 174 oder 17ß ein Ausgangssignal auf der Leitung 204 und 20ß abgeben. Zwischen den Ausgängen der Prioritäts-Zeigerschaltungen 174 und 17ßbesteht also eine Flipflop-Wirkung.

Das Prioritäts-Zeigersignal auf der Leitung 204 bzw. 20ß steuert im Mehrprozessorsystem die Wahl desjenigen Prozessors, der als nächster Zugriff zum gemeinsam benutzten Hauptspeicher erhält. Die Signale auf den Leitungen 204 und 20ß schalten dazu die Adreß- und Datenleitungen in den Übertragungseinheiten 114 und 11ß. Die F i g. 3 und 4 zeigen im einzelnen, wie diese Übertragungseinheiten die Adreß- und Datensammelleitungen unter Steuerung von Signalen auf den Prioritäts-Zeigerleitungen 204 bzw. 20ß umschalten. Fig. 3 zeigt die Durchschaltung der Datenleitung von einem Prozessor zum gemeinsam benutzten Hauptspeicher und Fig. 4 die Durchschaltung der Datenübertragungen vom gemeinsam benutzten Hauptspeicher zu den Prozessoren 4 oder B.

In den Fig.3 und 4 hat jede Übertragungseinheit Schaltungen für jede Bitposition in den Adreß- und Datensammelleitungen für beide Richtungen zwischen Hauptspeicher und jedem Prozessor. Die Speicher-Vermittlungsschaltung 11.4-1 in Fig. 3 besteht aus den UND-Gliedern 21 und 22 und einem selbsthaltenden Schalter 24, der durch ein Ausgangssignal von einem der UND-Glieder 21 oder 22 eingestellt wird. Ein Eingang zum UND-Glied 21 empfängt eine Bitposition der Adreß- oder Datensammelleitung vom Prozessor 124, während das UND-Glied 22 eine entsprechende Bitposition der Adreß- oder Datensammelleitung vom Prozessor 12ß empfängt Das UND-Glied 21 ist mit einem weiteren Eingang an die A-Prioritäts-Zeigerleitung 204 angeschlossen und das UND-Glied 22 mit einem weiteren Eingang an das komplementäre Signal

der Leitung 204 vom Inverter 23. Der Ausgang de. Schalters 24 auf der Sammelleitung 18,4-1 wird an die HauptspK'ichereinheit 104 gegeben. Sobald also einer der Prozessoren 124 oder 12ßeine Zugriffsanforderung zum Speichern oder Abrufen von Daten zur Speichereinheit 10/4 bewilligt bekommt, werden die Adresse für diese Anforderung und die Daten (wenn es eine Speicheranforderung ist) durch das UND-Glied 21 bzw. 22 an eine Adresse in die gemeinsam benutzte Speichereinheit 10/* geleitet.

Die Speicher-Vermittlungsschaltung 11S-I besteht aus den UND-Gliedern 26 und 27, dem Inverter 28 und dem selbsthaltenden Schalter 29. Die beiden UND-Glieder 26 und 27 empfangen entsprechende Bitpositionen der Adreß- und Datensammelleitungen von den Prozessoren 12/4 bzw. 12Ä Die B-Prioritäts-Zeigerleitung 20ß liefert auch ein Signal an das UND-Glied 27 und ein komplementäres Signal über den Inverter 28 an das UND-Glied 26. Die Schalten" !!5 1 arbeile! genauso wie die Schaltung 114-1 und leitet eine Anforden. vlg von einem Prozessor an eine Adresse der gemeinsam benutzten Speichereinheit 10ß.

Die Speicher-Vermittltingsschaltungen 11/4-2 und llß-2 in Fig.4 besorgen die Zugriffsübertragung für jede Bitposition in der Datensammelleitung vom Hauptspeicher zu einem anfordernden Prozessor. Antworten vom Hauptspeicher bringen eine Verzögerung von mehreren Prozessorzyklen zwischen der Anforderungsempfangszeit d'irch den Hauptspeicher und der Antwortzeit mit sich. Ein Zeitverzögerungssignal für die Speicherantwort wird von einem Zeitgeber 30 oder 35 für die entsprechenden Prozessoren erzeugt.

Die Prioritäts-Zeigerleitungen 2OA und 20ß steuern indirekt die Übertragung durch die Schaltungen 114-2 und llß-2 über die in F i g. 2A gezeigten Prozessor-Speichersteuerungen 164 und 16ß. In F i g. 2A wird z. B. ein Signal auf der Zeigerleitung 204 als Signal auf der A-Prioritätsleitung 874-1 vom Trigger 874 einen halben Zyklus früher an die UND-Glieder 66,67 oder 68 abgegeben, von denen eines durch eine ausgegebene Anforderung von der lokalen Prioritätsschaltung 64 eingeschaltet wird. Das aktivierte UND-Glied 56, 67 oder 68 stellt dann einen der Schalter 71, 73 oder 74 zur Erzeugung des Wahlsignals auf der Leitung 154 durch das ODER-Glied 70 ein.

In Fig.4 ist gezeigt, wie die Prozessor-Wahlleitung 154 den Eingang zum Zeitgeber 30 speist, während ein entsprechendes Wahlsgnal auf der Leitung 15ß von der Prozessor-Speichersteuerung 16ß den Eingang zum Zeitgeber 35 speist. Eine auf der Prioritätszeigerleitung 204 signalisierte Anforderung wird somit in den Zeitgeber 30 und eine auf der Prioritätszeigerleitung 20ß signalisierte Anforderung in den Zeitgeber 35 der anderen Übertragungseinheit eingegeben. Das Wahlsignal wird durch die Zeitgeber 30 bzw. 35 verzögert, b! die Datenantwort vom Speicher auf den Sammelleitungen 184 2 bzw. 18B-2 ausgegeben wird. Das Ausgangssignnl eines Zeitgebers wird an eines der Tore 31 oder V2 in der Schaltung 114-2 oder eines der Tore 36 oder 37 in der Schaltung llß-2 eingegeben, abhängig davon, welcher der beiden Prozessoren die Anforderung stellt und welche Speichereinheit den Zugriff gibt. Die Schalter 34 bzw. 39 leiten die Ziigriffsantwort an den anfordernder. Prozessor zurück.

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arbeiten noch, wenn der Anforderungseingang vom anderen Prozessor beim UND-Glied 82 nicht mehr vorliegt, d. h.. das Signal »Anforderung B« kann vom Tor 824 und das Signal »Anforderung A« vom Tor 82ß abgeschaltet sein. Entweder Tor 824 oder das Tor 82ß halten die Einschaltbedingung für ihren Trigger 87 und den selbsthaltenden Schalter 88 solange aufrecht, als lokale Anforderungen von ihrem entsprechenden Prozessor in aufeinanderfolgenden Taktzyklen empfangen werden.

F i g. 5 zeigt Beispiele der lokalen Zeiteinteilung für einen Prozessor, wenn er seine Priorität erhält. Die Trigger-Taktzeit und die Schalter-Taktzei; weisen einen halben Zyklus Abstand voneinander auf.

Die oben beschriebene Erfindung läßt sich auf ein Mehrprozessorsystem mit Λ/ Prozessoren anwenden, wenn das oben für zwei Prozessoren beschriebene Ausführungsbeispiel erweitert wird. Das geschieht durch Erhöhung der Anzahl von UND-Gliedern in jedem Satz 81 bis 83 de^r Prioritäts-Zeigerschaliung 17 zur Berücksichtigung aller Kombinationen der Original- und Komplementsignale aller Anforderungssehalter 76. In gleicher Weise braucht jede Speicher-Vermin.üngssehaltung, wie sie in den Fig. 3 und 4 geze'et isi. ein zusätzliches UNⁿ-Glied für jeden im Mehrpruzessorsystem vorgeseh·. lsät/lichen Prozessor.

Hierzu 5 Blatt Zeichnunecn

Claims (5)

Patentansprüche:

1. Prioritätssteuersehaltung zur Herstellung von Verbindungen zwischen mehreren unabhängigen Teilen, insbesondere Prozessoren und einem gemeinsamen Teil einer Datenverarbeitungsanlage, insbesondere zur Steuerung der Zugriffe zum gemeinsam benutzten Arbeitsspeicher einer Mehrprozessoranlage, wobei jeder Prozessor mit mehreren Registern zur Speicherung lokaler Zugriffsanforderungen und mit einer Prioritätslogik zur Auswertung und Zuteilung der Zugriffsanforderungen ausgerüstet ist, wenn Zugriffsanforderungen mit höherer Priorität auf Bearbeitung warten und die Abarbeitung der gerade vorliegenden Zugriffsanforderung abgeschlossen ist, wobei eine Übertragungseinrichtung die Steuerung der Datenverbindungen zwischen Prozessuren und Arbeitsspeicher in beiden Richtungen vornimmt, dadurch gekennzeichnet, daß eine Prioritätszeigerschaltung (17A) mit dem Ausgang {75A) der lokalen Prioritätslogik (64) verbunden ist und daß die Ausgangsleitung (20/4) der Prioritätszeigerschaltung (17/4), auf der das Auftreten eines Zeigersignals den dem betreffenden Prozessor (12Λ) gewährten Zugriff für ein Bündel von Zugriffsanforderungen zum Arbeitsspeicher (10/4 und B) angezeigt wird, an die Übertragungseinrichtung (11/4) angeschlossen ist, und daß nach Abarbeiten eines zweiten Zugriffsanforderungsbündels sofort wieder zu dem Zugriffanforderungsbündci mit höherer Priorität zurückgeschaltet wird, wenn noch mehrt· e Anforderungen mit verschiedenen Prioritäten anliegen.

2. Prioritätssteuerschaltutv nach Anspruch 1, dadurch gekennzeichnet, daß die Prioritätszeigerschaltung (17/1) erste Schaltmittel (76/4, 77A, 7SA) zur Übernahme und Weitergabe lokal ausgegebener Zugriffsanforderungssignale, mehrere logische Schaltglieder (81,4-83/4) zur Verarbeitung der weitergegebenen Zugriffsanforderungssignale, ferner ein erstes bistabiles Schaltglied (87A) umfaßt, das an die ODER-verknüpften Ausgänge der genannten logischen Schaltglieder (71A -83/4) angeschlossen ist, daß ein zweites bistabiles Schaltglied (884) mit dem Ausgang des ersten bistabilen Schaltgliedes (87/4) und mit verzögerte Taktsignale (C(S), C(R)) zuführenden Leitungen sowie mit der Ausgangsleitung (20/4) zur Ausgabe des Prioritätszeigersignals für den betreffenden Prozessor (z. B. 12/4) verbunden ist, daß weiterhin eine Rückkoppelleitung von dieser Ausgangsleitung (20/4) des zweiten bislabilen Schaltgliedes (88/4) an Eingänge von wenigstens zwei der logischen Schaltglieder (82/4, 83/4) zurückgeführt ist und daß schließlich vom Ausgang des ersten bistabilen Schaltgliedes (87/4) über einen Inverter (91) eine Verbindungsleitung (92) an Eingänge entsprechender logischer Schaltglieder (82Ä 83ß) wenigstens eines weiteren Prozessors (z.B. 125) geführt sind.

3. Prioritätssteuerschaltung nach Anspruch I und 2, dadurch gekennzeichnet, daß die lokale Prioritätslogik (64) mehrere Ausgänge für die internen Zugriffsanfordcrungssignale eines Prozessors (12Λ oder 12ß) besitzt, wobei zu einem bestimmten Zeitpunkt jeweils nur ein Signal verfügbar ist, daß für jeden Ausgang der lokalen Prioritiitslogik (64) ein logisches Schaltglied (66-68) angeordnet ist und jeder Eingang desselben mit einer Ruckleitung (874—1) verbunden ist, deren anderes Ende an den Ausgang des ersten bistabilen Schaltgliedes (87A) der Prioritätszeigerschaltung (174) angeschlossen

ist, daß die Ausgänge der weiteren logischen Schaltglieder (66—68) je an den Eingang dritter bistabiler Schaltglieder (71, 73, 74) geführt, deren Ausgänge über ein ODER-Glied (70) an eine Speicherwahlleitung (15/4) zur Ausgabe eines Arbeitsspeicher-Wahlsignals angeschlossen sind und daß die Speicherwahlleitung (15A) mit der genannten Übertragungseinrichtimg (11 A) zur Steuerung des Durchschaltens von Datenleitungen (18 und 19) zwischen dem angeforderten Arbeitsspeicher (1OA und 10J3) und dem anfordernden Prozessor (12A oder 12Z)) verbunden ist.

4. Prioritätssteuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Prioritätslogik (64) und die Prioritätszeigerschaltung (17A) als integrierter Bestandteil eines Prozessors (12A oder 12ß) auf einem gemeinsamen Halbleitersubstrat angeordnet sind.

5. Prioritätssteuerschaltung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die Prioritätslogik (64) und die Prioritätszeigerschaltung (17A) auf je einem Halbleiterplättchen eines hochintegrierten Prozessors aufgebracht sind, oer auf mehreren Halbleiterplättchen angeordnet ist.