DE2824557A1 - Anordnung in mikroprozessoren fuer den aufbau von multiprozessor-systemen - Google Patents

Description

SIEMENS AKTIENGESELLSCHAFT Unser Zeichen Berlin und München YPA ⁷^ P 10 8 3 ORO

Anordnung in Mikroprozessoren für den Aufbau von Multipro ze s sor-Svstemen

Die vorliegende Erfindung betrifft eine Anordnung in Mikroprozessoren für den Aufbau von Multiprozessor-Systemen, in denen mehrere Mikroprozessoren eines Computersystems an einen gemeinsamen Systembus angekoppelt sind, mit einem Eingang (HOLD-Eingang) für Halt-Anforderungen zur Unterbindung weiterer Zugriffe von Mikro-Prozessoren zum Systembus und mit einem Ausgang (HOLDA-Ausgang) zur Ausgabe einer Quittung, welche bestätigt, daß für ihre Dauer durch den Quittungssender ein Zugriff zum Systembus nicht mehr erfolgt.

Eine häufig angewendete Möglichkeit der Kommunikation von Mikroprozessoren in Multiprozessor-Systemen besteht darin, daß die einzelnen Mikroprozessoren periodisch einen ihnen zugeordneten Bereich des Hauptspeichers im System abfragen ob für sie Informationen im Speicher hinterlegt worden sind (sogenanntes Briefkastensystem).

Lz 1 Nem/01.06.1978

909849/0446

-^T- VPA 78 P 1 08 3 BRD

Die Zuteilung des Systembusses zu den einzelnen Mikroprozessoren ist dabei bisher nur mit einer aufwendigen · zusätzlichen Logik außerhalb der Mikroprozessoren möglich.
5

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, die für die Buszuteilung erforderliche Logik auf die einzelnen Mikroprozessoren zu verteilen und damit den Aufbau von Multiprozessor-Systemen einfacher zu gestalten.

Diese Aufgabe wird bei einer Anordnung der eingangs genannten Art erfindungsgemäß durch folgende Merkmale gelöst: Durch einen Sender zur Ausgabe von, einen Zugriff zum Systembus fordernden Halt-Anforderungen (BUS REQ), und durch einen Empfänger zur Aufnahme von Quittungen (BPRI), welche dem Mikroprozessor, der Halt-Anforderungen aussendet, die Berechtigung für Zugriffe zum Systembus erteilen, wobei für jeden Buszugriff oder Jede Folge von Buszugriffen eine Quittung vorliegen muß.

Ausgestaltungen des Erfindungsgedankens sind in Unteransprüchen gekennzeichnet.

Die Erfindung wird im folgenden anhand von in den Figuren der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. Es zeigt:

Fig. 1 ein schematisches Blockschaltbild eines erfindungsgemäßen Mikrocomputer-Systems; Fig. 2 ein Blockschaltbild mit einer an Mikroprozessoren des Mikroprozessor-Systems befindlichen Logik zur Organisation der Systembuszuteilung; Fig. 3 ein Multiprozessor-System bestehend aus Master- und Slave-Prozessoren;

909849/0446

VPA 78P 10 8 3 BRD

Fig. 4 einen Teil eines Multiprozessor-Systems, bei dem wenigstens einem Mikroprozessor ein zusätzlicher privater Bus zugeordnet ist; und

Fig. 5 eine mehrdimensionale Multiprozessoranordnung mit einem Systembus und mehreren privaten Bussen.

Fig. 1 zeigt ein Computersystem mit zwei Mikroprozessoren 1 und 2, einem Hauptspeicher 3 und einer Ein-/Ausgabeeinheit 4. Die genannten Komponenten sind mit einem Systembus 10 über Busanschlüsse 11, 12, 13 und 14 gekoppelt. Damit haben die beiden Mikroprozessoren über den Systembus 10 Zugriff sowohl zum Speicher 3 als auch zur Ein-/Ausgabeeinheit 4. Um jedoch Konfliktsituationen beim Buszugriff zu vermeiden, kann zu einem Zeitpunkt jeweils nur ein Mikroprozessor Zugriff zum Systembus 10 haben.

Zur Lösung dieses Problems geht die erfindungsgemäße Anordnung von der an sich bekannten Tatsache aus, daß heutige Mikroprozessoren bereits so ausgelegt sind, daß sie von außen durch eine Halt-Anforderung (im folgenden auch HOLD genannt) daran gehindert werden können, den Systembus weiter zu belegen.

Die Mikroprozessoren übergeben dann mit einem Quittungssignal (im folgenden auch HOLDA) die Verfügungsgewalt über den Systembus an den die Halt-Anforderung aussendenden Anforderer. Der Anforderer erhält dann die Buspriorität. Heute wird dieses Prinzip für einen direkten Speicherzugriff durch eine Ein-/Ausgabeeinheit in einem Mikrocomputer-System verwendet (DMA).

Während heutige Mikroprozessoren einen Speicher- oder EA-Zyklus, also den Buszugriff sofort mit den entsprechenden Signalsequenzen durchführen, wird bei der

909849/0446

-*- VPA 78 P 1 O 8 3 BRD

erfindungsgemäßen Anordnung vor der Ausführung des Speicher- oder EA-Zyklus noch ein Bus-Anforderungszyklus durchlaufen. Dieser Bus-Anforderungszyklus "besteht aus einer Busanforderung an einen als Bus-Master arbeitenden Mikroprozessor und einer Quittung dieses Masters an den Anforderer. Erst wenn die Quittung vorliegt, darf der Anforderer den Bus für einen oder mehrere Buszugriffe (Zyklen) belegen.

Die Mikroprozessoren 1 und 2 gemäß Fig. 1 besitzen 5 Anschlüsse 20 bis 24 (Mikroprozessor 1) bzw. 30 bis 34 (Mikroprozessor 2) von denen für den vorgenannten Bus-Anforderungszyklus jeweils 2 Anschlüsse, nämlich die Anschlüsse 20 und 21 des Mikroprozessors 1 und 33 und des Mikroprozessors 2 ausgenutzt werden. Für einen Bus-Anforderungszyklus sendet der Mikroprozessor 1 über den als Ausgang arbeitenden Anschluß 20 eine Halt-Anforderung (im Zeigenden auch BUS REQ genannt) zum Mikroprozessor 2, wobei diese Halt-Anforderung in den als Eingang arbeitenden Anschluß 33 (im folgenden auch als HOLD-Eingang bezeichnet) eingespeist wird. Der Mikroprozessor 2 sendet dann über seinen als Ausgang arbeitenden Anschluß 34 eine Quittung (im folgenden auch HOLDA genannt) an den Mikroprozessor 1, welche in den als Eingang arbeitenden Anschluß 21 (im folgenden auch BUS PRIORITY IN genannt)eingegeben wird. Bei dem beschriebenen Vorgang arbeitet der Mikroprozessor 2 als Master und der Mikroprozessor 1 als Slave. Der Master-Prozessor 2 muß dabei für den Buszugriff keine Busanförderung bzw. Halt-Anforderung senden, da er ja weiß, wann der Mikroprozessor 1 den Systembus 10 belegt. Daher kann der BUS REQ-Ausgang 30 des Mikroprozessors 2 direkt an den Quittungseingang BPRI 31 angeschlossen werden. Es kann jedoch auch ein anderer Mikroprozessor

909849/0446

- J$ - VPA 78 P 1 O 8 3 BRD

ohne BUS REQ-Anordnung als Master verwendet werden. Der Slave-Prozessor 1 läßt seine BUS REQ-Anforderung so lange anstehen, bis er seine gewünschte Anzahl von Speicher- oder EA-Zyklen abgewickelt hat. Er muß seinen Datentransfer beenden, wenn der Master-Prozessor 2 selbständig die Quittung abschaltet. Im Normalfall bleibt die Quittung bis zum Ende der BUS REQ-Anforderung stehen.

Um auch Multiprozessor-Systeme mit mehr als zwei Mikroprozessoren zu unterstützen, enthält die Anordnung weiterhin auch die Möglichkeit, eine Quittung an einen nachfolgenden Mikroprozessor weiterzugeben, wenn er selbst keine BUS REQ-Anforderung gestellt hat. Hierzu dient Ausgang 22 bzw. 32 im System nach Fig. 1, welcher im folgenden auch als BUS PRIORITY-Ausgang bezeichnet wird (BPRO).

Fig. 2, in der im übrigen gleiche Elemente wie in Fig. 1 mit gleichen Bezugszeichen versehen sind, zeigt für einen Mikroprozessor, beispielsweise den Mikroprozessor 1 nach Fig. 1 diesen Ausgang 22 mit einer hierfür erforderlichen prinzipiellen, im Prozessor befindlichen Logik. Im Mikroprozessor 1 ist eine Bus-Zyklus-Steuerung 40 vorgesehen, welche einerseits auf die anhand von Fig. 1 erläuterten Anschlüsse 20 und 21 arbeitet und andererseits die Speicher- und EA-Zyklen auf dem Systembus 10 in an sich bekannter Weise abwickelt. Weiterhin sind in der Logik zwei Und-Gatter 41 und 44 vorgesehen, wobei die Eingänge des Und-Gatters 41 direkt an die Anschlüsse 20 und 21 und der Ausgang dieses Und-Gatters über eine schematisch dargestellte Leitung 42 an die Bus-Zyklus-Steuerung 40 angekoppelt ist. Die Eingänge des Und-Gatters 44 sind ebenfalls an die An-

909849/0446

282455? i

- ^- VPA 78 P 1 O 8 3 BRO

Schlüsse 20 und 21 angekoppelt, wobei jedoch in der Verbindung zwischen dem Anschluß 20 und einem Eingang dieses Ünd-Gatters ein Inverter 43 liegt. Der Ausgang dieses Und-Gatters 44 ist an den BPRO-Ausgang 22 angekoppelt.

Die Wirkungsweise der vorstehend erläuterten Logik ist die folgende:

Ist am Eingang 21 eine Quittung (BPRI) vorhanden, so gilt diese Quittung für diesen Prozessor 1, wenn dieser Prozessor gleichzeitig am Ausgang 20 eine Halt-Anforderung (BUS REQ) stellt. Da dann das Und-Gatter 41 durchgeschaltet ist und die Bus-Zyklussteuerung 40 wirksam ist, kann der Mikroprozessor 1 seine Systembus-Zyklen abwickeln. Ist andererseits beim Eintreffen der Quittung am Anschluß 21 keine Halt-Anforderung des Mikroprozessors 1 am Anschluß 20 vorhanden, so wird aufgrund der Wirkung des Inverters 43 die Quittung über das Und-Gatter 44 auf den Ausgang 22 gegeben.

Fig. 3f in der ebenfalls gleiche Elemente wie in den Fig. 1 und 2 mit gleichen Bezugszeichen versehen sind, zeigt ein Multiprozessor-System mit Mikroprozessoren 1 bis N von denen der Mikroprozessor 1 der Master ist und die Mikroprozessoren 2 bis N Slave-Prozessoren sind. Da bei diesem System mehr als ein Slave-Prozessor vorhanden ist, werden deren Ausgänge für die Halt-Anforderungen (BUS REQ) 30 bis NO mittels eines Oder-Gatters 50 zusammengefaßt und auf den Eingang für die Halt-Anforderungen 23 (HOLD) des Master-Prozessors 1 geführt. Die Eingänge des Oder-Gatters 50 sind dabei über eine Vielzahl von Leitungen auf die Eingänge 30 bis NO geführt, von denen in Fig. 3 zwei Leitungen 51 und 52 dargestellt und die übrigen zu nicht darge-

909849/0446

VPA 78P 1 083 BRO gestellten Slave-Prozessoren führenden Leitungen gestrichelt angedeutet sind. Der bereits anhand von Fig. 1 beschriebene Quittungsausgang 24 (HOLDA) des Master-Prozessors 1 ist über eine Leitung 53 an den Quittungseingang 31 (BPRI) des Slave-Prozessors 2 geschaltet. Das wesentliche Merkmal des Systems nach Fig. 3 ist nun, daß der BPRO-Ausgang 32 im Sinne von Fig. 2 über eine Leitung 54 an den BPRI-Eingang N1 des nächsten Prozessors - im vorliegenden Falle der Prozessor N - angeschaltet ist. Diese Quittungs-Fortschaltung wird durch das gesamte System von Slave-Prozessoren geführt, was in Fig. 3 schematisch durch eine Leitung 55 angedeutet ist.

Sind sehr viele Slave-Prozessoren in einem System nach Fig. 3 vorhanden, so kann die vorstehend erläuterte Quittungsfortschaltung für die BusZuteilung zeitaufwendig werden. Es kann dann zweckmäßig sein, die Halt-Anforderungen (BUS REQ) sämtlicher Mikroprozessoren des Systems einschließlich des Master-Prozessors in einer getrennten Buszuteilungslogik zu verarbeiten. Die Buszuteilungslogik kann dann die Quittungen (BPRI) prozessorspezifisch direkt zuteilen. Dieser Sachverhalt ist in Fig. 3 nicht eigens dargestellt.

Eine weitere Forderung an ein komfortables Multiprozessor-System ist, daß die Prozessoren auch mit einer privaten Umgebung, bestehend aus Speicher und Peripherie, kommunizieren können. Eine zweite Systemschnittstelle läßt sich aber bei Mikroprozessoren wegen der begrenzten Anschlußzahl an Mikroprozessorgehäusen nicht realisieren.

Die erfindungsgemäße Anordnung erlaubt es nun, extern zwischen Buszugriffen zu einem zentralen Systembus

909849/0U6

- 4 - VPA Λ P 1 O 8 3 BRD

oder zu einem privaten Bus zu unterscheiden. Hierzu wird wiederum die bereits erläuterte Halt-Anforderung (BUS REQ) ausgenutzt, weil sie die Möglichkeit bietet, noch vor den eigentlichen Buszyklen für den Datentransfer eine externe Weichenstellung vorzunehmen. Hierzu dient ein spezielles Busauswahlsignal (BUS SELECT) welches bestimmt, ob die Haltanforderung (BUS REQ) für den privaten oder den zentralen Systembus gilt.

Eine solche erweiterte Anordnung ist in Fig. 4 dargestellt. In Fig. 4 sind dabei gleiche Elemente wie in den Fig. 1 bis 3 mit gleichen Bezugszeichen versehen. Für das System sind in Fig. 4 beispielsweise wieder die Mikroprozessoren 1 und 2 dargestellt, wobei der Mikroprozessor 2 den Master-Prozessor und der Mikroprozessor 1 den Slave-Prozessor bildet. Dieser Slave-Prozessor 1 soll nun eiran privaten Bus 60 besitzen, an den er über den Anschluß 11 angekoppelt ist. Aus Übersichtlichkeitsgründen sind in Fig. 4 nur diejenigen Anschlüsse der Mikroprozessoren 1 und 2 dargestellt, welche für die Abwicklung der Buszuteilung in einem System mit zwei Mikroprozessoren erforderlich sind. Es ist jedoch darauf hinzuweisen, daß die Mikroprozessoren 1 und 2 an sich alle in Fig. 1 dargestellten Anschlüsse besitzen.

Der Mikroprozessor 1 muß natürlich nach wie vor Zugriff zum Systembus 10 haben. Daher ist im System nach Fig. ein Buskoppler 63 vorgesehen, der über einen Anschluß 62 an den privaten Bus 60 und über einen Anschluß 64 an den Systembus 10 angekoppelt ist. Dieser Buskoppler 63 wird nun durch das oben bereits genannte Busauswahlsignal über eine zwei Und-Gatter 65 und 66 sowie einen Inverter 67 enthaltende Logik gesteuert. Für die Ausgabe des Busauswahlsignales erhalten die mit der

909849/0446

-rf- VPA 78 p 1 O 8 3 BRD

erfindungsgemäßen Anordnung versehenen Mikroprozessoren einen weiteren Ausgang 25 (im folgenden BUS SELECT genannt). Besitzt das Busauswahlsignal den logischen Pegel 1, so wird die Halt-Anforderung (BUS REQ) vom Anschluß 20 über das Und-Gatter 65 auf den Eingang 33 (HOLD) des Master-Prozessors 2 geschaltet. Es handelt sich somit dabei um eine Anforderung für den Systembus 10. Besitzt andererseits das Busauswahlsignal den logischen Pegel 0, so wird über den Inverter 67 sowie das Und-Gatter 66 eine Busanforderung für den privaten Bus 60 erzeugt. Normalerweise wird diese Busanforderung für den privaten Bus 60 direkt als Quittung (BPRI) an den Eingang 21 des Slave-Prozessors 1 gegeben, der bezüglich des privaten Busses 60 als Master-Prozessor fungiert. Der Koppler 63 schaltet durch, solange die Quittung für die Anforderung zum Systembus 10 am Ausgang 34 (HOLDA) des Master-Prozessors 2 am Buskoppler ansteht.

Mit der erfindungsgemäßen Anordnung ist auch ein.mehrdemensionales Multiprozessor-System realisierbar, wenn die Slave-Prozessoren auch Zugriff zu einem privaten Bus besitzen und zu diesem Zweck die sonst frei bleibenden HOLD-Eingänge der Slave-Prozessoren ausgenutzt werden. Ein solches System ist in Fig. 5 dargestellt. In diesen System sind der Mikroprozessor 1 Master-Prozessor und die Prozessoren 2 bis N Slave-Prozessoren in Bezug auf den Systembus 10, während die Mikroprozessoren 2 bis N in Bezug auf private Busse 70 bis 7N auch Master-Prozessoren sind. Den privaten Bussen 70 bis 7N sind jeweils Slave-Prozessoren 81 und 82 bzw. 91 und 92 zugeordnet. Die jeweils an einen Privatbus angekoppelten Mikroprozessoren bilden ein Untersystem, für das der jeweilige Privatbus wiederumg zum System-

909849/0446

2924557.

- aer - VPA 78 P 1 O 8 3 BRO

bus wird. Ein solches Untersystem ist wiederum identisch mit einem System nach Fig. 3. Dabei entsprechen Oder-Gatter 100 und 110 dem Oder-Gatter 50 nach Fig. 3 mit der entsprechenden Leitungsführung.

5 Figuren

3 Patentansprüche

909849/0446

Claims (2)

Patentansprüche -/- VPA 78 ρ 1 ο 8 3 BRD

1. Anordnung in Mikroprozessoren für den Aufbau von Multiprozessor-Systemen, in denen mehrere Mikroprozessoren eines Computersystems an einen gemeinsamen Systembus, angekoppelt sind, mit einem Eingang (HOLD-Eingang) für Halt-Anforderungen zur Unterbindung weiterer Zugriffe von Mikroprozessoren zum Systembus und mit einem Ausgang (HOLDA-Ausgang) zur Ausgabe einer Quittung, welche bestätigt, daß für ihre Dauer durch den Quittungssender ein Zugriff zum Systembus nicht mehr erfolgt, gekennzeichnet durch einen Sender zur Ausgabe von einen Zugriff zum Systembus fordernden Halt-Anforderungen (BUS REQ), und durch einen Empfänger zur Aufnahme von Quittungen (BPRI), welche dem Mikroprozessor, der Halt-Anforderungen aussendet, die Berechtigung für Zugriffe zum Systembus erteilen, wobei für jeden Buszugriff oder jede Folge von Buszugriffen eine Quittung vorliegen muß.

2. Anordnung nach Anspruch 1, gekennzeichnet durch einen zusätzlichen, von den Quittungen gesteuerten Sender, zur Weitergabe von Quittungen (BPRO) an weitere Mikroprozessoren, falls der Mikroprozessor, zu dem dieser Sender gehört, die Quittung bewirkende Halt-Anforderungen nicht selbst gesendet hat.

3· Anordnung nach Anspruch 1 und/oder 2 in Mikroprozessoren für den Aufbau von Multiprozessorsystemen, in denen zusätzlich zum Systembus mindestens ein weiterer Bus vorhanden ist, der einem Mikroprozessor des Systems zugeordnet ist (privater Bus), gekennzeichnet durch einen Sender, welcher zu jeder

909849/0446

ORIGINAL INSPECTED

-2- VPA78P1083 BRO

Haltanforderung (BUS REQ) ein Busauswahlsignal (BUS SELECT) liefert, dessen Vorhandensein eine Zugriffsanforderung zum Systembus und dessen Fehlen eine Zugriffsanforderung zum privaten Bus repräsentiert.

909849/0446