FR2487549A1 - Disposition de circuit pour le transfert rapide de donnees entre la memoire d'un ordinateur electronique et les unites d'interface des peripheriques qui sont connectees a ce dernier - Google Patents

Abstract

L'INVENTION PRESENTE LA POSSIBILITE DE GERER EN MEME TEMPS UNE PLURALITE DE TRANSFERTS DE DONNEES SUIVANT UNE TECHNIQUE DU TYPE MAD (MEMOIRE A ACCES DIRECT) AVEC DES MODALITES DE TRANSFERT PARTICULIEREMENT ADAPTEES A LA GESTION D'UN PROCESSUS EN TEMPS REEL. L'INVENTION COMPREND UNE MEMOIRE (CT) DANS LES CELLULES DE LAQUELLE, ASSOCIEES D'UNE FACON BIUNIVOQUE AUX INTERFACES, L'UNITE CENTRALE DE TRAITEMENT ECRIT LE NUMERO DU CANAL D'ACCES DIRECT A LA MEMOIRE ASSIGNE; QUATRE GROUPES DE REGISTRES, ADRESSES PAR LA MEMOIRE (CT), DANS UN REGISTRE (ASSOCIE AU CANAL, DONT ONT ETE ECRITES RESPECTIVEMENT LES CARACTERISTIQUES DU TRANSFERT (ENTREE OU SORTIE, ETC.), L'ADRESSE DE LA PREMIERE CELLULE ET L'AMPLEUR DE L'AIRE DE LA MEMOIRE CENTRALE RESERVEE AU TRANSFERT, LE NOMBRE DE PAROLES TRANSMISES; LES CIRCUITS DE CONTROLE ET DE GESTION. UNE CARACTERISTIQUE DE L'INVENTION EST DONC CONSTITUEE PAR LE FAIT QUE DEUX OU PLUSIEURS INTERFACES EN ENTREE PEUVENT BENEFICIER DU MEME CANAL ET QU'A LEURS PAROLES EST AUTOMATIQUEMENT PROPOSEE L'ADRESSE DE L'INTERFACE.

Description

La présente invention est relative à une disposition de circuit qui permet

de transférer des données à une grande vitesse entre les interfaces périphériques et la mémoire d'un

ordinateur électronique (transfert par accès direct à la mémoi-

re). A chaque unité périphérique en mesure de dialoguer avec l'ordinateur correspond une unité d'interface bidirectionnelle ou, si l'on préfère, un couple d'interfaces unidirectionnelles (entrée et sortie); une pluralité d'interfaces peuvent être réunies dans un ensemble de circuits, dits module, qui peut aussi comprendre des circuits de supervision ainsi que des circuits aptes à gérerzd'rnie manière autonome le transfert de données

entre une ou plusieurs interfaces et la mémoire de l'ordinateur.

L'invention consiste en une disposition de circuit apte à gérer en même temps une pluralité de supports physiques, dits canaux, dont chacun 'autorise le transfert de données entre les interfaces et les aires de la mémoire centrale suivant les modalités suivantes: - deux ou plusieurs périphériques peuvent utiliser le même canal pour transférer leurs données dans la même aire de mémoire;

- dans l'hypothèse précédente, chaque donnée est précé-

dée'automatiquement de l'adresse du périphérique qui l'a engen-

drée; - le transfert dans la mémoire peut s'effectuer soit par blocs (en occupant avec ordre toutes les cellules de l'aire de mémoire assignée à ce canal jusqu'à ce qu'il soit complètement rempli) soit d'une manière cyclique, intéressant d'une manière cyclique toutes les cellules de la zone de mémoire assignée à ce canal; - pour tout transfert entrant (d'un périphérique à la mémoire) on peut contrôler préliminairement que la cellule de mémoire soit vide: si elle est occupée le transfert n'a pas lieu; - des canaux entrants et des canaux sortants peuvent subsister en même temps; - l'assignation de chaque canal est effectuée par l'unité centrale de traitement qui en définit les caractéristiques (entrant ou sortant, adresse de la première cellule et dimensions

de l'aire de mémoire associée, etc}.

Une disposition de circuit suivant l'invention comprend en combinaison entre eux: - une mémoire (CT), dont chacune des cellules est mise

en corrélation d'une manière biunivoque avec une unité d'inter-

face et est initialisée par l'unité centrale, que l'on appellera par la suite CPU, avec le numéro du canal assigné au transfert

par accès direct à la mémoire, ladite mémoire (CT) étant adres-

sée par les unités d'interface et adressant quatre groupes de

registres; -

- le premier groupe de registres (CH), dont chacun est initialisé par la CPU avec une parole de commande indiquant les caractéristiques du transfert par accès direct à la mémoire effectué sur le canal dont fait partie le registre; - le deuxième groupe de registres (FLA), dont chacun est initialisé par la CPU avec l'adresse de la première cellule de l'aire de mémoire réservée au canal dont fait partie le registre; - le troisième groupe de registres (TRN), dont chacun est initialisé par la CPU avec le nombre de cellules de ladite aire de mémoire; - le quatrième groupe de registres (TRC), dont chacun est initialisé à "0" par l'unité CPU, apte à compter les transferts effectués sur chaque canal; - des moyens de gestion et de contrôle, aptes à gérer le transfert des données sur chaque canal, suivant les modalités reportées dans le registre correspondant du premier groupe,

utilisant les informations contenues dans les registres corres-

pondants du deuxième, du troisième et du quatrième groupe.

L'invention sera mieux décrite avec référence à un exem-

ple de réalisation illustré dans les figures ci-jointes, dans lesquelles:

- la figure 1 montre le diagramme à blocs d'une disposi-

tion de circuit suivant l'invention; - la figure 2 montre un exemple de réalisation du circuit d'adressage (IND) de la mémoire et du deuxième, du troisième et du quatrième groupe de registres; - la figure 3 montre un exemple de réalisation du circuit de coupure (SP) du canal; - la figure 4 montre un exemple de réalisation du circuit (TD) de gestion d'un transfert par accès direct à la mémoire double;

- la figure 5 montre la "table de la vérité" d'une for-

me-de réalisation possible d'un circuit de contrôle de la parole

de commande.

Avec référence à la figure 1 on va décrire la procédure qu'on appellera par la suite MID (ménoire 4 accès direct) f de

transfert rapide mémoire-périphérique des données.

Dans la présente description on définit comme "canal MAD"

un ensemble de registres et de circuits de contrôle aptes à gé-

rer le transfert des données entre une ou plusieurs interfaces

périphériques et une mémoire intermédiaire de la mémoire centra-

le. Lorsqu'un périphérique, entrant ou sortant, demande de se connecter à la mémoire centrale, l'unité CPU lui assigne un canal libre. Dans ce but elle écrit l'adresse du périphérique dans le registre SCR et, dans la cellule de la mémoire CT ainsi adressée, le numéro du canal; dans les cycles successifs le numéro du canal adresse quatre registres CH, FLA, TRN et TRC (un pour chacun des quatre groupes de registres indiqués dans la figure avec les mêmes sigles) o la CPU écrit: -dans le registre CH les caractéristiques du MAD, comme cela sera mieux illustré par la suite;

-dans le registre FLA l'adresse de la cellule de la mé-

moire centrale par laquelle commence la zone de mémoire assignée au.MAÉD dans le registre TRN la longueur de cette zone de mémoire;

Le registre TRC mémorise le nombre de paroles transfé-

rées dans chaque canal MAD et la CPU l'initialise à "O".

Les données à écrire dans la mémoire CT et dans les registres CH, FLA etTRN sont envoyées par la CPU à travers le

bus de sortie OB.

Dans une forme préférée de réalisation les groupes de registres TRN et TRC sont constitués par une mémoire à accès

casuel (RAM) avec des paroles de 24 bits, dont douze sont occu-

pés par TRN et d'autres par TRC; d'une manière analogue même les groupes de registres CH et FLA sont constitués par une seule mémoire à accès casuel (RAM) avec parole de 24 bits: FLA occupe les 18 premiers bits (0 + 17) de chaque parole, CH les six autres bits (18 + 23) auxquels on attribue la signification suivante: CH 23 = aptitude du canal à fonctionner en MAD (mémoire à accès direct); CH 22 = MAD en sortie (CH 22 = 1) ou en entree; CH 21 = MAD unique ou double (CH 21 = 1): chaque transfert a

lieu en deux phases successives, dans la première des-

quelles est mémorisée l'adresse du périphérique, dans l'autre la donnée; le MAD double n'est considéré possible qu'en entrée et on l'a normalement lorsque le canal est utilisé par plusieurs périphériques;

CH 20 = MAD à blocs ou cyclique (CH 20 = 1): dans le MAD cy-

clique toutes les cellules de l'aire de mémoire peuvent être utilisées cycliquement; CH 19 = aptitude à demander une interruption: si, au cours d'une MAD sortant, l'aire de mémoire est vide, un canal rendu apte (CH 19 = 1) fait émettre par l'interface à laquelle il est assigné une demande d'interruption pour l'unité CPU; CH 18 = MAD avec contrôle de la disponibilité d'une cellule de mémoire libre: revêt une importance particulière

en cas de MAD cyclique et sera examiné plus loin.

Exécution d'un cycle MAD (mémoire à accès direcU, entrant ou

sortant,- avec ou sans contrôle.

Lorsqum'une interface demande à l'unité CPU le transfert d'une parole en MAD, son adresse I écrite par la CPU -dans le registre PRR fait émettre par la mémoire CT le numéro du canal

assigné à l'interface, ledit numéro adressant les quatre regis-

tres associés au canal. Dans une première phase le circuit addi-

tionneur S additionne le contenu des registres FLA et TRC pour obtenir l'adresse de la zone de mémoire intéressée au transfert et pour l'envoyer à la CPU à travers le bus entrant IB. En même temps le contenu du registre TRC est transcrit dans le compteur C, augmenté de un et comparé dans le comparateur COMP au contenu du registre TRN: si l'aire de mémoire assignée au canal est pleine (TRN = TRC) le comparateur engendre le signal EOB qui, entre autres, interdit la porte P mettant à zéro le contenu de

TRC. Cela permet l'adressage correct en cas de MAD circulaire.

S'il y a en cours une MAD entrant avec contrôle (CH 18 = 1), la CPU vérifie que la zone de mémoire soit libre: si la mémoire est occupée, la CPU - empêche le circuit d'adressage IND, décrit dans la figure 2, d'engendrer le signal d'écriture WTC qui transfère dans TRC le contenu du compteur C: l'interface considère comme non effectué le cycle de MAD et le contenu de TRC n'est pas augmenté; - interdit le canal MAD, en agissant sur le circuit de coupure SP décrit dans la figure 3; : interdit le deuxième-cycle d'une MAD double en agissant sur le circuit de gestion TD correspondant, illustré dans la

figure 4.

Si une MAD sortant avec contrôle est en cours et que l'aire de mémoire est "vide, la CPU

- empêche l'accroissement du registre compteur des trans-

ferts TRCpxmme pour la MAD d'entrée;

- si le canal est rendu apte à la signalisation d'inter-

ruption (CH 19 = 1), empêche la mise à zéro des registres d'appel de l'interface (qui maintient par conséquent l'appel); - si le canal n'est pas rendu apte à la signalisation d'interruption (CH = 0), il rend l'interface inapte à envoyer d'autres appels. Les circuits de l'interface IP intéressés ne sont pas décrits parce qu'ils sont facilement réalisables par le

technicien de la branche et que de toute façon ils sont étran-

gers à la présente description.

Exécution d'une MAD double.

L- MAD double, dans laquelle sont mémorisés en deux cycles successifs l'adresse d'une interface et la parole provenant de

l'interface, est normalement utilisée lorsque plusieurs inter-

faces opèrent sur le même canal chargeant leurs données sur une seule aire de mémoire; il s'agit typiquement d'une MAD-d'entrée

avec contrôle.

Dans le premier cycle, le circuit de gestion TD (figure 4) engendre un signal DCY qui provoque le transfert dans la mémoire de l'adresse de l'interface contenue dans le registre PRR; le même signal, mémorisé dans le circuit TD, autorise l'exécution du deuxième cycle, qui se produit avec les mêmes modalités qui

ont été indiquées précédemment pour une MAD d'entrée avec con-

trôle; en particulier on a l'accroissement du registre TRC, qui

rend le canal disponible pour un autre cycle MAD.

Dans la figure on a indiqué schématiquement les circuits suivants de gestion et de contrôle, qui seront mieux décrits dans les figures suivantes:

- IND: reçoit de l'unité CPU des signaux de synchronisa-

tion et des adresses (indiqués globalement par WI) et engendre les signaux d'écriture pour la mémoire (WCT) et pour les groupes de registres (WCH, WFLA, WTC, WTN);

- SP: reçoit des signaux de synchronisation et-d'aptitu-

de (indiqués globalement par WA) de la CPU, quelques bits (indi-

qués génériquement par CH) du registre CH et le signal EOB (mémoire complète) du comparateur COMP et engendre à chaque cycle MAD la valeur du bit CH 23 (canal allumé ou éteint);

- TD: reçoit de la CPU des instructions et des informa-

tions (indiquées globalement par WR) et du registre CH le bit CH 21 (MAD simple ou double) et engendre le signal DCY qui permet

l'exécution du deuxième cycle d'une MAD double.

Les données transférées (et l'adresse du périphérique dans le premier cycle d'une MAD double) entre la CPU et les interfaces IP sont transmises sur les bus IB ou OB suivant que la MAD soit entrante ou sortante; la CPU se sert en outre du bus OB pour initialiser la mémoire CT et les registres CH, FLA,

TRN, TRC.

Dans la figure 2 on a indiqué un exemple de réalisation

d'un circuit d'adressage IND.

La mémoire CT et les registres FLA et TRN sont écrits exclusivement pendant la phase d'initialisation du canal: les signaux d'écriture correspondants WCT, WFLA et WTN sont émis par

les portes 2, 3 et 4, rendues aptes par le signal dé synchronisa-

tion émis par la porte 1 aux entrées de laquelle sont appliqués le signal de rythme SPB et l'horloge correspondante PBCK, en

réponse aux commandes d'adressage ICHAT, IFLA, ITRN.

Le registre CH est initialisé avec le registre FLA si, comme cela se produit dans une forme préférée de réalisation, ils sont distribués sur une seule RAM-sur laquelle la CPU peut charger le contenu initial des deux registres comme une seule parole; il doit toutefois être rendu apte à chaque cycle de MAD pour permettre au circuit de coupure SP (figure 3) de couper le canal en mettant CH 23 = O. Le signal d'écriture WCH est donc fourni d'un premier additionneur 11 qui reçoit à ses entrées le

signal d'écriture WFLA et un signal WDMA (ordre d'écriture pen-

dant un cycle de MAD).

Le registre TRC peut être initialisé à "" en même temps que le registre TRN, il doit en outre être rendu apte à chaque

cycle de MAD à recevoir le contenu du compteur CONT, s'accrois-

sant de 1, pourvu que ne soit pas présent un signal M40 indiquant que la CPU a relevé que la cellule de mémoire sur laquelle le périphérique veut écrire est occupée. Le signal d'écriture WTC engendré au moyen de la porte 5 et du deuxième additionneur 12

satisfait auxdites conditions.

Tous les signaux (SPB, PBCK, ICHAT, IFLA, ITRN, MO, WDMA)

entrant dans le circuit d'adressage IND sont émis par la CPU.

Dans la figure 3 on a représenté un exemple de réalisa-

tion du circuit de coupure SP du canal MAD.

On requiert que le canal soit coupé (CH 23 = O) lorsque dans une MAD à blocs (CH 20 = O) s'est épuisée la capacité de la mémoire (EOB = 1) ou bien lorsque dans une MAD entrante (CH 22 = O) la CPU a relevé que la mémoire est occupée (MO = 1): le circuit constitué par les portes 6 et 7 et par l'additionneur

13 satisfait à ces conditions.

En cas de MÉAD cyclique entrante, si la vitesse d'écriture est supérieure à la vitesse de lecture la CPU relève que la mémoire est saturée (MO = 1) et éteint le canal. Le circuit de coupure SP comprend en outre un bistable 31, synchronisé par l'horloge TRCK, à l'entrée des données de laquelle est appliqué le bit CH 23 émis par le registre CH: la sortie inversante du'bistable 31 est connectée à une entrée d'un multiplexeur MTX dont les autres entrées sont connectées respectivement au bus sortant OB et à une polarité fixe, tandis que la sortie est connectée au registre CH: le signal présent à la sortie du multiplexeur est transcrit dans la cellule CH 23

en réponse au signal d'écriture WCH.

Le multiplexeur MTX est contrôlé par le signal qui sort de l'additionneur 13 et par un deuxième signal DMA qui indique qu'un cycle MAD est en cours: au moment de l'initialisation MAD manque et le multiplexeur connecte l'entrée du registre CH au bus OB, sans tenir compte du signal présent à la sortie de

l'additionneur 13.

Pendant un cycle MAD, s'il est nécessaire de couper 1e canal, la sortie de la porte 13 va à i'l" et fait écrire dans la

cellule CH 23 une polarité positive.

Si on réalise le registre CH avec une RAM, celle-ci fait fonction d'inverseur: le bit CH 23 émis par le registre CH

est "O", ce qui signifie conventionnnellement canal coupé.

Normalement CH 23 = 1 présente à la sortie de la RAM4

est transféré à chaque coup d'horloge TRCK comme "O" à l'en-

trée du multiplexeur, qui le charge sur la RAM CH dont il sort

encore "1".

Sans sortir des limites de l'invention il est possible de modifier d'une manière évidente pour le technicien le circuit de coupure que l'on a illustré ici, même en changeant le nombre et/ou le type d'événements qui provoquent la coupure du canal

(CH 23 = O).

Dans la figure 4 on a reporté un exemple de réalisation

du circuit TD qui gère la MAD double suivant la procédure indi-

quée précédemment.

Dans une forme préférée de réalisation, la CPU répond a n'importe quelle requête provenant de l'interface avec un- signal ASW qui autorise l'exécution de ce qui a été requis: en particulier dans le cas de MAD la CPU autorise, avec le signal

ASW, l'interface à accéder à la mémoire.

S'il y a en cours une MAD (MAD = 1) double (CH 21 = 1) et si le périphérique est le seul ou est prioritaire (PR = 1) parmi ceux qui demandent d'accéder au canal MAD, la porte 8 est rendue apte à faire passer le signal ASW qui, comme signal

DCY, demande à la CPU de vérifier la disponibilité de la cel-

lule de mémoire adressée par l'additionneur S (figure 1) avant

d'y transférer du registre PRR l'adresse du périphérique.

Le signal DCY est mémorisé par l'horloge IOCK dans le bistable 32 dont la sortie DCYFF remplace le signal ASW dans le deuxième cycle MAD, qui est une MAD normale d'entrée avec contrôle. L'indisponibilité d'aires de mémoire libres (Mo = 1) dans le premier cycle met à zéro le bistable 32, dans le deuxième cycle empêche l'accroissement du registre TRC, comme on. l'a dit

à propos de la figure 2.

Dans le diagramme indiqué dans la figure, les signaux ASW ou DCYFF sont mémorisés par le bistable 33; si la mémoire est pleine (MO = 1) DCYFF disparaît et, au coup d'horloge

successif même ASWFF disparaît.

La figure 4 a été tracée et décrite dans l'hypothèse o

serait présent le signal ASW: si ce signal manque on peut élimi-

ner l'additionneur 14 et le bistable 33.

Une disposition de circuit suivant l'invention peut aussi

comprendre des moyens pour contrôler la compatibilité des com-

mandes (CH 18 + CH 22) écrites par la CPU dans le registre CH: la structure de ces moyens est étroitement liée aux types de

fonctionnement admis pour la MAD.

Le tableau de la figure 5 a été réalisé dans l'hypothèse o les fonctionnements suivants ne seraient pas admis: - MAD double de sortie E = CH 21. CH 22 - MAD.-double d'entrée sans contrôle

E = CH 18. CH 21. CH 22 = CH 21. CH 18 + CH 22

- MAD. d'entrée inapte à demander une interruption

E = CH 19. CH 22 = CH 19 + CH 22

L'état anormal (E = 1) est signalé à la CPU.

Les moyens de contrôle peuvent être réalisés au moyen de circuits logiques AND et OR ou, dans une forme préférée de réalisation, au moyen d'une ROM adressée par les bits CH 18 + CH 22 et rendue apte par le bit CH 23 (lorsque le canal est coupé le contrôle n'a pas de sens) dans les cellules duquel sont introduites les valeurs logiques de E suivant le tableau de la figure 5, ou des tableaux similaires si les combinaisons

non admises sont différentes de celles qui ont été indiquées ci-

- dessus.

- Une variante intéressante est celle qui consiste à faire émettre par les moyens de contrôle un signal d'acceptation qui doit, en tout cas, manquer si le canal est coupé (CH 23 = O): dans les hypothèses précédentes, le tableau de la vérité dérive de celui de la figure 5 avec le remplacement des valeurs'logiques

reportées dans la colonne E par les valeurs complémentaires.

il

Claims (11)

REVENDICATIONS

1. Disposition de circuit-pour le transfert rapide de données, que l'on appellera par la suite MAD (mémoire d'accès direct), entre la mémoire d'un ordinateur électronique et les unités d'interfaces des périphériques qui sont connectées à ce dernier, caractérisée par le fait que pour chaque transfert on utilise quatre registres, dits globalement canaux, et des circuits de gestion et de contrôle communs à tous les canaux

caractérisée en outre par le fait qu'elle comprend en combinai-

son: - une mémoire (CT), dont chacune des cellules est mise

en corrélation d'une manière biunivoque avec une unité d'inter-

face et est initialisée par l'unité centrale, que l'on appellera par la suite CPU, avec le numéro du canal assigné au transfert

MAD, ladite mémoire (CT) étant adressée par les unités d'inter-

face et adressant quatre groupes de registres; - le premier groupe de registres (CH)-, dont chacun est initialisé par la CPU avec une parole de commande indiquant les caractéristiques du transfert MAD effectué sur le canal

dont le registre fait partie.

- le deuxième groupe de registres (FLA), dont chacun est initialisé par l'unité CPU avec l'adresse de la première cellule de l'aire de mémoire réservée au canal dont fait partie le registre; - le troisième groupe de registres (TRN), dont chacun est initialisé par la CPU avec le nombre de cellules de ladite aire de mémoire; - le quatrième groupe de registres (TRC), dont chacun est initialisé à 0 par la CPU et est apte à compter les transferts effectués sur chaque canal; - des moyens de gestion et de contrôle, aptes à gérer le tranfert des données sur chaque canal, suivant les modalités reportées dans le registre correspondant du premier groupe (CH),

en utilisant les informations contenues dans les registres cor-

respondants du deuxième (FLA), du troisième (TRN) et du quatrième

(TRC) groupe de registres.

2. Disposition de circuit suivant la revendication 1, caractérisée par le fait que lesdits moyens de gestion et de contrôle comprennent: - des premiers moyens (S) aptes à engendrer, pour chaque canal, l'adresse de la cellule de mémoire intéressée au transfert MAD; - des deuxièmes moyens aptes à.accroître de un, canal par canal, le registre correspondant du quatrième groupe (TRC) ainsi qu'à reconnaître le remplissage de l'aire de mémoire associée à chaque canal en mettant à zéro le registre correspondant du quatrième groupe (TRC); - des troisièmes moyens (IND) aptes à autoriser l'écriture dans la mémoire (CT) et dans les quatre groupes de registres

(CH, FLA, TRN, TRC);

- des quatrièmes moyens (SP aptes à interdire un canal en l'absence de cellules disponibles dans l'aire de mémoire associée au canal; - des cinquièmes moyens (TD) aptes à gérer un transfert MAD double, dans lequel chaque parole écrite dans une mémoire par un périphérique est précédée de l'adresse du périphérique même.

3. Disposition de circuit suivant la revendication 2 caractérisée par le fait que les premiers moyens (S) comprennent un circuit apte à additionner au contenu du registre (FLA) du

deuxième groupe celui du registre correspondant (TRC) du qua-

trième groupe et à transmettre à la CPU l'adresse ainsi obtenue

au moyen du bus des données d'entrée (IB).

4. Disposition de circuit suivant la revendication 2 caractérisée par le fait que les deuxièmes moyens comprennent

un compteur (C) apte à recevoir le contenu du registre corres-

pondant (TRC) du quatrième groupe et à l'accroltre de un; un comparateur (COMP) apte à comparer la sortie du compteur (C) au contenu du registre correspondant (TRN) du troisième groupe, engendrant en cas d'identité un premier signal (EOB); une porte (P), interdite par le premier signal (EOB) , ayant son entrée connectée à la sortie du compteur (C) et sa sortie connectée

au quatrième registre (TRC).

5. Disposition de circuit suivant la revendication 2

caractérisée par le fait que les troisièmes moyens '(IND) com-

prennent: - une première porte (1) aux entrées de laquelle sont appliqués, dans la phase d'initialisation des registres, un signal de rythme (SPB) et l'horloge correspondante (PBCK); 15. - une deuxième, une troisième et une quatrième porte (2, 3, 4), rendues aptes par la sortie de la première porte (1), qui, en réponse à des commandes d'adressage (ICHAT, IFLA, ITRN) engendrées par la CPU, engendrent respectivement les signaux

d'écriture de la mémoire (WCT) et du deuxième (WFLA) et troi-

sième (WTN) groupe de registres; - une cinquième porte (5), interdite par un deuxième signal (MO) présent si la cellule adressée par les deuxièmes moyens est occupée, à l'entrée de laquelle est appliqué un ordre d'écriture pendant un cycle MAD,(WDMA); - un premier additionneur (11), connecté à la sortie de la troisième porte (3) et à l'entrée de la cinquième porte (5)

qui engendre le signal d'écriture (WCH) du premier groupe de re-

gistres (CH); - un deuxième additionneur (12), connecté à la sortie de la quatième (4) et la cinquième (5) porte, qui engendre le signal

d'écriture (WTC) du quatrième groupe de registres (TRC).

6. Disposition de circuit suivant la revendication 2

caractérisée par le fait que les quatrièmes moyens (SP) com-

prennent en combinaison: - un premier bistable (31) qui reçoit à l'entrée des

données le bit de la parole de commande (CH 23) indiquant l'ap-

titude du canal MAD; 14. - un multiplexeur (MTX) dont une première entrée est connectée à la sortie du premier bistable (31), dont une deuxième entrée est connectée à une polarité fixe et dont la sortie est connectée à l'entrée du premier registre (CH); - un troisième additionneur (13) dont les entrées sont connectées aux sorties d'une sixième et d'une septième porte (6, 7) aux entrées desquelles sont appliqués le premier signal (EOB) et le bit (CH 20) de la parole de commande indiquant la réalisation d'une MAD à blocs, respectivement le deuxième signal (MO) et le bit (CH 22) de la parole de commande indiquant la

- réalisation d'une MAD d'entrée, la sortie du troisième addi-

tionneur (13) pilotant le multiplexeur (MTX).

7. Disposition de circuit suivant la revendication 6, caractérisée par le fait que le multiplexeur (MTX), en réponse à l'absence d'un troisième signal (DMA) présent si un transfert MAD est en cours, connecte sa propre sortie à une troisième

entrée connectée au bus sortant (OB).

8. Disposition de circuit suivant la revendication 1

caractérisée par le fait que les cinquièmes moyens (TD) com-

prennent une huitième porte (8) qui reçoit à ses entrées le troisième signal (DMA), le bit (CH 21) de la parole de commande indiquant la réalisation d'une MAD double et un quatrième signal (PR) présent si aucun périphérique plus prioritaire ne demande d'engager le canal MAD, la sortie (DCY) de la huitième porte (8) demandant à l'unité CPU de vérifier si une cellule de mémoire est libre avant d'y transférer l'adresse du périphérique contenu dans un cinquième registre (PRR), et étant en outre appliqué à

l'entrée d'un deuxième bistable (32), remis à zéro parle deu-

xième signal (MO), dont la sortie (DCYFF) rend apte le deuxième cycle d'une MAD double,

9. Disposition de circuit suivant la revendication 8 caractérisée par le fait que la huitième porte (8) est rendue

apte par un cinquième signal (ASW) engendré par la CPU en répon-

se à une demande de MAD, et par le fait que le cinquième signal

(ASW) est additionné (14) à la sortie (DCYEF) du deuxième bis-

table (32) avant d'être appliqué à l'entrée d'un troisième

bistable (33).

-15

10. Disposition de circuit suivant la revendication 1, caractérisée par le fait qu'elle comprend des sixièmes moyens aptes à vérifier la compatibilité mutuelle des bits de la

parole de commande, en engendrant un signal-d'alarme (E).

11. Disposition de circuit suivant la revendication 10 caractérisée par le fait que lesdits sixièmes moyens comprennent une mémoire limitée à la lecture, rendue apte par le bit (CH 23) indiquant l'aptitude du canal MAD et adressé par les autres bits de la parole de commande, dans les cellules de laquelle scnt écrites les valeurs lociaues du sianal d'alarme (E) suivant

un tableau de la vérité" pré-établi.