DE3021173C2 - - Google Patents

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DE3021173C2
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Germany
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stage
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gate
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DE3021173A
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DE3021173A1 (de
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Masayuki Miyake
Takeo Sekino
Masashi Tokio/Tokyo Jp Takeda
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Sony Corp
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Sony Corp
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0214Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0229Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
    • H01L27/0233Integrated injection logic structures [I2L]
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C19/00Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

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Description

Die Erfindung betrifft ein in IC-Technik aufgebautes Schieberegister entsprechend dem Oberbegriff des Anspruches 1.
Anhand der Fig. 1 bis 5 sei zunächst der bekannte Stand der Technik und die der Erfindung zugrunde­ liegende Problemstellung erläutert.
Fig. 1 zeigt den grundsätzlichen Aufbau eines be­ kannten Halbleiterelementes zum Aufbau eines Schie­ beregisters. In einem N-leitenden Halbleitersubstrat NO befinden sich P-leitende Bereiche P 1 und P 2, die jeweils auf der einen Hauptfläche des Substrats NO vorgesehen sind. Weiterhin sind im Bereich P 2 N-lei­ tende Bereiche N 1 bis N 3 angeordnet. Anschlüsse I, B und C 1 bis C 3 sind mit den Bereichen P 1, P 2 und N 1 bis N 3 verbunden.
In dem Halbleiterelement gemäß Fig. 1 bilden P 1, NO und P 2 einen Transistor Q 1 und NO, P 2 und N 1 bis N 3 einen NPN-Transistor Q 2 mit mehreren Kollektoren (vgl. Fig. 2).
Wird eine Spannung +VEE an den Anschluß I gelegt, so arbeitet der Transistor Q 1 als Konstantstrom-Vor­ spannungsquelle und der Transistor Q 2 als Inverter mit offenem Kollektor. Wird die Spannung +VEE ein- und ausgeschaltet, so arbeitet der Transistor Q 2 als Torschaltung.
In der folgenden Beschreibung wird das anhand der Fig. 1 und 2 veranschaulichte Halbleiterelement in der Form gemäß Fig. 3 symbolisiert.
Halbleiterelemente der in den Fig. 1 und 2 veran­ schaulichten Art können nun in IC-Technik zu einem Zweitakt-Schieberegister gemäß Fig. 4 oder zu einem Eintakt-Schieberegister gemäß Fig. 5 zusammengeschal­ tet werden. Die Fig. 4 und 5 zeigen jeweils ein 2-Bit-Schieberegister.
Das beknnte Schieberegister gemäß Fig. 4 erfordert pro Bit zehn Halbleiterelemente (gemäß Fig. 1 und 2) und das Schieberegister der Fig. 5 sieben derartige Halbleiterelemente pro Bit. Die Chipfläche zur Her­ stellung der Schieberegister gemäß den Fig. 4 und 5 ist daher unerwünscht groß.
Weiterhin muß bei den bekannten Schieberegistern für jedes Bit ein Taktimpuls zugeführt werden, was eine komplizierte Verdrahtung erforderlich macht.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Schieberegister entsprechend dem Oberbegriff des Patentanspruches (wie es beispielsweise durch die US-PS 35 93 032 bekannt ist) so auszubilden, daß die Anzahl der Bauelemente und der Taktimpulszuführungen wesentlich verringert wird.
Diese Aufgabe wird erfindungsgemäß durch die kenn­ zeichnenden Merkmale des Patentanspruches gelöst.
Ein Ausführungsbeispiel der Erfindung ist in den Fig. 6 und 7 der Zeichnung veranschaulicht.
Das Schieberegister der Fig. 6 ist ein 2-Bit-Schie­ beregister. Es enthält Torschaltungen 1 bis 8, die jweils den Halbleiterelementen gemäß den Fig. 1 bis 3 entsprechen. Die Torschaltungen 1 und 2, 3 und 4, 5 und 6 sowie 7 und 8 bilden jeweils eine Stufe des Schieberegisters. Die einzelnen Torschaltungen wei­ sen jeweils einen Eingang B und vier Ausgänge C 1, C 2, C 3 und C 4 auf.
Der erste Ausgang C 1 jeder Torschaltung - mit Aus­ nahme der Torschaltungen 7, 8 der ersten Stufe - ist mit dem zweiten Ausgang C 2 der anderen Torschaltung dieser Stufe sowie mit dem Eingang B der entsprechen­ den Torschaltung der vorangehenden Stufe verbunden. So ist beispielsweise der Ausgang C 1 der Torschal­ tung 5 mit dem Ausgang C 2 der Torschaltung 6 und mit dem Eingang B der Torschaltung 7 verbunden.
Der dritte Ausgang C 3 jeder Torschaltung - mit Aus­ nahme der Torschaltungen 1, 2 der letzten Stufe - ist mit dem Eingang B der entsprechenden Torschal­ tung der folgenden Stufe verbunden. So ist beispiels­ weise der Ausgang C 3 der Torschaltung 5 mit dem Ein­ gang B der Torschaltung 3 der folgenden Stufe verbun­ den.
Der vierte Ausgang C 4 jeder Torschaltung ist mit dem Eingang B der anderen Torschaltung dieser Stufe ver­ bunden. So ist beispielsweise der Ausgang C der Tor­ schaltung 1 mit dem Eingang B der Torschaltung 2 ver­ bunden.
Zwei Eingänge T 11, T 12 des Schieberegisters sind mit den Eingängen B der Torschaltungen 7, 8 der ersten Stufe verbunden.
Zwei Ausgänge T 21, T 22 des Schieberegisters sind mit den dritten Ausgängen C 3 der Torschaltungen 1, 2 der letzten Stufe verbunden.
Ein Taktimpulsgeber 10 besitzt zwei Ausgänge C 1, C 2, von denen der eine mit dem Eingang B der Torschal­ tung 1 und der andere mit dem Eingang B der Tor­ schaltung 2 der letzten Stufe verbunden ist.
Die Funktion des Schieberegisters gemäß Fig. 6 ist folgendermaßen:
Am Eingang T 10 des Taktimpulsgebers 10 wird ein Takt­ impuls Φ 0 zugeführt (vgl. Fig. 7A). Den Eingängen T 11 und T 12 werden gegenphasige Impulse P 11 und P 12 zu­ geführt (Fig. 7B und 7C). Die Signale P 1 bis P 8 an den Eingängen B der Torschaltungen 1 bis 8 und die Ausgangssignale P 21 und P 22 an den Ausgängen T 21 und T 22 besitzen dann in den Fig. 7D bis 7M gezeig­ ten Verlauf. Besitzt der Taktimpuls Φ 0 einen hohen Pegel, so besitzt das Ausgangssignal des Taktimpuls­ gebers 10 einen niedrigen Pegel. Die Torschaltungen 1 und 2 unterbrechen daher die Datenaufnahme von den vorgeschalteten Steufen und ihre Ausgangssignale neh­ men einen hohen Pegel an. Die Ausgangssignale Φ 1 und Φ 2 der Torschaltungen 1 und 2 werden den Torschaltun­ gen 3 und 4 als Taktimpulse zugeführt, so daß diese Torschaltungen 3 und 4 die Daten von den vorgeschal­ teten Stufen aufnehmen und ihre Ausgangssignal den aufgenommenen Daten entsprechende Pegel annehmen. Die Ausgangssignale Φ 3 und Φ 4 der Torschaltungen 3 und 4 nehmen daher einen niedrigen Pegel an und wer­ den den Torschaltungen 5 und 6 als Taktimpulse zu­ geführt, so daß diese Torschaltungen 5 und 6 die Datenaufnahme von den vorgeschalteten Stufen unter­ brechen und ihre Ausgangssignale einen hohen Pegel annehmen. Diese Ausgangssignale Φ 5 und Φ 6 der Torschal­ tungen 5 und 6 werden den Torschaltungen 7 und 8 als Taktimpulse zugeführt, so daß diese die Daten an den Eingängen T 11 und T 12 aufnehmen und ihre Ausgangssi­ gnale einen Pegel entsprechen den aufgenommenen Daten annehmen.
Hat dagegen der Taktimpuls Φ 0 einen niedrigen Pegel, so befinden sich die Ausgangssignale des Taktimpuls­ gebers 10 auf hohem Pegel. Die Torschaltungen 1 und 2 nehmen daher Daten von der vorgeschalteten Stufe auf und geben sie an die Ausgänge T 21 und T 22 ab. Die Ausgangssignale Φ 1 und Φ 2 der Torschaltungen 1 und 2 sind auf niedrigem Pegel und werden den Tor­ schaltungen 3 und 4 zugeführt, so daß ihre Da­ tenaufnahme von der vorgeschalteten Stufe unterbre­ chen und ihre Ausgangssignale einen hohen Pegel er­ halten. Diese Ausgangssignale Φ 3 und Φ 4 der Torschal­ tungen 3 und 4 werden den Torschaltungen 5 und 6 zu­ geführt, die die Daten der vorherigen Stufe aufneh­ men. Dabei erhalten die Ausgangssignale Φ 5 und Φ 6 einen niedrigen Pegel, so daß die Torschaltungen 7 und 8 die Datenaufnahme von den Eingängen T 11 und T 12 unterbrechen.
Die oben geschilderten Vorgänge wiederholen sich jeweils, wenn sich der Pegel des Taktimpulses Φ 0 ändern. Die Daten werden auf diese Weise schrittwei­ se vom Eingang zum Ausgang des Schieberegisters übertragen.
Da das beschriebene Schieberegister asynchron ar­ beitet, kann die Anzahl der Torschaltungen und damit auch die Fläche des Chips im Vergleich zu den bekann­ ten Schieberegistern gemäß den Fig. 4 und 5 auf etwa die Hälfte verringert werden.
Da ferner der Taktimpuls Φ 0 nur den Torschaltungen der letzten Stufe zugeführt werden muß, ergibt sich eine wesentlich vereinfachte Verdrahtung des Schiebe­ registers. Ein Vergleich der Fig. 6 mit den Fig. 4 und 5 zeigt ferner, daß auch die Anzahl der benötig­ ten Bauelemente wesentlich verringert ist.

Claims (1)

  1. In IC-Technik aufgebautes Schieberegister, enthaltend eine Anzahl von zwischen einen Eingang und einen Aus­ gang in Reihe geschalteten Flip-Flop-Stufen sowie einen Taktimpulsgeber zwecks schrittweiser Übertragung von Daten vom Eingang zum Ausgang, gekennzeichnet durch folgenden Aufbau:
    • a) die einzelnen Stufen des Schieberegisters bestehen jeweils aus zwei Torschaltungen (z. B. 1, 2), die je einen Eingang (B) und vier Ausgänge (C 1, C 2, C 3, C 4) aufweisen,
    • b) der erste Ausgang (C 1) jeder Torschaltung (z. B. 5, 6) einer Stufe - mit Ausnahme der Torschaltungen (7, 8) der ersten Stufe - ist mit dem zweiten Ausgang (C 2) der anderen Torschaltung (z. B. 6) dieser Stufe sowie mit dem Eingang (B) der entsprechenden Tor­ schaltung (z. B. 7, 8) der vorangehenden Stufe ver­ bunden;
    • c) der dritte Ausgang (C 3) jeder Torschaltung (z. B. 5) - mit Ausnahme der Torschaltungen (1, 2) der letzten Stufe - ist mit dem Eingang (B) oder entsprechenden Torschaltungen (z. B. 3) der folgenden Stufe verbunden;
    • d) der vierte Ausgang (C 4) jeder Torschaltung (z. B. 1) ist mit dem Eingang (B) der anderen Torschaltung (z. B. 2) dieser Stufe verbunden;
    • e) zwei Eingänge (T 11, T 12) des Schieberegisters sind mit den Eingängen (B) der Torschaltungen (7, 8) der ersten Stufe verbunden;
    • f) zwei Ausgänge (T 21, T 22) des Schieberegisters sind mit den dritten Ausgängen (C 3) der Torschaltungen (1, 2) der letzten Stufe verbunden;
    • g) der Taktimpulsgeber (10) besitzt zwei Ausgänge (C 1, C 2), von denen der eine mit dem Eingang (B) der einen Torschaltung (1) und der andere mit dem Ein­ gang (B) der anderen Torschaltung (2) der letzten Stufe verbunden ist.
DE19803021173 1979-06-05 1980-06-04 Schieberegister Granted DE3021173A1 (de)

Applications Claiming Priority (1)

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JP7030079A JPS55163691A (en) 1979-06-05 1979-06-05 Shift register

Publications (2)

Publication Number Publication Date
DE3021173A1 DE3021173A1 (de) 1981-02-19
DE3021173C2 true DE3021173C2 (de) 1989-06-08

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DE19803021173 Granted DE3021173A1 (de) 1979-06-05 1980-06-04 Schieberegister

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5883394A (ja) * 1981-11-09 1983-05-19 Hitachi Ltd 半導体集積回路の信号伝送方式
JPH03257949A (ja) * 1990-03-06 1991-11-18 Advanced Micro Devices Inc 遅延回路
DE102007037352A1 (de) 2007-08-08 2009-02-12 Robert Bosch Gmbh Verfahren zum Betreiben einer Antriebsvorrichtung sowie Antriebsvorrichtung

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL238506A (de) * 1958-04-23
US3300724A (en) * 1964-03-09 1967-01-24 Ibm Data register with particular intrastage feedback and transfer means between stages to automatically advance data
US3636376A (en) * 1969-05-01 1972-01-18 Fairchild Camera Instr Co Logic network with a low-power shift register
US3593032A (en) * 1969-12-15 1971-07-13 Hughes Aircraft Co Mosfet static shift register

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JPS55163691A (en) 1980-12-19
DE3021173A1 (de) 1981-02-19
GB2052816B (en) 1983-04-27
GB2052816A (en) 1981-01-28
US4352027A (en) 1982-09-28
JPS6110918B2 (de) 1986-03-31

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