DE3021173A1 - Schieberegister - Google Patents

Schieberegister

Info

Publication number
DE3021173A1
DE3021173A1 DE19803021173 DE3021173A DE3021173A1 DE 3021173 A1 DE3021173 A1 DE 3021173A1 DE 19803021173 DE19803021173 DE 19803021173 DE 3021173 A DE3021173 A DE 3021173A DE 3021173 A1 DE3021173 A1 DE 3021173A1
Authority
DE
Germany
Prior art keywords
hls
shift register
stage
input
clock pulse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19803021173
Other languages
English (en)
Other versions
DE3021173C2 (de
Inventor
Masayuki Miyake
Takeo Sekino
Masashi Takeda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of DE3021173A1 publication Critical patent/DE3021173A1/de
Application granted granted Critical
Publication of DE3021173C2 publication Critical patent/DE3021173C2/de
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0214Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0229Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
    • H01L27/0233Integrated injection logic structures [I2L]
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C19/00Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Shift Register Type Memory (AREA)
  • Manipulation Of Pulses (AREA)

Description

Die Erfindung bezieht sich auf ein Schieberegister in Form einer HL (integrierte Injektionslogik) oder einer MTL (versenkte Transistorlogik).
Fig. 1 der anliegenden Zeichnungen zeigt den grundsätzlichen Aufbau einer HL. In Fig. 1 bezeichnet NO ein N-leitendes Halbleitersubstrat, P1 und P2 P-leitende Bereiche, die jeweils auf der einen Hauptfläche des Substrats NO gebildet sind, und N1 bis N3 N-leitende Bereiche, die im Bereich P2 gebildet sind. Anschlüsse I, B und C1 bis C3 sind mit den Bereichen P1, P2 und N1 bis N3 verbunden.
In der HL in Fig. 1 bilden P1, NO und P2 einen Transistor Q1, wie Fig. 2 zeigt, und NO, P2 und N1 bis N3 einen NPN-Transistor Q2 mit mehreren Kollektoren, wie Fig. 2 zeigt. Die beiden Transistoren Q1 und Q2 sind in der in Fig. 2 gezeigten Weise miteinander verbunden.
Wenn bei der HL der Fig. 1 oder 2 eine Spannung +VEE an den Anschluß I angelegt wird, arbeitet der Transistor Q1 als Konstantstrom-Vorspannungsquelle. Der Transistor Q2 arbeitet daher als Inverter mit offenem Kollektor. Wenn die auf den Anschluß I gegebene Spannung +VEE ein- und ausgeschaltet wird, arbeitet der Transistor Q2 als Torschaltung.
In der folgenden Beschreibung wird die zuvor beschriebene HL zur Abkürzung wie in Fig. 3 symbolisiert.
Wenn die obigen HLs zur Bildung eines bekannten synchronen Zweitakt-Schieberegisters verwendet werden, werden sie in IC-Technik mit der Schaltung der Fig. 4 hergestellt, während sie bei einem Eintakt-Schieberegister in IC-Technik mit der Schaltung der Fig. 5 hergestellt werden. Die Fig. 4 und 5 zeigen jeweils ein 2-Bit-Schieberegister.
130008/0616
Das bekannte Schieberegister der Fig. 4 erfordert zehn HLs pro Bit, und das Schieberegister der Fig. 5 sieben IILs pro Bit. Die Chipfläche zur Bildung der Schieberegister in Fig. 4 und 5 ist daher groß, was zur Anwendung der IC-Technik von Nachteil ist.
Außerdem muß bei den bekannten Schieberegistern jedem Bit ein Taktimpuls zugeführt werden, so daß ein kompliziertes Verdrahtungsschema in jedem der Schieberegister erforderlich ist, so daß sich das Integrationsverhältnis verschlechtert, und die Schieberegister zur Anwendung der IC-Technik nicht geeignet sind.
Weiterhin muß es möglich sein, daß jede Taktimpulsquelle jedes Bits im Schieberegister ansteuert.
Der Erfindung liegt die Aufgabe zugrunde, ein Schieberegister zu schaffen, das in IC-Technik herstellbar ist und bei dem möglichst wenige Taktimpuls zugeführt werden müssen.
Gelöst wird diese Aufgabe gemäß der Erfindung durch die im Anspruch 1 angegebenen Merkmale. Eine zweckmäßige Ausgestaltung der Erfindung ist im Anspruch 2 angegeben.
Die Erfindung wird nachstehend anhand der Figuren 6 und 7 beispielsweise erläutert. Es zeigt:
Figur 6 ein Schaltbild des Schieberegisters und
Figur 7A bis 7M den Verlauf von Signalen zur Erläuterung der Arbeitsweise des Registers in Fig. 6.
Das Schieberegister der Fig. 6 ist ein 2-Bit-Schieberegister. In Fig. 6 bezeichnen 1 bis 8 HLs, von denen jede gleich der der Fig. 1 bis 3 ist. Die HLs 1 und 2, 3 und 4, 5 und 6 und 7 und 8 bilden IIL-Gruppen. In jeder HL-Gruppe ist die Basis B einer HL mit dem Kollektor C4
130008/0616
der anderen HL zur Bildung eines Flip-Flops verbunden. Die HLs 7, 5, 3 und 1 sind zwischen einen Eingang T11 und einen Ausgang T21 in Kaskade geschaltet. Die Basis B der HLs 7 ist somit mit dem Eingang T11, deren Kollektor C3 mit der Basis B der. HL 5, ihr Kollektor C3 mit der Basis B der HL 3, ihr Kollektor C3 mit der Basis B der HL 1 und ihr Kollektor C3 mit dem Ausgang T21 verbunden. Die Basis B und der Kollektor C3 der HLs 8, 6, 4 und 2 sind in gleicher Weise in Kaskade zwischen einen weiteren Eingang T12 und einen weiteren Ausgang T22 geschaltet.
Weiterhin ist eine HL 10 vorgesehen, deren Basis mit einem Takteingang T10 und deren Kollektoren C1 und C2 mit den Basen B der HLs 1 und 2 der letzten Stufe verbunden sind. Der Kollektor C1 einer der HLs jeder Gruppe mit Ausnahme der IIL-Gruppe 7 und 8 der ersten Stufe ist mit dem Kollektor C2 der anderen HL verbunden, und der Kollektor C2 der einen HL ist mit dem Kollektor C1 der anderen HL verbunden, um ein UND-Glied zu bilden. Die Verbindungspunkteder Kollektoren C1 und C2 sind mit den Basen B der HLs der vorherigen Stufe verbunden. Der Takteingang T10 erhält einen Taktimpuls joö, wie ihn z.B. Fig. 7a zeigt. Der aus den HLs 1 bis 8 und 10 in Fig. 6 bestehende Kreis ist aus einem einzigen IC-Typ hergestellt.
Es wird nun die Arbeitsweise des Schieberegisters der Fig. 6 beschrieben. Wie die Fig. 7B und 7C zeigen, werden z.B. gegenphasige Impulse P11 und P12 den Eingängen T11 und T12 zugeführt und die Signale P1 bis P8 an den Basen B der ILLs 1 bis 8 und die Ausgangssignale P21 und P22 an den Ausgängen T21 und T22 haben den in den Fig. 7D bis 7M gezeigten Verlauf. Wenn der Taktimpuls jnO einen hohen Pegel hat, hat das Ausgangs signal der HL 10 einen niedrigen Pegel. Die HLs 1 und 2 unterbrechen daher die Datenaufnahme von den vorherigen Stufen und ihre Ausgangssignale erhalten einen hohen Pegel. Die Ausgangs-
130008/0616
Signale /61 und /62 der ULs 1 und 2 erhalten daher einen hohen Pegel und werden den HLs 3 und 4 als Taktimpulse zugeführt, so daß die HLs 3 und 4 die Daten von den vorherigen Stufen aufnehmen und ihre Ausgangssignale pegelentsprechend den aufgenommenen Daten erhalten. Die UND-Ausgangssignale j63 und (64 der HLs 3 und 4 erhalten daher einen niedrigen Pegel und werden den HLs 5 und 6 als Taktimpulse zugeführt, so daß die HLs 5 und 6 die Datenaufnahme von den vorherigen Stufen unterbrechen und ihre Ausgangssignale einen hohen Pegel erhalten. Die UND-Ausgangssignale |55 und j66 der HLs 5 und 6 erhalten daher einen hohen Pegel und werden den HLs 7 und 8 als Taktimpulse zugeführt, so daß die HLs 7 und 8 die Daten an den Eingängen T11 und T12 aufnehmen und ihre AusgangsSignaIe pegelentsprechend den Aufgenommenen Daten erhalten.
Wenn dagegen der Taktimpuls TO einen niedrigen Pegel hat, haben die Ausgangs signale der HL 10 einen hohen Pegel. Die HLs 1 und 2 nehmen daher Daten von den vorherigen Stufen auf und geben sie an die Ausgänge T21 und T22 ab. Die UND-Ausgangssignale /51 und j62 der HLs 1 und 2 erhalten dabei einen niedrigen Pegel und werden den HLs 3 und 4 zugeführt, so daß diese ihre Datenaufnahme von den vorherigen Stufen unterbrechen und ihre Ausgangssignale einen hohen Pegel erhalten. Die UND-Ausgangssignale j53 und f54 der HLs 3 und 4 erhalten daher einen hohen Pegel. Da die UND-Ausgangssignale φ3 und 04 mit hohem Pegel den HLs 5 und 6 zugeführt werden, nehmen diese die Daten von den vorherigen Stufen auf. Dabei erhalten die UND-Ausgangssignale φ5 und ]66 einen niedrigen Pegel und werden den HLs 7 und 8 zugeführt, so daß diese ihre Datenaufnahme von den Eingängen T11 und T12 unterbrechen .
Die obigen beiden Vorgänge wiederholen sich jedesmal, wenn sich der Pegel des Taktimpulses j60 ändert, so daß
130008/0616
die Daten, d.h. die Eingangsimpulse P11 und P12, Bitweise verschoben bzw. übertragen werden.
Da das beschriebene Schieberegister asynchron arbeitet, kann die Anzahl der HLs im Vergleich zu der des bekannten Schieberegisters in Fig. 4 oder 5 und damit die Fläche des Chips, in dem das Schieberegister gebildet wird, auf etwa die Hälfte verringert werden. Ein solches Schieberegister ist daher bei der Herstellung in IC-Technik von Vorteil.
Außerdem genügt es, den Taktimpuls jöO nur der HL der letzten Stufe und nicht den anderen HLs zuzuführen, so daß letztere nicht verdrahtet werden müssen, und das Schieberegister in dieser Hinsicht bei der Herstellung in IC-Technik von Vorteil ist.
Weiterhin genügt es, den Taktimpuls.joO der HL der letzten Stufe unabhängig von der Anzahl der HLs zuzuführen, so daß die Anzahl der Taktimpulse zum Ansteuern niedrig gewählt werden kann, und der Aufbau einfach ist.
130008/0616

Claims (1)

  1. SONY CORPORATION
    TOKYO / JAPAN It 4774
    Schieberegister
    .Ans. p. r. .ü. .c. h. e
    Ί ^ Schieberegister, gekennzeichnet durch mehrere in Reihe geschaltete Flip-Flop-Stufen, eine Einrichtung, um der letzten Stufe Taktimpulse zuzuführen, und eine Einrichtung, um ein UND-verknüpftes Ausgangssignal jeder Stufe der vorherigen Stufe als Taktimpuls zuzuführen, so daß die Eingangsdaten entsprechend den Taktimpulszuständen an den Stufen übertragen werden.
    2, Schieberegister nach Anspruch 1, dadurch g e k e η η zeichnet, daß wenigstens eine Stufe zwei Torschaltungen mit jeweils vier Ausgängen hat, von denen einer mit dem Eingang der beiden Torschaltungen, ein weiterer mit dem Eingang einer Torschaltung einer folgenden Stufe verbunden ist, und die beiden anderen mit den Eingängen von Torschaltungen einer vorherigen Stufe verbunden sind, wobei Ausgänge der beiden Torschaltungen UND-Glieder bilden, um die Taktimpulse entgegengesetzt zu übertragen.
    130008/0616
DE19803021173 1979-06-05 1980-06-04 Schieberegister Granted DE3021173A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7030079A JPS55163691A (en) 1979-06-05 1979-06-05 Shift register

Publications (2)

Publication Number Publication Date
DE3021173A1 true DE3021173A1 (de) 1981-02-19
DE3021173C2 DE3021173C2 (de) 1989-06-08

Family

ID=13427462

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19803021173 Granted DE3021173A1 (de) 1979-06-05 1980-06-04 Schieberegister

Country Status (4)

Country Link
US (1) US4352027A (de)
JP (1) JPS55163691A (de)
DE (1) DE3021173A1 (de)
GB (1) GB2052816B (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5883394A (ja) * 1981-11-09 1983-05-19 Hitachi Ltd 半導体集積回路の信号伝送方式
JPH03257949A (ja) * 1990-03-06 1991-11-18 Advanced Micro Devices Inc 遅延回路
DE102007037352A1 (de) 2007-08-08 2009-02-12 Robert Bosch Gmbh Verfahren zum Betreiben einer Antriebsvorrichtung sowie Antriebsvorrichtung

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3593032A (en) * 1969-12-15 1971-07-13 Hughes Aircraft Co Mosfet static shift register

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL238506A (de) * 1958-04-23
US3300724A (en) * 1964-03-09 1967-01-24 Ibm Data register with particular intrastage feedback and transfer means between stages to automatically advance data
US3636376A (en) * 1969-05-01 1972-01-18 Fairchild Camera Instr Co Logic network with a low-power shift register

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3593032A (en) * 1969-12-15 1971-07-13 Hughes Aircraft Co Mosfet static shift register

Also Published As

Publication number Publication date
JPS6110918B2 (de) 1986-03-31
GB2052816B (en) 1983-04-27
DE3021173C2 (de) 1989-06-08
US4352027A (en) 1982-09-28
JPS55163691A (en) 1980-12-19
GB2052816A (en) 1981-01-28

Similar Documents

Publication Publication Date Title
DE2556274C2 (de) Programmierbare logische Schaltung
DE3712178C2 (de)
DE2751881A1 (de) Monolithische digitale halbleiterschaltung mit mehreren bipolartransistoren
EP0122946B1 (de) CMOS-Volladdierstufe
DE69717893T2 (de) Ausgangpufferschaltung
DE2217537A1 (de) Transistor-Transistor-Logikschaltung
EP0424554A1 (de) Mehrstufiger Seriell-zu-Parallel- und/oder Parallel-zu-Seriell-Umsetzer
DE1237177B (de) Asynchrone Zaehleinrichtung
EP0360888B1 (de) CMOS-Pulsweitenmodulator
DE2755715A1 (de) Logische schaltung
EP0176908B1 (de) UND-Gatter für ECL-Schaltungen
DE3021173A1 (de) Schieberegister
DE3884460T2 (de) Intergrierte Halbleiterschaltung.
DE1267249B (de) Eingangstorschaltung fuer eine bistabile Speicherschaltung
EP0176909A1 (de) UND-Gatter für ECL-Schaltungen
DE3531599C2 (de)
DE1297150B (de) Schieberegister mit gesteuerten Siliziumdioden als Speicherelement
DE2919163C2 (de) Integrierte Frequenzteilerschaltung
DE69802901T2 (de) Verriegelungsschaltung
DE1158291B (de) Logisches Element zur Ausfuehrung logischer Mehrheitsoperationen
DE4126289A1 (de) Integrierte halbleiterschaltungseinrichtung
DE4030605C2 (de) Gate Array Komponentenanordnung
DE2262766C3 (de) Impulserzeuger
DE2538184C2 (de) Multiplexer für Datensignale mit Gigabitraten
DE1462429B2 (de) Verknuepfungsschalter zur durchfuehrung logischer funktionen

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee