DE3008635C2 - Anordnung zur Laufzeitmessung in digitalen Übertragungsstrecken - Google Patents

Description

Die Erfindung betrifft eine Anordnung zur Messung der Laufzeit eines von einem Ortungsgerät abgegebenen und während eines Schleifenschlusses in einer Übertragungsstrecke für digitale Signale übertragenen Meßimpulsmusters, das periodisch in einem zum Bittakt der digitalen Signale synchronen Meßtakt in das ausgesendete Ortungsimpulsmuster eingeblendet ist, mit einer mit einem Eingang für den Bittakt und einem Eingang für die digitalen Signale verbundenen Erkennungsschaltung für das Ortungsimpulsmuster.

Obertragungsstrecken für digitale Signale enthalten entsprechend F i g. 1 in bestimmten Abständen in die Strecke eingefügte Regeneratoren, die die Dämpfung und die Verzerrung der Signale im Übertragungsmedium korrigieren. Dabei sind je ein Regenerator für die eine Übertragungsrichtung und ein Regenerator für die Rückrichtung zu einem Zwischenregenerator zusammengefaßt. Dadurch ergibt sich die Möglichkeit, durch Einfügung eines gesteuerten Schalters und gegenbenenfalls auch eines Dämpfungsnetzwerks eine Schleife für das Übertragungssignal vom Ausgang des Regenerators für die eine Übertragungsrichtung zum Eingang des Regenerators für die Gegenrichtung zu schließen. Über die so entstandene Schleife können Meßsignale, die in einem Ortungsgerät erzeugt werden, übertragen und dadurch die Übertragungseigenschaften der Übertragungsstrecke von der Endstelle bis zum Schieifenort untersucht werden. Zur Steuerung des Schleifenschlusses in den einzelnen Zwischenregeneratoren kann entweder ein adressenloses Verfahren oder ein Adressenverfahren verwendet werden. Bei letzterem wird jedem Zwischenregenerator eine bestimmte Adresse zugeordnet, so daß nach Aussenden dieser Adresse von der ortenden Endstelle aus nui in diesem einen Zwischenregenerator ein Schleifenschluß veranlaßt wird. Bei den adressenlosen Verfahren wird demgegenüber zunächst in dem der ortenden Endstelle nächstgelegenen Zwischenregenerator ein Schleifenschluß verursacht und durch Übertragung bestimmter Impulsmuster erreicht, daß nacheinander in dem jeweils nächsten Zwischenregenerator eine Schleife geschlossen wird. Die Zuordnung eines Schleifenschlusses zu einem bestimmten Zwischenregenerator ist bei dem adressenlosen Verfahren an die Voraussetzung geknüpft, daß der Schleifenschluß immer von einem Zwischenregenerator zum nächsten weitergeschaltet wird. Nun kann aber in einem Zwischenregenerator die Steuerschaltung für den Schleifenschalter gestört sein, so daß der Schleifenschalter in diesem Zwischenregenerator auf das Schleifenschlußsignal nicht anspricht und statt dessen beispielsweise schon die Schleife im nächsten Zwischenregenerator geschlossen wird. Aus diesem Grunde wird bekannterweise der Ort des Schleifenschlusses dadurch lokalisiert, daß in dem Ortungsgerät der ortenden Endstelle ein Meßimpulsmuster während des Schleifenschlusses in die Übertragungsstrecke eingekoppelt wird und die Laufzeit des Meßimpulsmusters bis zum Empfang im Ortungsempfänger festgestellt wird. Zweckmäßig ist dabei, das Meßimpulsmuster durch eine einfache Veränderung des Ortungsimpulsmusters zu erzeugen und diese Veränderung periodisch in einem zum Bittakt der digitalen Signale und damit auch des Ortungsimpulsmusters synchronen Meßtakt in das ausgesendete Ortungsimpulsmuster einzublenden. Von der DBP wird deshalb im Pflichtenheft für das digitale Leitungssystem LA34-CX mit einer Bitrate von etwa 34 Mbit/s vorgeschrieben, daß als Ortungsimpulsmuster die Folge 000 000 111 verwendet wird und nach jeweils 10 000 Worten zu je 12 Bit ein Meßimpulsmuster der Form 001010000000 ausgesendet wird.

Die Überprüfung der Übertragungsstrecke mittels Schleifenschlußverfahren erfolgt in der Regel bei auftretenden Störungen. Durch diese Störungen können nun aber auch das Ortungsimpulsmuster und das Meßimpulsmuster verfälscht werden. Eine Vortäuschung des Meßimpulsmusters führt zu einer Fehlmessung und damit zur Ermittlung eines falschen Schleifenortes.

Aus der DE-OS 27 03 930 ist ein Verfahren und eine Anordnung zur adressenfreien Pulsfehlerortung für Übertragungsstrecken digitaler Signale bekannt, wobei die von einer ortenden Endstelle ausgesendeten Signale durch Schleifenschlüsse in Zwischenregeneratoren zur Endstelle zurückgesendet werden und dabei diese Signale hinsichtlich ihrer Laufzeit untersucht werden.

Die Aufgabe der Erfindung besteht nun darin, eine Möglichkeit zur Laufzeitmessung zu finden, bei der Meßfehler durch vorgetäuschte Meßimpulsmuster weitgehend ausgeschlossen sind, eine sichere Erkennung des Meßimpulsmusters gewährleistet ist und neben einem geringen Aufwand die Anpassung an unterschiedlichem Meßimpulsmuster und unterschiedliche Bitraten möglich ist.

Erfindungsgemäß wird die Aufgabe durch eine Anordnung entsprechend dem Kennzeichen des Patentanspruchs 1 gelöst.

Von besonderem Vorteil bei der erfindungsgemäßen Lösung ist der ausschließliche Aufbau in digitaler Schaltkreistechnik und dadurch eine leichte Möglichkeit zur Integration. Da außerdem der größte Teil der

so Schaltung mit einer gegenüber der Bitrate der digitalen Signale vergleichsweise geringen Schallgeschwindigkeit arbeitet, ist außerdem die Leistungsaufnahme der Anordnung und damit die aufgenommene Leistung des Ortungsgerätes vergleichsweise gering.

Eine wegen des Einsatzes be^; Bitraten von weit über 10 Mbit/s bevorzugte Lösung ist dadurch gekennzeichnet, daß als Torschalter ein erstes UND-Gatter vorgesehen ist, daß dem Frequenzteiler ein erster In-'erter nachgeschaltet ist und daß der gesteuerte Schalter ein erstes D-Flipflop und ein zweites UND-Gatter enthält, daß der Takteingang des ersten D-Flipflops mit dem Ausgang des ersten Inverters verbunden ist, daß der Rücksetzeingang des ersten D-Flipflops mit dem Startimpulsgeber im Sender des Ortungsgerätes verbunden ist, daß der (^-Ausgang des ersten D-Flipflops mit dem ersten Eingang des zweiten UND-Gatters verbunden ist, an dessen zweiten Eingang ein Zeitrnarkengeber angeschlossen ist und daß an den

Ausgang des zweiten UND-Gatters der Zähler angeschlossen ist.

Zweckmäßige Ausführungsformen der Erfindung sind in den weiteren Patentansprüchen 3 bis 7 näher erläutert.

Die Erfindung soll im folgenden anhand der Zeichnung näher erläutert werden. Dabei zeigt

F i g. 1 den prinzipiellen Aufbau einer Übertragungsstrecke für digitale Signale,

Fig. 2 das Prinzipschaltbild der Meßanordnung nach der Erfindung,

F i g. 3 ein erstes Ausführungsbeispiel der Meßanordnung nach der F i g. 2,

Fig.4 ein Phasendiagramm zur Schaltung nach

F i g. 5 ein zweites Ausführungsbeispiel der Schaltung nach F i g. 2 und

F i g. 6 ein Phasendiagramm zur Schaltung nach Fig. 5.

In der Fig. 1 ist zwischen zwei digitalen Schnittstellen DSi, DS2 eine Übertragungsstrecke für digitale Signale dargestellt. Im Hinblick auf die Ausführungen in der Einstellung erübrigen sich an dieser Stelle weitere Ergänzungen.

Die Meßanordnung nach F i g. 2 enthält als wesentliche Hauptgruppen einen mit den Eingängen für die digitalen Signale DS und dem Bittakt verbundene Erkennungsschaltung ER, deren Ausgang mit dem Signaleingang eines Torschalters TiS' und mit dem Richtung über den Empfänger E des Leitungsendgerätes 1 bis zum Empfänger E des Ortungsgerätes durchlaufen hat, wird in diesem durch die Erkennungsschaltung ER das Meßimpulsmuster erkannt und ein Stoppimpuls SOI erzeugt. Dieser Stoppimpuls gelangt zum Signaleingang MEIdes Mehrheitsentscheiders und außerdem über den Torschalter 75 zum Frequenzteiler und zum Setzeingang MES des Mehrheitsentscheiders. Durch den Stoppimpuls SOI wird der Frequenzteiler

ίο gesetzt, wobei der vom Frequenzteiler erzeugte Steuerimpuls den gesteuerten Schalter GS wieder öffnet und damit die Übertragung von Zeitmarken zu Zeitmarkenzähler stoppt. Am Zeitmarkenzähler ZZ ist dann die Zahl der übertragenen Zeitmarken und damit

is die Laufzeit des Ortungsimniilsmusters ablesbar.

Das Teilerverhältnis des Frequenzteilers FT entspricht dem Quotienten aus dem Bittakt der digitalen Signale und damit auch dem Meßimpulsmuster und des Ortungsimpulsmusters geteilt durch den verwendeten Meßtakt, also den Takt, in dem das Meßimpulsmuster in das Ortungsimpulsmuster eingeblendet wird. Da der Frequenzteiler als voreingestellter Zähler betrieben wird, fällt bei einem richtig erkannten Meßimpulsmuster zeitlich das Eintreffen des Setzimpulses mit dem Zählerstand 0 zusammen. Der Meßtakt dient auch zum Weiterschalten des Mehrheitsentscheiders ME der so lange ein den Torschalter TS schließendes Ausgangssignal abgibt, als im Mehrheitsentscheider wenigstens zwei erkannte Meßimpulsmuster darstellende Stoppim-

Signaleingang MEl eines Mehrheitsentscheiders ME 30 pulse SOIgespeichert sind.

Die detaillierte Schaltung nach der Fig.3 enthält wiederum eine mit den Eingängen für den Bittakt BT und für das digitale Signal, das Ortungsimpulsmuster und das Meßimpulsmuster verbundene Erkennungsschaltung ER, deren Ausgang mit einem Eingang des Mehrheitsentscheiders MEund mit einem Eingang eines als Torschalter wirkenden ersten UND-Gatters AND 1 verbunden ist. Der Ausgang dieses UND-Gatters ist mit dem Signaleingang des Frequenzteilers FTl verbunden, dessen Ausgang über einen ersten Inverter IVi mit einem Steuereingang des gesteuerten Schalters GSund mit dem Takteingang des Mehrheitsentscheiders ME verbunden ist

Die Schaltung nach der F i g. 3 ist für die Erkennung

Senders des Ortungsgerätes angeschlossen, während 45 eines Meßimpulsmusters der Form 00101000 0000 der Signaleingang des gesteuerten Schalters an einem ausgebildet. Die Erkennungsschaltung ER enthält dazu

ein erstes Schieberegister SRi mit 12 Stufen, dessen Takteingang mit dem Eingang BT für den Bittakt und dessen Signaleingang über einen zweiten Inverter IV2 Während des Schleifenschlusses wird vom Sender S 50 mit dem Eingang DSfür die digitalen Signale verbunden des Ortungsgerätes OG im Leitungsgerät LE1 entspre- ist Die Ausgänge der achten und der zehnten Stufe des

Schieberegisters sind über einen dritten bzw. vierten Inverter IV3 bzw. /V 4 getrennt mit Eingängen eines sechsten UND-Gatters AND 6 verbunden, alle anderen 55 Stufenausgänge des ersten Schieberegisters sind direkt mit zugeordneten Eingängen des sechsten UND-Gatters verbunden. Der Signaleingang des ersten Schieberegisters könnte auch direkt mit dem Eingang DS für die digitalen Signale verbunden werden, dann müßten aber Meßimpulsmusters wird vom Sender des Ortungsgerä- 60 die Ausgänge der achten und der zehnten Schieberegites über einen Startimpulsgeber ein Startimpuls an den sterstufe direkt und alle anderen Ausgänge jeweils

verbunden ist. Der Signalausgang des Torschalters TS ist mit dem Setzeingang eines Frequenzteilers verbunden, dessen Takteingang an den Eingang BT für den Bittakt angeschlossen ist. Mit dem Ausgang des Frequenzteilers FT ist ein Steuereingang GS i eines gesteuerten Schalters GS mit Selbsthalteeigenschaft und außerdem der Takteingang METdes Mehrheitsentscheiders ME verbunden. Der Setzeingang MES des Mehrheitsentscheiders ist an den Ausgang des Torschalters angeschlossen, während der Ausgang MA des Mehrheitsentscheiders mit dem Steuereingang des Torschalters verbunden ist.

Der zweite Steuereingang GS 2 des gesteuerten Schalters GS ist an den Startimpulsgeber SlG des

Zeitmarkengeber ZM und der Ausgang des gesteuerten Schalters an einen Zeitmarkenzähler ZZ angeschlossen ist.

chend F i g. 1 ein Ortungsimpulsmuster an den Sender des Leitungsendgerätes und über diesen an die Übertragungsstrecke abgegeben. Dieses Ortungsimpulsmuster hat einen Bittakt entsprechend dem Bittakt der digitalen Signale, in das Ortungsimpulsmuster ist in einem zum Bittakt des Ortungsimpulsmusters und der digitalen Signale synchronen Meßtakt ein Meßimpulsmuster periodisch eingesetzt Beim Einsetzen des

zweiten Steuereingang GS2 des gesteuerten Schalters GS entsprechend F i g. 2 abgegben. Dadurch wird dieser gesteuerte Schalter geschlossen, so daß von diesem Zeitpunkt an Zeitmarken zum Zeitmarkenzähler ZZ gelangen können. Nachdem das Meßimpulsmuster die Übertragungsstrecke in der einen Richtung bis zum jeweiligen Schleifenort und von da in der anderen getrennt über Inverter mit den zugeordneten Eingängen des sechsten UND-Gatters verbunden werden, so daß sich insgesamt ein höherer Aufwand an Invertern ergibt Der Mehrheitsentscheider ME entsprechend F i g. 3 enthält ein zweites Schieberegister mit drei Stufen, wobei der Signaleingang des Schieberegisters mit dem Signaleingang des Mehrheitsentscheiders, der Setzein-

gang des Schieberegisters mit dem Setzeingang des Mehrheitsentscheiders und der Takteingang mit dem Takteingang des Mehrheitsentscheiders verbunden ist. Der Ausgang der ersten Schieberegisterstufe ist mit den ersten Eingängen eines dritten und eines fünften UND-Gatters AND3, AND5 verbunden, während der Ausgang der zweiten Schieberegisterstufe mit dem zweiten Eingang des dritten UND-Gatters AND3 und mit dem ersten Eingang eines vierten UND-Gatters AND4 verbunden ist. Der Ausgang der dritten Schieberegisterstufe ist mit den zweiten Eingängen des vierten und des fünften UND-Gatters AND4, AND5 verbunden. Die Ausgänge des dritten, vierten und fünften UND-Gatters sind getrennt mit Eingängen eines ersten NOR-Gatters NOR I verbunden, dessen Ausgang über den Ausgangsanschluß des Mehrheitsentscheiders mit dem zweiten Eingang des ersten UND-Gatters ANDX verbunden ist. Durch den Mehrheitsentscheider wird ein Vergleich von jeweils drei aufeinanderfolgenden Ausgangszuständen des sechsten UND-Gatters AND6 vorgenommen. Dazu werden die Ausgangssignale des sechsten UND-Gatters in Form der Stoppimpulse SO/im Meßtakt in das zweite Schieberegister SR 2 übernommen. Solange an mindestens zwei Ausgängen des zweiten Schieberegisters ein logischer Eins-Zustand auftritt, ist das erste AND-Gatter AND X gesperrt, da in diesem Falle das erste NOR-Gatter an seinem Ausgang den logischen Nullpegel aufweist. Ist nur noch ein Stufenausgang des zweiten Schieberegisters SFR 2 auf logischem Eins-Zustand, dann wird durch Auftreten eines Ausgangspegels entsprechend dem logischen Eins-Zustand am ersten NOR-Gatter das erste UND-Gatter ANDt wieder geöffnet. Dadurch gelangt der nächste vom sechsten UND-Gatter abgegebene Stoppimpuls zum Setzeingang des ersten Frequenzteilers FTl und zum Setzeingang des zweiten Schieberegisters SR 2, so daß dann beide gesetzt werden. Dieser Setzvorgang findet in der Praxis fast nur bei Beginn einer Messung statt. Der erste Frequenzteiler wird auf die Zählstellung 11999 voreingestellt.

Der gesteuerte Schalter CS entsprechend F i g. 2 ist in der F i g. 3 mittels eines ersten D-Flipflops DFFX und eines zweiten UND-Gatters AND2 realisiert. Dazu ist der Takteingang des ersten D-Flipflops mit dem Ausgang des ersten Inverters IVX und der Setzeingang dieses D-Flipflops mit dem Startimpulsgeber in dem das Meßimpulsmuster aussendenden Ortungsgerät verbunden. Mit dem O-Ausgang des ersten D-Flipflops ist der eine Eingang eines zweiten UND-Gatters AND2

3ϊΐ ucSScü änuerem Eingang ucf Zcitmär-

kengeber und an dessen Ausgang der Zeitmarkenzähler ZZ angeschlossen ist Im Hinblick auf die gewünschte Genauigkeit und die einfache Auswertemöglichkeit wurde als Zeitmarkengeber im vorliegenden Falle ein 1 -MHz-Generator gewählt

Zur Erläuterung der Funktion der F i g. 3 wird auf das Phasendiagramm nach der Fig.4 verwiesen. In der oberen Zeile dieser Figur ist mit 5/ der vom Startimpulsgeber im Ortungsgerät abgegebene Startimpuls markiert der das Aussenden des Meßimpulsmusters anzeigt Nach entsprechender Laufzeit wird das Meßimpulsmuster im Empfänger erkannt und von der Erkennungsschaltung ein Stoppimpuls SOI abgegeben. Durch diesen Stoppimpuls wird der erste Frequenzteiler FTX gesetzt In der vierten Zeile ist der Zustand des gesteuerten Schalter GS dargestellt, der gesteuerte Schalter wird durch den Startimpuls 5/ geöffnet und durch das Ausgangssignal des ersten Frequenzteilers FTX geschlossen. Die Zeitmarken ZM stehen während der gesamten Untersuchungszeit am gesteuerten Schalter an, während dieser geschlossen ist, werden die Zeitmarken als Zeitimpulse Z/an den Zeitmarkenzähler ZZabgegeben; im Fall der Fig.4 handelt es sich dabei um neun Zählimpulse entsprechend einer Laufzeit von etwa 9 ms.

Die Schaltung nach der F i g. 5 zeigt ein Ausführungsbeispiel, das gegenüber dem nach der Fig.3 in der Erkennungsschaltung nur ein vierstufiges Schieberegister SR 4 benötigt und dessen Mehrheitsentscheider so abgewandelt wurde, daß er mit derzeit handelsüblichen intergrierten Schaltungen aufgebaut werden kann. Das vierte Schieberegister SR 4 ist an die Stelle des ersten Schieberegisters SR X nach der F i g. 3 getreten, die Ausgänge der vier Stufen dieses Schieberegisters sind direkt mit den vier Eingängen eines fünften NAND-Gatters NAND 5 verbunden. Dessen Ausgang ist mit dem D-Eingang eines zweiten D-Flipflops DFF2 verbunden, dessen O-Ausgang die Stoppimpulse SOI

. erzeugt und damit den Ausgang der Erkennungsschal-

■ tur.g ER darstellt. Die Stoppimpulse werden dem Signaleingang eines im Mehrheitsentscheider enthaltenen dritten Schieberegisters und dem einen Eingang eines zweiten NOR-Gatters zugeführt, das den Torschalter rS nach der F i g. 2 darstellt. Im Gegensatz zur Fig.3 sind im Mehrheitsentscheider nach der Fig.5 den einzelnen Schieberegisterausgängen NAND-Gatter nachgeschaltet. Mit dem Ausgang der ersten Schieberegisterstufe I sind die ersten Eingänge eines ersten und eines dritten NAND-Gatters NANDX, NAND 3 verbunden, mit dem Ausgang der zweiten Schieberegisterstufen ist der zweite Eingang des ersten NAND-Gatters und der erste Eingang des zweiten NAND-Gatters NAND2 verbunden, während an den

■ Ausgang der dritten Schieberegisterstufe die zweiten Eingänge des zweiten und dritten NAND-Gatters angeschlossen sind. Die Ausgänge des ersten bis dritten NAND-Gatters sind jeweils getrennt mit den Eingängen eines vierten NAND-Gatters NAND4 verbunden, dessen Ausgang den Ausgang des Mehrheitsentscheiders darstellt und der mit dem zweiten Eingang des zweiten NOR-Gatters NOR 2 verbunden ist. Über den Ausgang des zweiten NOR-Gatters gelangt der jeweilige Stoppimpuls zum Setzeingang eines zweiten Frequenzteilers FT2 und des dritten Schieberegisters SÄ 3. Die Verbindung vom Ausgang des zweiten Frequenzteilers zum Takteingang des im Mehrheitsentscheider enthaltenen Schieberegisters und über den gesteuerten Zähler zum Zeitzähler entspricht dabei der F ig. 3.

Dem zweiten D-Flipflop DFF2 wird der Worttakt der digitalen Signale zugeführt, der auch dem Worttakt des Ortungsimpulsmusters und des Meßimpulsmusters entspricht Dieser Worttakt wird mittels eines dritten Frequenzteilers mit einem Teilerverhältnis von 12:1 aus dem Bittakt erzeugt, der dritte Frequenzteiler wird dabei über den Anschluß WTS im Worttakt synchronisiert Als zweiter Frequenzteiler FT2 könnte der in der Anordnung nach der F i g. 3 verwendete Frequenzteiler mit einem Teilerverhältnis von 120 000 :1 Verwendung finden, der als voreingestellter Zähler betrieben wird. Im Hinblick auf die Verwendung des dritten Frequenzteilers FT3 ergibt sich aber die Möglichkeit, den zweiten Frequenzteiler für ein Teilerverhältnis von 10 000:1 vorzusehen, wobei dieser auch als voreingestellter Zähler betrieben wird und analog zum ersten Frequenz-

teiler FTl in Fig.3 auf den Zählerstand 9999 gesetzt wird. Durch den dritten Frequenzteiler FT3 wird also aus dem Bittakt mit einer Frequenz von 34,368 MHz ein Worttakt mit einer Frequenz von 2,864 MHz erzeugt und mittels des zweiten Frequenzteilers FT2 wird daraus der Meßtakt 286,4 Hz erzeugt, der als Schiebetakt für das dritte Schieberegister verwendet wird.

Zur Erläuterung der Funktion der Erkennungsschaltung mit dem vierten Schieberegister SR 4, dem fünften NAND-Gatter NANDS und dem zweiten D-Flipflop DFF2 wird auf das Phasendiagramm nach der F i g. 6 verwiesen. In der F i g. 6 sind in den Zeilen I bis IV die Zustände an den Ausgängen der Stufen I bis IV des vierten Schieberegisters FR 4 dargestellt, in der Zeile D2 ist der Pegel am Ausgang des fünften NAND-Gatters NAND5 und damit am D-Eingang des zweiten D-Flipflops, in der Zeile DT2 der jeweiligen Pegel am Takteingang dieses D-Flipflops und in der Zeile DQ2 der Ausgangspegel des zweiten D-Flipflops dargestellt. Die Abschnitte a bis e umfassen jeweils ein Wort mit 12 Bit, wobei im Abschnitt c ein Meßimpulsmuster übertragen wird. Als Ortungsimpulsmuster findet die Folge 0000 0000 1111 Verwendung, während das Meßimpulsmuster die Form 0010 1000 0000 hat.

Es zeigt sich, daß am Ausgang der Stufe I des vierten Schieberegisters jeweils das invertierte Eingangssignal ansteht, in den Abschnitten a, b, d, e handelt es sich dabei um das invertierte Ortungsimpulsmuster und in dem Abschnitt c um das invertierte Meßimpulsmuster. An den Ausgängen der weiteren Schieberegisterstufen ist die Folge jeweils um ein Bit gegenüber dem vorhergehenden Ausgang verschoben. Durch Zusammenfassung und Invertierung der Impulszüge entsprechend Zeilen I bis IV ergibt sich der Impulszug entsprechend Zeile D 2. Dabei ist erkennbar, daß in Abschnitt c, also beim Auftreten des Meßimpulsmusters, nach 5 Bit vom Pegel 1 zum Pegel 0 und damit in

ίο umgekehrter Richtung gegenüber den anderen Abschnitten wechselt. Durch die Phasenlage des Worttaktes am Takteingang DT2 des zweiten D-Flipflops DFF2 ergibt sich am (^-Ausgang des zweiten D-Flipflops, wie aus der Zeile DQ2 entnehmbar ist, dauernd der logische Einspegel. Lediglich nach dem Auftreten des Meßimpulsmusters ergibt sich für eine Dauer von 12 Bit der Nullpegel. Dieses Auftreten des Nullpegels entspricht dem Stoppimpuls SOI nach den Fig.2, 3 und 4. Die weitere Verarbeitung dieses inversen Stoppimpulses entspricht der der F i g. 3 und 4.

Beim Betrieb der Schaltung nach der F i g. 5 ergab

sich eine vorteilhafte Leistungseinsparung, die darin begründet ist, daß das bei der höchsten Frequenz und damit mit der höchsten Leistungsaufnahme arbeitende Schieberegister in der Erkennungsschaltung in der F i g. 5 nur ein Drittel der Stufenanzahl nach der F i g. 3 aufweist.

Hierzu 4 Blatt Zeichnungen

Claims (7)

Patentansprüche:

1. Anordnung zur Messung der Laufzeit eines von einem Ortungsgerät abgegebenen und während eines Schleifenschlusses in einer Übertragungsstrek- s ke für digitale Signale übertragenen Meßimpulsmusters, das periodisch in einem zum Bittakt der digitalen Signale synchronen Meßtakt in das ausgesendete Ortungsimpulsmuster eingeblendet ist, mit einer mit einem Eingang für den Bittakt und einem Eingang für die digitalen Signale verbundenen Erkennungsschaltung für das Ortungsimpulsmuster, dadurch gekennzeichnet, daß an die Erkennungsschaltung (ER) über einen Torschalter (TS) ein als voreingestellter Zähler betriebener, vom Bittakt der digitalen Signale gesteuerter Frequenzteiler (FT) mit einem Teilerverhältnis entsprechend d<;m Quotienten aus dem Bittakt der digitalen Signale und dem Meßtakt angeschlossen ist, daß der Frequenzteilerausgang mit dem einen Eingang (MET) eines Mehrheitsentscheiders (ME) verbunden ist, daß der andere Eingang (MEI)des Mehrheitsentscheiders (ME) mit dem Ausgang der Erkennungsschaltung (ER) und der Ausgang (MA) des Mehrheitsentscheiders (ME) mit einem Steuereingang des Torschalters (TS) verbunden sind und daß der Mehrheitsentscheider (ME) einen den Torschalter (TS) schließenden Schaltimpuls abgibt, wenn während des Meßtaktes ein von der Erkennungsschaltung (ER) unmittelbar erzeugter Stoppimpuls an den Mehrheitsentscheider (ME) gelangt, in dem wenigstens ein während eines vorhergehenden Meßtaktes erzeugter Stoppimpuls gespeichert ist, daß der Ausgang des Torschalters (TS) zusätzlich mit einem Setzeingang (MES) des Mehrheitsentscheiders (ME) verbunden ist, daß der Ausgang des Frequenzteilers (FT) außerdem mit einem ersten Steuereingang (GSl) eines gesteuerten Schalters (GS) verbunden ist, an dessen zweiten Steuereingang (GS 2) der Startimpulsgeber (SIO) eines, das Meßimpulsmuster aussendenden Ortungsgeräts angeschlossen ist, daß ein Zeitmarkengeber (ZM) mit dem Signaleingang des gesteuerten Schalters (GS) verbunden ist, daß an den Ausgang des gesteuerten Schalters ein Zeitmarkenzähler (ZZ) angeschlossen ist, dessen Zählerstand der Anzahl der Zeitmarken und damit der Laufzeit entspricht und daß der gesteuerte Schalter (GS) bei Anliegen eines Impulses an seinem zweiten Steuereingang (GS 2) geschlossen und bei Anliegen eines Impulses an seinem ersten Steuereingang (GS 1) geöffnet wird.

2. Anordnung nach Patentanspruch 1, dadurch gekennzeichnet, daß als Torschalter (TS) ein erstes UND-Gatter (ANDi) vorgesehen ist, daß dem Frequenzteiler (FT) ein erster Inverter (IVi) nachgeschaltet ist und daß der gesteuerte Schalter (GS) ein erstes D-FIipflop (DFFi) und ein zweites UND-Gatter (AND2) enthält, daß der Takteingang des ersten D-Flipflops (DFFl) mit dem Ausgang des ersten Inverters (IVl) verbunden ist, daß der Rücksetzeingang des ersten D-FIipflops (DFFl) mit dem Startimpulsgeber (SI) im Sender des Ortungsgerätes verbunden ist, daß der (^-Ausgang des ersten D-Flipflops (DFFl) mit dem ersten Eingang des zweiten UND-Gatters (AND2) verbunden ist, an dessen zweiten Eingang ein Zeitmarkengeber (ZM) angeschlossen ist und daß an den Ausgang des zweiten UND-Gatters (AND2) der Zeitmarkenzähler (ZZ) angeschlossen ist

3. Anordnung nach Patentansprüchen 1 oder 2, dadurch gekennzeichnet, daß das Bittaktsignal eine Frequenz von 34368 MKz aufweist, das Teilerverhältnis des Frequenzteilers (FT) 120 000 :1 beträgt, der Meßtakt mit einer Frequenz von 286,4 Hz auftritt, die Zeitmarken im Frequenzraster von einem MHz auftreten und ein Meßimpulsmuster verwendet wird, das die Folge 001010000000 umfaßt

4. Anordnung nach Patentansprüchen 1 bis 3, dadurch gekennzeichnet, daß der Mehrheitsentscheider (ME) ein zweites dreistufiges Schieberegister (SR 2) und ein diesem nachgeschaltetes Gatternetzwerk enthält und dabei der erste Eingang (MEI) des Mehrheitsentscheiders (ME) mit dem Signaleingang des zweiten Schieberegisters (SR 2) verbunden ist, daß der Setzeingang (MES) des Mehrheitsentscheiders (ME) mit dem Setzeingang des zweiten Schieberegisters (SR 2) verbunden ist daß der Takteingang (MET) des Mehrheitsentscheiders (ME) mit dem Takteingang des zweiten Schieberegisters (SR 2) verbunden ist, daß der Ausgang der ersten Stufe des zweiten Schieberegisters (SR 2) mit den ersten Eingängen eines dritten und eines fünften UND-Gatters (AND3, AND5) verbunden ist, daß der Ausgang der zweiten Stufe des zweiten Schieberegisters (SR 2) mit dem zweiten Eingang des dritten UND-Gatters (AND3) und mit dem ersten Eingang des eines vierten UND-Gatters (AND 4) verbunden ist, daß der Ausgang der dritten Stufe des zweiten Schieberegisters (SR 2) mit den zweiten Eingängen des vierten und des fünften UND-Gatters (AND4, AND5) verbunden ist, daß die Ausgänge des dritten, vierten und fünften UND-Gatters jeweils getrennt mit Eingängen eines ersten NOR-Gatters (NORl) verbunden sind, dessen Ausgang mit dem zweiten Eingang eines als Torschalters (TS) vorgesehenen ersten UND-Gatters (AND 1) verbunden ist.

5. Anordnung nach Patentanspruch 4, dadurch gekennzeichnet, daß anstelle der drei UND-Gatter (AND 3, AND 4, AND 5) ein erstes, zweites und drittes NAND-Gatter (NANDl, NAND2, NAND3) vorgesehen sind, daß anstelle des ersten NOR-Gatters (NOR 1) mit drei Eingängen eines vierten NAN D-Gatters (NAND 4) mit drei Eingängen vorgesehen ist und daß der Ausgang des vierten NAND-Gatters (NAND4) mit dem zweiten Eingang eines als Torschalters (TS) verwendeten zweiten NOR-Gatters (NOR 2) verbunden ist.

6. Anordnung nach Patentansprüchen 1 bis 3, dadurch gekennzeichnet, daß die Erkennungsschaltung (ER)ein erstes Schieberegister (SR 1) mit zwölf Stufen enthält, daß dem Signaleingang des ersten Schieberegisters (SR 1) ein zweiter Inverter (IV2) vorgeschaltet ist, daß die Ausgänge der achten und der zehnten Stufe des ersten Schieberegisters (SR i) über einen dritten bzw. vierten Inverter (IV3, IV4) und die Ausgänge der anderen Schieberegisterstufen direkt jeweils getrennt mit Eingängen eines sechsten AND-Gatters (AND6) mit sechs Eingängen und einem Ausgang verbunden sind und daß das erste Schieberegister (SR I) mit dem Bittakteingang (BT) verbunden ist.

7. Anordnung nach Patentansprüche 1 bis 3, dadurch gekennzeichnet, daß die Erkennungsschaltung ein viertes Schieberegister (SR4) mit vier Schieberegisterstufen enthält, daß dem Signalein-

gang des vierten Schieberegisters (SR 4) ein sechster Inverter (IV6) vorgeschaltet ist und der Takteingang des vierten Schieberegisters (SR 4) mit dem Bittakteingang (BT) verbunden ist, daß die Ausgänge der einzelnen Schieberegisterstufen jeweils getrennt mit den Eingängen eines fünften NAND-Gatters (NAND 5) mit dem D-Eingang eines zweiten D-Flipflops (DFF2) verbunden ist, dessen <?-Ausgang den Ausgang der Erkennungsschaltung (ER) darstellt und daß dem Takteingang dieses D-Flipflops der aus dem Bittakt mittels eines Teilers im Verhältnis 12:1 erzeugte Worttakt zugeführt wird.