DE2947920A1

DE2947920A1 - Halbleiter-dauerspeicher

Info

Publication number: DE2947920A1
Application number: DE19792947920
Authority: DE
Inventors: Yokichi Itoh; Kenji Kaneko; Minoru Nagata; Tohru Nakamura; Takahiro Okabe; Yutaka Okada; Toru Toyabe; Tomoyuki Watanabe
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1978-11-29
Filing date: 1979-11-28
Publication date: 1980-06-04
Also published as: CA1128660A; US4429326A; DE2947920C2; NL7908660A; GB2037076A; GB2037076B

Description

BESCHREIBUNG

Die Erfindung betrifft einen Halbleiter-Dauerspeicher.

Insbesondere betrifft die Erfindung ein integriertes

Injektionslogik-Bauelement (nachstehend als I L bezeichnet) , welches die Funktion eines Dauerspeichers bzw. Permanentspeichers aufweist.

2
Das IL ist ein neuartiges logisches Bauelement, welches in den folgenden Veröffentlichungen beschrieben ist: H.H. Benger und S.K. Wiedman, Merged-Transistor Logic (MTL)-A Low-Cost Bipolar Logic Concept; IEEE J of SSC, sc-7, 5, Seiten 340 bis 346, Oktober 1972, K. Hart und A. Slob, Integrated Injection Logic: A New Approach to LSI; IEEE J. of SSC, sc-7, 5, Seiten 346 bis 351, Oktober 1972, usw. Das I²L ermöglicht eine hohe Packungsdichte, weist einen weiten Anwendungsbereich auf, ist kompatibel mit herkömmlichen bipolaren Transistoren, usw.

2 Die Fig. 1A zeigt ein Ersatzschaltbild des I L, während die Fig. 1B die Struktur des Bauelements im Schnitt zeigt.

2 Wie die Fig. 1A zeigt, ist das I L als die Kombination eines PNP-Transistors 11 mit gemeinsamer Basis und eines NPN-Transistors 12 mit gemeinsamem Emitter gebildet. Der Emitter I des Transistors 11 wird gewöhnlich als "Injektor¹ bezeichnet, wobei eine Stromversorgung mit diesem Anschluß verbunden ist. Die Basis B des Transistors 12 dient als Eingangsanschluß und die Kollektoren C₁ bis C, als Ausgangsanschlüsse, wodurch Ausgangssignale in dem Mehrfachkollektor-System geliefert werden. Als Transistor 12 wird ein gewöhnlicher Planartransistor verwendet, und zwar dadurch, daß dessen Emitter und Kollektor invertiert werden; der Emitter E ist gemeinsam für das gesamte Bauelement mit Masse verbunden. Diese

030023/0850

Situation ergibt sich aus der Schnittansicht der Fig. 1B, wobei ein lateraler Transistor als der PNP-Transistor 11 verwendet wird, in welchem ein P-Bereich 13 (mit beispielsweise einer Störstellenkonzentration in der Größen-

18 —3
Ordnung von 10 cm ) der Emitter ist, eine epitaktisch aufgewachsene N-Halbleiterschicht 14 (mit beispielsweise einer Störstellenkonzentration in der Größenordnung von

16 —3

10 cm ) die Basis und ein P-Bereich 15 (mit beispielsweise einer Störstellenkonzentration in der Größen-1 R — "^
Ordnung von 10 cm ) der Kollektor. Andererseits ist der NPN-Transistor 12 derart aufgebaut, daß jeder N-Bereich 16 (mit beispielsweise einer Störstellenkonzentration in

20 -3
der Größenordnung von 10 cm ) der Kollektor ist, daß der P-Bereich 15 die Basis ist, und daß die epitaktisch aufgewachsene N-Halbleiterschicht 14 (beispielsweise eine N-Silizium-Epitaxie-Schicht) der Emitter ist. Eine N buried-layer 191 und ein N -Bereich 192 (mit beispielsweise einer Störstellenkonzentration in der Größenordnung

20 —3
von 10 cm ) dienen zur Herausführung des gemeinsamen Masseanschlusses. Der Bereich 192 dient zur Verhinderung des Ubersprechens zwischen benachbarten Gates. Er wird als "N -Kragen" bezeichnet, und weist manchmal einen flachen Bereichsteil neben einem den Bereich 191 kon-

2 taktierenden Teil auf und umgibt das I L. Bei 17 ist ein isolierender Film (aus SiO₂ oder ähnlichem) gezeigt. Das Bezugszeichen 181 bezeichnet eine Injektorelektrode, das Bezugszeichen 182 eine Basiselektrode, die Bezugszeichen 183, 183' und 183" Kollektorelektroden und das Bezugszeichen 184 eine Masseelektrode, die aus Aluminium oder ähnlichem bestehen. Das Bezugszeichen 10 bezeichnet ein P-leitendes Halbleitersubstrat, welches aus P-Silizium oder ähnlichem gebildet ist.

Wie sich aus der Figur ergibt, sind der Kollektor des PNP-Transistors 11 und die Basis des NPN-Transistors 12 als identischer P-Halbleiterbereich 15 ausgebildet.

0:i υ/3/08 50

Die Basis des PNP-Transistors 11 und der Emitter des NPN-Transistors 12 sind die N-Epitaxieschicht 14, die dem ganzen Bauelement gemeinsam ist.

Das vorstehend erläuterte IL weist eine kleine Bauelementefläche auf und einen geringen Leistungsverbrauch. Zusätzlich kann dieses Bauelement leicht auf einem monolithischen Halbleiter-IC-Chip zusammen mit einer Analogschaltung mit bipolaren Transistoren integriert werden. Es wird daher in großem Umfang benutzt.

Das Ziel der Erfindung besteht darin, das herkömmliche

2
I L zu verbe:

zu schaffen.

2 2

I L zu verbessern und ein I L mit einer neuen Funktion

D.h., daß das Ziel der Erfindung darin besteht, zusätzlich eine Speicherfunktion zu schaffen, insbesondere eine

2 Dauerspeicher-Funktion in dem herkömmlichen I L.

Durch die Erfindung wird also ein I L-Dauerspeicher geschaffen.

Zur Erreichung dieses Ziels ist der erfindungsgemäße I L-

2
Dauerspeicher aus einem I L aufgebaut, welches die folgenden Elemente umfaßt: wenigstens eines von den beiden nachstehenden freischwimmenden Gates:

(1) ein freischwimmendes Gate, welches auf einem Basisbereich eines lateralen PNP-Transistors und/oder eines inversen NPN-Transistors mittels eines isolierenden Films angeordnet ist, und

(2) ein freischwimmendes Gate, welches mittels eines isolierenden Films auf einem Oberflächenbereich eines Halbleitersubstrats zwischen einem gegenüberstehend zu einem Basisbereich eines inversen NPN-Transistors geformten Steuerbereich und dem Basisbereich angeordnet ist,

03:32 3/0850

sowie Einrichtungen zur Injektion von Ladungsträgern in das eine oder die mehreren freischwimmenden Gates.

Im einzelnen weist die erste Form des erfindungsgemäßen

2
I L-Dauerspeichers eine Struktur auf, in welcher ein P-Steuerbereich in der Nachbarschaft eines Basisbereichs

2
eines NPN-Transistors eines I L angeordnet ist, während ein freischwimmendes Gate mittels eines isolierenden Films auf der Oberfläche einer Halbleiterschicht, die zwischen dem Basisbereich und dem P-Steuerbereich liegt,

2 angeordnet ist. Der erfindungsgemäße I L-Dauerspeicher steuert einen Strom, der durch den Basisbereich des NPN-

2
Transistors des I L strömt, und zwar mittels Ladungen, die in dem freischwimmenden Gate gespeichert werden. D.h,

2
daß man den Basisstrom des I L-Gate in den P-Steuerbereich durch einen Kanal unter dem freischwimmenden Gate hineinfließen läßt, der sich in Abhängigkeit von der Existenz oder der Nichtexistenz und der Polarität der Ladungen innerhalb des freischwimmenden Gate aufbaut, wodurch der

2 Kollektor-Ausgangsstrom des NPN-Transistors des I L gesteuert wird. Dadurch erscheint eine Veränderung des Basisstroms als Ausgangssignal am Kollektoranschluß

des NPN-Transistors des I L und Daten, die in dem freischwimmenden Gate gespeichert sind, können ausgelesen werden.

Die zweite Form des erfindungsgemäßen I L-Dauerspeichers weist eine Struktur auf, in welcher ein freischwimmendes Gate auf einem Basisbereich eines lateralen PNP-Transistors

2
eines I L mittels eines isolierenden Films angeordnet ist.

Der erfindungsgemäße Dauerspeicher steuert die Ladungsträgerkonzentration eines Oberflächenbereichs einer epitaktisch aufgewachsenen N-Halbleiterschicht, die als

2 Basisbereich des PNP-Transistors des I L dient, und zwar mittels Ladungen, die in dem freischwimmenden Gate gespeichert werden.

0 3 J J 2 3 / 0 8 5 0

D.h., daß der Kollektorstrom des PNP-Transistors in Abhängigkeit von der Existenz oder Nichtexistenz der Anzahl und der Polarität der Ladungen innerhalb des freischwimmenden Gates moduliert wird und der an den inversen NPN-Transistor zu liefernde Strom verändert wird. Diese Veränderung des Stromes wird durch den inversen NPN-Transistor verstärkt und der verstärkte Kollektorstrom wird als Ausgangssignalstrom ermittelt, wodurch das Auslesen des erfindungsgemäßen Dauerspeichers durchgeführt wird.

Ein erfindungsgemäßer I L-Dauerspeicher weist eine Struktur auf, in welcher ein freischwimmendes Gate mittels eines isolierenden Films auf der Oberfläche einer Halbleiterschicht in der Nachbarschaft eines Basisbereichs eines

2
NPN-Transistors in einem I L angeordnet ist. Der erfin-

2
dungsgemäße I L-Dauerspeicher steuert einen durch den

2 Basisbereich des NPN-Transistors des I L fließenden Strom mittels Ladungen, die in dem freischwimmenden Gate zu speichern sind. D.h., daß der Kollektorausgangs-

2 strom des NPN-Transistors des I L in Abhängigkeit von der Anwesenheit oder Abwesenheit eines Kanals unterhalb des freischwimmenden Gate moduliert wird, wobei dieser Kanal in Abhängigkeit von dem Vorliegen oder Nichtvorliegen von Ladungen innerhalb des freischwimmenden Gates und der Polarität der Ladungen erzeugt wird. Dadurch erscheint die Veränderung des Basisstroms als Ausgangssignal an einem Kollektoranschluß des NPN-Transistors

2
des I L und Daten, die in dem freischwimmenden Gate gespeichert sind, können ausgelesen werden.

Die Erfindung wird im folgenden beispielsweise unter Bezugnahme auf die Zeichnung näher erläutert; es zeigt:

03 CC 23/0850

Fig. 1A ein Schaltungsdiagramm einer Ersatzschaltung bzw. Äquivalenzschaltung eines herkömmlichen I²L,

Fig. 1B eine Schnittansicht eines Bauelements des

2 herkömmlichen I L;

Fig. 2A eine Schnittansicht eines Bauelementeaufbaus

2 eines ersten Ausführungsbeispiels eines I L-Dauerspeichers gemäß der Erfindung;

Fig. 2B ein schematisches Layout-Muster des ersten Ausführungsbeispiels
gemäß der Erfindung;
15

Ausführungsbeispiels des I L-Dauerspeichers

Fig. 3 ein schematisches Schaltungsdiagramm einer

2 Speichermatrix, in welcher der I L-Dauer-

speicher des ersten Ausführungsbeispiels als Speicherzelle verwendet ist; 20

Fig. 4A eine Schnittansicht eines Bauelementeaufbaus

2 eines zweiten Ausführungsbeispiels des I L-

Dauerspeichers gemäß der Erfindung;

Fig. 4B ein schematisches Layout-Muster des zweiten

Ausführungsbeispiels gemäß der Erfindung;

Ausführungsbeispiels des I L-Dauerspeichers

Fig. 5A eine Schnittansicht eines Bauelementeaufbaus

2 eines dritten Ausführungsbeispiels des I L-

DauerSpeichers gemäß der Erfindung;

Fig. 5B eine Schnittansicht eines Bauelementeaufbaus

eines weiteren Teils des dritten Ausführungs-

2
beispiels des I L-Dauerspeichers gemäß der

Erfindung;

030 0 23/0850

Fig. 5C ein schematisches Layout-Muster des dritten

2 Ausführungsbeispiels des I L-Dauerspeichers

gemäß der Erfindung;

Fig. 5D ein schematisches Schaltungsdiagraram einer

2 Speichermatrix, in welcher der I L-Dauer-

speicher des dritten Ausführungsbeispiels der Erfindung als Speicherzelle verwendet ist; 10

Fig. 6A eine Schnittansicht eines Bauelementeaufbaus eines vierten Ausführungsbeispiels des I L-Dauerspeichers gemäß der Erfindung;

Fig. 6B ein schematisches Layout-Muster des vierten

Ausführungsbeispiels des I L-Dauerspeichers gemäß der Erfindung;

Fig. 6C ein Äquivalenz-Schaltbild des vierten Aus-

2 führungsbeispiels des I L-Dauerspeichers

gemäß der Erfindung;

Fig. 7A eine Schnittansicht eines Bauelementeaufbaus

2 eines fünften Ausführungsbeispiels des IL-

Dauerspeichers gemäß der Erfindung; Fig. 7B ein schematisches Layout-Muster des fünften

2 Ausführungsbeispiels des I L-Dauerspeichers

gemäß der Erfindung; 30

Fig. 7C ein Äquivalenz-Schaltbild des fünften Aus-

2 führungsbeispiels des I L-Dauerspeichers

gemäß der Erfindung;

030023/0850

Fig. ΘΑ eine Schnittansicht eines Bauelementeaufbaus

eines sechsten Ausführungsbeispiels des

2
I L-Dauerspeichers gemäß der Erfindung;

Ausführungsbeispiels des I L-Dauerspeichers

Fig. 8B ein schematisches Layout-Muster des sechsten Ausführungsbeispiels
gemäß der Erfindung;

Fig. 8C ein Ersatzschaltbild des sechsten Ausführungsbeispiels *
Erfindung;

Fig. 9 ein schematisches Layout-Muster eines siebten

Ausführungsbeispiels 15 gemäß der Erfindung;

beispiels des I L-Dauerspeichers gemäß der

Ausführungsbeispiels des I L-Dauerspeichers

Fig. 1OA eine Schnittansicht einer Bauelementestruktur

2 eines achten Ausführungsbeispiels des I L-

Dauerspeichers gemäß der Erfindung; 20

Fig. 1OB ein schematisches Layout-Muster des achten

2 Ausführungsbeispiels des I L-Dauerspeichers

gemäß der Erfindung;

Fig. 11A eine Schnittansicht einer Bauelementestruktur

2 eines neunten Ausführungsbeispiels des I L-

Dauerspeichers gemäß der Erfindung;

Fig. 11B ein schematisches Layout-Muster des neunten Ausführungsbeispiels
gemäß der Erfindung;

Ausführungsbeispiels des I L-Dauerspeichers

Fig. 12A, 12B und 12C jeweils eine Schnittansicht, ein

schematisches Layout-Muster bzw. ein Ersatzschaltbild einer Bauelementestruktur eines

2 zehnten Ausführungsbeispiels des I L-Dauer-

03CG23/0850

Speichers gemäß der Erfindung;

Fig. 13A, 13B und 13C jeweils eine Schnittansicht/ ein

2 elften Ausführungsbeispiels des I L-Dauer-

speichers gemäß der Erfindung;

Fig. 14A und 14B eine Schnittansicht bzw. ein schematisches Layout-Muster einer Bauelementestruktur eines

zwölften Ausführungsbeispiels < Speichers gemäß der Erfindung;

2 zwölften Ausführungsbeispiels des I L-Dauer-

Fig. 15 ein Ersatzschaltbild einer ersten Art des

2
I L-Dauerspeichers gemäß der Erfindung;

Fig. 16 ein Ersatzschaltbild einer Flip-Flop-Schaltung, die unter Verwendung der ersten Art des I L-Dauerspeichers gemäß der Erfindung aufgebaut ist;

Fig. 17 ein Ersatzschaltbild einer zweiten Art des

2
I L-Dauerspeichers gemäß der Erfindung;

Fig. 18 ein Ersatzschaltbild einer Flip-Flop-Schaltung,

2 die unter Verwendung der zweiten Art des I L-

Dauerspeichers gemäß der Erfindung aufgebaut ist;

Fig. 19 eine Ansicht einer Flip-Flop-Schaltung, die

unter Verwendung der ersten und der zweiten Art von erfindi
aufgebaut ist;

Art von erfindungsgemäßen I L-Dauerspeichern

Fig. 2OA, 20B und 20C jeweils eine Bauelementestruktur im

Schnitt, ein schematisches Layout-Muster bzw.

03 0 0 23/0850

ein Ersatzschaltbild eines Ausführungsbeispiels einer Flip-Flop-Schaltung, die unter

2
Verwendung von I L-Dauerspeichern gemäß der

Erfindung aufgebaut ist; 5

Fig. 21A, 21B und 21C jeweils eine Bauelementestruktur im Schnitt, ein schematisches Layout-Muster bzw. ein Ersatzschaltbild eines weiteren Ausführungsbeispiels einer Flip-Flop-Schaltung, die unter

2 Verwendung des erfindungsgemäßen I L-Dauer-

speichers aufgebaut ist. Ausführungsbeispiel 1:

Die Fig. 2A und 2B dienen zur Erläuterung eines ersten Ausführungsbeispiels des DauerSpeichers bzw. Permanentspeichers gemäß der Erfindung. Die Fig. 2A zeigt eine Schnittansicht der Struktur und die Fig. 2B ein schematisches Layout-Muster. Die Fig. 2A zeigt den Schnitt entlang der Linie II-II¹ in der Fig. 2B. In den Figuren ist der Bereich 21 ein P-leitender Bereich (beispielsweise

17 19 -3 mit einer Störstellenkonzentration von 10 bis 10 cm ) Zwischen einem Basisbereich 15 (mit beispielsweise einer Störstellenkonzentration von 10 bis 10 cm" ) eines NPN-Transistors und dem P-Bereich 21 ist in einem isolierenden Film 22 (ein SiO₂-FiIm oder ähnliches) ein freischwebendes Gate 23 angeordnet, das aus polykristallinem Silizium oder ähnlichem geformt ist und beispielsweise eine Filmdicke von 0,1 bis 1 .um und einen Schichtwiderstand von 20 bis 1OO -Ω./Ο aufweist.

Ein von einem Injektor 13 (der aus einem P-Bereich besteht und eine Störstellenkonzentration von beispielsweise 10

19 —3
bis 10 cm aufweist) in den Basisbereich 15 zu injizierender Strom wird durch in dem freischwimmenden Gate 23 zu speichernde Ladungen gesteuert. Ein Bereich 14 (eine

03-j υ 23/0850

- 2O - 29A7920

epitaktisch aufgebrachte N-Siliziumschicht oder ähnliches mit einer Störstellenkonzentration von beispielsweise bis 10¹⁶ cm"³) dient als Wortleitung (WR) und gehört durch

Isolationsbereiche, die als P-Bereiche 24 (mit einer StOr-

2O —3

Stellenkonzentration von beispielsweise 1O cm ) in der

Fig. 2B ausgebildet sind, nur gemeinsam zu den I Ls in einer Wortleitungsrichtung.

In dem Bauelement gemäß diesem Ausführungsbeispiel ist der Speicher unter Berücksichtigung der nachstehend angegebenen Betriebsvorgänge aufgebaut.

(1) Wenn kein Elektron innerhalb des freischwimmenden Gates 23 existiert, ist der Kanal eines MIS (Metall-Isolator-Halbleiter)-Feldeffekttransistors Q₂- (nachstehend mit ¹¹MISFET" abgekürzt) nicht in einem N-Bereich 25 unterhalb des Gates geformt und daher arbeitet das vor-

2 liegende Bauelement als herkömmliche I L-Schaltung.

(2) Wenn Elektronen innerhalb des freischwimmenden Gates 23 existieren, ist der Kanal im N-Bereich 25 unterhalb des Gates geformt. Dadurch treten die von dem Injektorbereich 13 injizierten Löcher durch den Basisbereich 15 hindurch, strömen in den Kanalbereich hinein und in den P-Bereich 21 hinaus. Zu diesem Zeitpunkt wird daher der Basisstrom des NPN-Transistors kleiner und damit auch der durch den Kollektor 16 (der ein N -Bereich ist und eine Störstellenkonzentration von

IQ 21 — "i fließende Strom beispielsweise 10 bis 1O cm aufweist)/wird kleiner als in dem vorstehend genannten Fall (1).

Da wie vorstehend ausgeführt, die Anzahl der dem freischwimmenden Gate 23 gespeicherten Elektronen als Veränderung des Kollektorstroms festgestellt werden kann, wird der Speicherelement-Betrieb möglich. Das Schreiben und Lesen dieses Speichers werden wie folgt ausgeführt:

030023/0860

(1) Schreibmodus:

Die Fig. 3 zeigt eine Speicheritiatrix, welche dieses Bauelement für eine Speicherzelle verwendet. Beim Schreiben werden eine Wortleitung WR2 und eine Bitleitung BW2 verwendet, um beispielsweise eine Zelle 3O auszuwählen. Der übergang zwischen dem N-Bereich 14 {Wortleitung WR) und dem P-Bereich 21 (Bitleitung BW) wird zum Durchbruch gebracht {bei einer Durchbruchsspannung von beispielsweise 1O bis 1OO V), um Elektronen in das freischwimmende Gate zu injizieren. Wenn ein Teil des Übergangs zwischen der N-Schicht 14 und dem P-Bereich 21 mit einem in Berührung mit dem P-Bereich stehenden N -Bereich geformt ist, tritt der Durchbruch bei einer niedrigeren Spannung ein, so daß die Schreibspannung verringert werden kann.

(2) Lesemodus:
20

Wenn die Wortleitung WR2 auf das Potential Null gebracht wird (wobei die Injektionsspannung etwa 0,7 V beträgt), kann entschieden werden, ob die Speicherzelle 30 auf "1" oder "0" steht, in dem der durch eine Bitleitung BR2 fließende Strom festgestellt wird. Andere Wortleitungen als die betreffende Wortleitung brauchen dabei nicht auf dem hohen Pegel (0,7 V) gehalten werden.

Der Speicherinhalt wird dadurch gelöscht, daß das Bauelement mit ultravioletten Strahlen (etwa 10 bis 100 Minuten lang) bestrahlt wird.

Ausführungsbeispiel 2:
35

Die Bauelemente-Struktur einer Speicherzelle entspricht

03 ü023/0850

der Darstellung in den Fig. 4A und 4B; dabei wird das Substrat als Injektor 13 verwendet.Auf diese Weise wird die benötigte Fläche klein, so daß eine hohe Packungsdichte der LSI (large scale integrated circuit) ermöglicht wird. In diesem Fall erfolgen das Schreiben, das Lesen und das Löschen genauso wie im Fall des Ausführungsbeispiels 1. Die Fig. 4A ist eine Schnittansicht entlang der Linie IV-IV¹ in der Fig. 4B eines schematischen Layout-Musters.
10

AusfUhrungsbeispiel 3:

Die Fig. 5A, 5B, 5C und 5D zeigen ein Ausführungsbeispiel für den Fall, bei dem als Schreibmittel eine Schreib-Gateelektrode 15 auf einem freischwimmenden Gate 57 angeordnet ist. Die Fig. 5A und 5B sind Schnittansichten, die Fig. 5C ein schematisches Layout-Muster und die Fig. 5D ein schematisches Schaltbild einer Speichermatrix, die das Bauelement dieses Ausführungsbeispiels als Speicherzelle verwendet. Die Fig. 5A verläuft entlang der Linie X-X^f in der Fig. 5C; während die Fig. 5B entlang der Linie Y-Y¹ in der Fig. 5C verläuft. In diesem Fall ist es nicht erforderlich, einen Emitterbereich 55 des NPN-Transistors als Wortleitung zu verwenden. Die Isolationsbereiche können daher weggelassen werden und die Packungsdichte der LSI kann im Vergleich mit der der vorhergehenden Ausführungsbeispiele groß gemacht werden. Beim Schreiben wird eine negative Vorspannung an eine Wortleitung WR (P-Bereich 51) angelegt, so daß ihre Ubergangszone bzw. Sperrschicht mit dem N-Bereich 55 zum Durchbruch kommt, und eine positive Spannung wird an eine als Steuergate dienende Bitleitung BW angelegt, um Elektronen als "heiße" Ladungsträger hoher Beweglichkeit in das freischwimmende Gate zu injizieren.

03Ü023/0850

Wenn die Wortleitung WR auf einen hohen Pegel gebracht wird (etwa 0,7 V) können beim Auslesen der Daten die Daten in Abhängigkeit von der Größe des durch die Bitleitung BR fließenden Stromes entschieden werden. Während des Auslesens müssen andere Wortleitungen als die zugeordnete Wortleitung WR auf dem Potential Null gehalten werden. Die Struktur dieses Bauelements ist dadurch gekennzeichnet, daß der Injektorbereich 51 als Wortleitung verwendet wird.

Als Beispiel eines Gesichtspunkts der Leistungsfähigkeit eines erfindungsgemäßen Bauelements wird eine ähnliche Bauelementestruktur verwendet und anstelle des freischwimmenden Gates das sog. MNOS-Speicherbauelement,welches aus einer Gate-Elektrode M aus Metall oder polykristallinem Silizium besteht, bei dem ein Siliziumnitrid-Film N und ein dünner Siliziumoxid-Film 0 geformt sind, wobei Ladungen in der Nachbarschaft der Grenzfläche zwischen dem N- und O-Film gespeichert werden, so daß die Generation oder Rekombination eines Kanals in der darunterliegenden Siliziumoberfläche gesteuert werden und der gleiche Effekt erzielbar ist. Es muß dabei nicht hervorgehoben werden, daß auch andere Permanentspeicher Bauelementestrukturen für den Ladungsspeicherabschnitt anwendbar sind.

Die wesentlichen Punkte der vorstehenden Ausführungsbeispiele 1, 2 und 3 sind nachstehend angeführt:

(1) Ein Permanentspeicher-Bauelement, bei dem unter

2
Verwendung einer I L-Schaltung der Basisstrom eines NPN-Transistors als Kollektorstrom überwacht werden kann, indem der erstere in Abhängigkeit von der Anzahl von Ladungen innerhalb eines freischwimmenden Gate moduliert und der modulierte Strom verstärkt wird.

033G23/085Q

(2) Bauelemente-Struktur, in welcher in ein freischwimmendes Gate zu injizierende Ladungen dadurch erzeugt werden, daß die Sperrschicht zwischen einem Emitterbereich eines NPN-Transistors und einem P-Steuerbereich, der bezüglich eines Basisbereichs auf der einem Injektorbereich gegenüberliegenden Seite geformt ist, zum Durchbruch gebracht wird (erstes Ausführungsbeispiel).

(3) Bauelemente-Struktur, in welcher ein Substrat als Injektorbereich benutzt wird und die verbleibende Bauelemente-Struktur die gleiche ist, wie in dem Fall (2) (zweites Ausführungsbeispiel).

(4) Bauelemente-Struktur, in welcher eine Injektorleitung als Schreib-Bit-Leitung verwendet wird (drittes Ausführungsbeispiel).

(5) Permanentspeicher-Bauelemente-Struktur, die ein MOS-Permanentspeicher-Bauelement verwendet, in welchem in Isolatoren, wie in einer MNOS-Bauelemente-Struktur Ladungen gespeichert werden und ein Kanal in der Oberfläche eines Silizium-Substrats zur Modulierung

2 des Basisstroms eines NPN-Transistors in einer I L-

Schaltung gesteuert wird.
Ausführungsbeispiel 4:

Die Fig. 6A, 6B und 6C zeigen ein viertes Ausführungsbeispiel. Die Fig. 6A ist eine Schnittansicht entlang der Linie VI-VI' in einem schematischen Layout-Muster der Fig. 6B; die Fig. 6C stellt ein Ersatzschaltbild dar. Das Bezugszeichen 60 bezeichnet eine N -Schicht, die entweder ein N -Substrat (wie ein N -Siliziumsubstrat) oder eine N -Vergrabene Schicht (buried layer) in einer

os::23/o8SO

LSI ist, wie mit dem Bezugszeichen 191 in der Fig. 2A angezeigt. Beispielsweise hat sie eine Störstellenkon-

1 ft 21 — 3

zentration von 1O bis 10 era .

Die Speicherwirkung bei diesem Ausführungsbeispiel besteht darin, daß die Existenz oder Nichtexistenz des Kanals eines MIS-Feldeffekttransistors Q₆- zwischen P-Bereichen 15 und 62 (mit einer Störstellenkonzentration von beispielsweise 10 bis 10 cm ) hervorgerufen wird, und zwar durch die Existenz oder Nichtexistenz von Ladungen in einem freischwimmenden Gate 61 (welches aus polykristallinem Silizium oder ähnlichem hergestellt ist und einen Schichtwiderstand von beispielsweise 1O bis 100 ^L/O aufweist). Dadurch wird der Leitungszustand

von der Basis 15 des I L zum P-Bereich 62, der normalerweise auf Erdpotential gehalten ist, moduliert. Daher wird in einem von einem Injektor 13 (aus einem P-Bereich mit einer Störstellenkonzentration von beispielsweise

17 19 —3
10 bis 10 cm ) in die Basis 15 injizierten Injektionsstrom ein Strom der unwirksam in den P-Bereich 62 hinausfließt einer Variation unterzogen und der Absorptions-

nd 19

strom eines Kollektors 16 (der ein N -Bereich ist und eine Störstellenkonzentration von beispielsweise 10

21 —3
bis 10 cm aufweist) verändert sich.

Zu diesem Zeitpunkt wird der Kollektorstrom das Multiplikationsprodukt eines Basisstroms und einer Stromverstärkung, so daß die Variation des Kollektorstroms groß wird. Durch Ermittlung dieser Variation wird das Auslesen durchgeführt. Bei dem vorliegenden Ausführungsbeispiel weist jede Zelle einen N -Bereich 63 (mit einer Störstellen-

19 21 -3 konzentration von beispielsweise 10 bis 10 cm ) für das Schreiben auf.

Die Betriebsvorgänge der Speicherwirkung des vorliegenden Ausführungsbeispiels werden nachstehend erläutert:

0 2 ; ; 2 3 / 0 8 5 0

(1) Schreibmodus: Ein positives Potential (etwa 5 bis 5O V) bezüglich des Potentials auf einer Leitung WW (P-Bereich 62) wird an eine Leitung BW (in Kontakt mit dem N-Bereich 63) angelegt, um den Lawinendurchbruch zwischen den Bereichen 62 und 63

zu verursachen und Elektronen in dem freischwimmenden Gate 61 auf einem isolierenden Film 64 (der aus SiO₂ oder ähnlichem besteht und eine Dicke von beispielsweise O,O1 bis O,1 ,um aufweist) anzusammeln. 1O

(2) Löschmodus: Wird mit ultravioletten Strahlen durchgeführt.

(3) Lesemodus: Während die Leitung WW auf Erdpotential gehalten wird und ein Strom von einer Leitung WR (die mit einer Injektorelektrode 181 gekoppelt ist und an die eine Spannung von etwa 0,7 V angelegt ist) zugeführt wird, wird der Pegel einer Leitung BR (die mit einer Kollektorelektrode 183 gekoppelt ist) als Kollektorausgang des I L bestimmt.

Ausführungsbeispiel 5:

Die Fig. 7A, 7B und 7C zeigen die Struktur des AusführungsbeispieIs 5. Die Fig. 7A ist eine Schnittansicht entlang der Linie VII-VII¹ in einem schematischen Layout-Muster der Fig. 7B und die Fig. 7C stellt ein Ersatzschaltbild dar. Bei diesem Ausführungsbeispiel ist ein N -Bereich 70 (mit einer Störstellenkonzentra-

19 21 -3 tion von beispielsweise 10 bis 10 cm ), der gewöhn-

+ 2

lieh den N -Kragenbereich eines I L bildet, unter einem freischwimmenden Gate 61 angeordnet. In diesem Fall wird das Potential des Basisbereichs 70 eines parasitären PNP-Transistors Q₇-If der durch die Bereiche 15, 70, 14 und 62 geformt ist, durch Ladungen in dem freischwimmenden Gate 61 moduliert, wodurch die Stromverstärkung 0ζ

03 2023/0850

des parasitären PNP-Transistors moduliert wird. Durch verschiedene Veränderungen der Länge (in Richtung der Linie VII-VII¹) und der Breite (in einer senkrecht zur Linie VII-VII¹ verlaufenden Richtung) des N Bereiches 70 können die Modifizierung des Basispotentials des PNP-Transistors Q₇₁ und der Betrieb eines P-Kanal-MOS-Transistors Q₇„, wie er im Ausführungsbeispiel 4 verwendet wurde, parallel zueinander durchgeführt werden. Durch Auswahl der Abmessungen des N -Bereichs 70 kann in entsprechender Weise das Ausmaß der Leitung zwischen den P-Bereichen 15 und 62 willkürlich gewählt werden und das Bauelement kann in einen Leitfähigkeitspegel eingestellt werden, bei dem ein Speichervorgang leicht durchgeführt werden kann.

Die Betriebsvorgänge beim Schreiben,Löschen und Lesen sind die gleichen wie bei dem Ausführungsbeispiel 4.

Ausführungsbeispiel 6:

Die Fig. 8A, 8B und 8C zeigen die Struktur des Ausführungsbeispiels 6. Die Fig. 8A ist eine Schnittansicht entlang der Linie VIII-VIII¹ in einem schematischen Layout-Muster der Fig. 8B; die Fig. 8C stellt ein Ersatzschaltbild dar. Bei diesem Ausführungsbeispiel ist ein Steuer-Gate 81 (aus Aluminium, polykristallinem Silizium oder ähnlichem) auf einem freischwimmenden Gate 61 angeordnet. Es ist ein Bauelement dargestellt, bei dem ein Steuergate der Struktur des Ausführungsbeispiels 5 hinzugefügt ist.

Nachstehend werden nun die Betriebsvorgänge der Speicherung bei diesem Beispiel erläutert:

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(1) Schreibmodus: In einem Zustand, bei dem eine Sperr-Vorspannung zwischen die Leitung WW und einem Masseanschluß GND angelegt ist, so daß die Sperrschicht zwischen einer P-Schicht 62 und einer N-Schicht 14 nahe an den Lawinendurchbruch gerät (mit einer Potentialdifferenz von beispielsweise 10 bis 100 V), wird eine hohe positive Spannung an eine Leitung BW (die mit dem Steuergate 81 verbunden ist) angelegt. Nun werden Elektronen in dem freischwimmenden Gate zum Einschreiben von Daten angesammelt. Dadurch wird das Potential eines N -Bereichs 70 zur negativen Seite verschoben und die Stromverstärkung eines PNP-Transistors Q₇₁ wächst an.

(2) Löschmodus: Bei dem vorstehend genannten Zustand wird eine hohe negative Spannung (beispielsweise -1O bis -100 V) an das Steuergate 81 angelegt, um Löcher herauszuziehen und die Daten zu löschen.

(3) Lesemodus: Strom wird in eine Leitung WR eingespeist und der Pegel auf einer Leitung BR wird bestimmt.

Das freischwimmende Gate 61 und das Steuergate 81 können durch die sog. MNOS-Struktur ersetzt werden.

Sogar dann, wenn die N -Schicht 70 von dem vorliegenden Ausführungsbeispiel entfernt wird, so daß der Aufbau der Struktur des Ausführungsbeispiels 4 mit dem zusätzlichen Steuergate (oder MNOS) entsteht, wird ziemlich der gleiche Effekt erzielt.

Ausführungsbeispiel 7:

Die Fig. 9 zeigt ein siebtes Ausführungsbeispiel. In dieser Figur bezeichnet das Bezugszeichen 91 einen P Isolationsbereich, das Bezugszeichen 92 einen N -Kragen

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und das Bezugszeichen 93 eine Schreib-Wortleitung WW, die mit einem P-Bereich 62 verbunden ist- Bei diesem Ausführungsbeispiel wird zur Ausführung der Löschung auch eine Lese-Bit-Leitung BR verwendet. 5

(1) Schreibmodus: Der Lawinendurchbruch zwischen der Leitung WW und der Leitung BW wird hervorgerufen.

(2) Löschmodus: Beim Löschen reicht es aus, daß alle

Zellen gleichzeitig gelöscht werden können und daher ist es nicht erforderlich, die Wortleitungen und die Bitleitungen zu trennen. Es wird daher eine Spannung zunehmend zwischen die Leitung BE aller Zellen (d.h. einer Erdpotentialleitung) und der Leitung BR (d.h.

den Kollektor des I L) angelegt, wobei die Leitung BR an der negativen Seite liegt. Nun beginnt der Durchbruch über einen N -Bereich 7O und einen Basis-P-Bereich 15, bevor eine Spannung (beispielsweise ungefähr 15V) vorliegt, bei welcher der C-E-Durchbruch eines Transistors auftritt; der Transistor ist aus der N-Schicht 92 in Kontakt mit dem Masseanschluß, dem Basis-P-Bereich 15 und einer Kollektor-N -Schicht 16 geformt. Eine Spannung zu diesem Zeitpunkt ist gewöhnlich die Durchbruchsspannung der N P-Sperrschicht, deren Wert nahe 7 V beträgt.

Während also der Lawinendurchbruch verursacht wird, wird die Leitung WW auf ein negatives Potential gebracht, um Löcher in ein freischwimmendes Gate zu injizieren und Daten zu löschen.

Natürlich kann die Löschung auch mit ultravioletten Strahlen durchgeführt werden.

(3) Lesemodus: Während die Leitung BW (Masseanschluß)

und die Leitung WW auf Massepotential gehalten werden und ein Strom an eine gewünschte Leitung WR angelegt

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wird, wird der Pegel der gewünschten Leitung BR zu diesem Zeitpunkt bestimmt.

Ausführungsbeispiel 8:

Die Fig. 1OA und 1OB zeigen das Ausführungsbeispiel 8. Die Fig. 10A ist eine Schnittansicht entlang der Linie X-X' in einem schematischen Layout-Muster der Fig. 10B. In dem Speicher der Struktur, in welcher ein freischwimmendes Gate 104 auf dem peripheren Teil der Basis 15 eines

L angeordnet ist, um den Kanal eines MESFET im peripheren Teil der Basis zu bilden, ist zur Steuerung eine P-Schicht 101 und ein P-Bereich 102 und ein N-Bereich zur Injektion von Ladungen in das freischwimmende Gate vorgesehen.

(1) Schreibmodus: Der Übergang zwischen den Bereichen und 103 wird in den Lawinendurchbruch oder nahe an den Durchbruch gebracht und der Bereich 1O2 auf das Potential Null. Ein Masseanschluß GND sowie der Bereich 101 werden auf ein positives Potential bezüglich des P-Bereichs 102 gebracht, um Elektronen in das freischwimmende Gate 104 zu injizieren.

(2) Löschmodus: Während der P-Bereich 1O2 und der Masseanschluß GND auf dem Potential Null gehalten werden und der P-Bereich 101 auf einem negativen Potential gehalten wird, werden Löcher, die im übergang zwischen den Bereichen 102 und 103 erzeugt werden, in das freischwimmende Gate 104 injiziert.

(3) Lesemodus: Während der P-Bereich 101 auf Massepotential gehalten wird.und ein Strom aus einer Leitung WR (die mit einem Injektoranschluß 181 verbunden ist) zugeführt wird, wird der Pegel einer Leitung BR (die mit einem Kollektoranschluß 183 verbunden ist) bestimmt.

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Wenn Elektronen in dem freischwimmenden Gate 104 gespeichert sind, wird eine Inversionsschicht (N-Kanal) in der Nachbarschaft der Oberfläche desjenigen Teils einer N-Schicht 14, die zwischen den P-Bereichen und 1O1 liegt, gebildet und die Leitfähigkeit zwischen den Bereichen 15 und 101 steigt an. Aus diesem Grund nimmt der unwirksam aus dem Bereich 15 in den Bereich 101 fließende Strom zu, so daß die Stromaufnahme

2 oder -Absorptionsfähigkeit des Kollektors 16 des I L absinkt und das Potential auf der Leitung BR sich zur hohen Seite verschiebt. Wenn die Ladungen des freischwimmenden Gate gelöscht sind, wird der N-Kanal nicht gebildet und dadurch verschiebt sich das Potential auf der Leitung BR zur niedrigen Seite. Der Unterschied der Potentiale wird ausgelesen.

Ausführungsbeispiel 9:

Die Fig. 11A und 11B zeigen das Ausführungsbeispiel 9. Die Fig. HA ist eine Schnittansicht entlang der Linie XI-XI¹ in einem schematischen Layout-Muster der Fig. 11B.

Bei diesem Ausführungsbeispiel ist ein N -Kragen 70 im

2
peripheren Teil der Basis des I L mit der Struktur des Ausführungsbeispiels 8 hinzugefügt. In Abhängigkeit von der Existenz oder Nichtexistenz von Ladungen in dem freischwimmenden Gate 104 wird das Potential des kapazitiv mit dem freischwimmenden Gate 104 gekoppelten N Bereichs 7O verändert, um die Stromverstärkung $< des PNP-Transistors im Kragenbereich zu verändern. Die Betriebsvorgänge des Schreibens, des Löschens und Lesens sind die gleichen wie bei dem Ausführungsbeispiel 8.

Bei den Ausführungsbeispielen 8 und 9 wird ein Oxidfilm 105 unter nur einem Teil des freischwimmenden Gate 104 dick gemacht. Diese Maßnahme dient dazu, zu verhindern, daß der Kanal in dem entsprechenden Abschnitt (zwischen

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dem Schreib-P-Bereich 102 und dem Steuer-P-Bereich 1O1) während des Schreibens oder Löschens geformt wird. Dementsprechend kann ein Kanal-Stopper auch dadurch geformt werden, daß eine N -Schicht in diesen Abschnitt eingeformt wird.

Ausführungsbeispiel 10:

Die Fig. 12A, 12B und 12C sind Diagramme zur Erläuterung eines zehnten Ausführungsbeispiels des Permanentspeichers

gemäß der Erfindung. Die Fig. 12A ist eine Struktur-Schnittansicht, die Fig. 12B ein schematisches Layout-Muster und Fig. 12C ein Ersatzschaltbild. Die Schnittansicht 12A verläuft entlang der Linie XII-XII¹ in der Fig. 12B. 15

In den Figuren bezeichnet das Bezugszeichen 60 eine N -Buried-Layer oder ein N -Substrat, welches der Schicht 191 in der Fig. 1B entspricht und welches ein Silizium-

18 körper mit einer Störstellenkonzentration von 10 bis

21 —3 10 cm ist. Das Bezugszeichen 14 bezeichnet eine N- Silizium-Epitaxieschicht, deren StörStellenkonzentration im Bereich von 10 bis 10 cm*" liegt, das Bezugszeichen 15 einen P-Bereich, dessen Störstellenkonzentration 10

19 —3 bis 10 cm beträgt, das Bezugszeichen 25 einen P-Bereich,

der dem Bereich 13 in der Fig. 1B entspricht und dessen Störstellenkonzentration 10¹⁷ bis 10¹⁹ cm"³ beträgt, das

Bezugszeichen 16 einen N -Bereich, dessen Störstellen-

19 21 -3

konzentration 10 bis 1O cm beträgt und das Bezugszeichen 27 einen isolierenden Film (wie einen SiO₃-FiIm). Das Bezugszeichen 28 bezeichnet ein freischwimmendes Gate, das aus polykristallinem Silizium oder ähnlichem besteht und dessen Schichtwiderstand 10 bis 100 SL /σ beträgt; das Bezugszeichen 26 bezeichnet einen N -Bereich, der innerhalb des Injektionsbereichs 25 angeordnet ist und

17 19 -3 der eine Störstellenkonzentration von 1O bis 1O cm aufweist. Die Buchstaben W, B₁₁. und B_ bezeichnen Elektroden-

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leitungen aus Aluminium oder ähnlichem. Bei 121 und sind Elektrodenkontaktabschnitte dargestellt.

Ein Transistor 123 in der Fig. 12C ist aus den Bereichen 60,14,15 und 16 in der Fig. 12A aufgebaut; ein Transistor 124 ist aus den Bereichen 25, 14 und 15 zusammengesetzt; ein Transistor 125 ist aus den Bereichen 6O, 14, 25 und 26 zusammengesetzt; ein MISFET 126 besteht aus den Bereichen 15 und 25, einem das Gate isolierenden Film 27 und dem Gate 28. Wenn man annimmt, daß die Bereiche 26 und 28 der Fig. 12A aus der Struktur entfernt sind,

2
ist verständlich, daß ein I L aus den Transistoren 122 und 124 gebildet ist. Erfindungsgemäß liegt das freischwimmende Gate 28 über der Basis des PNP-Transistors

2
des I L unter Zwischenlage des Oxidfilms. Zur Bildung eines PN-übergangs zur Injektion von Ladungsträgern in das freischwimmende Gate 28 ist die N -Schicht 26 innei halb des Injektionsbereichs 25 angeordnet.

Die Betriebsvorgänge als Speicher werden nachfolgend erläutert:

(1) Wenn kein Ladungsträger (Elektron) innerhalb des freischwimmenden Gate 28 existiert, wird der Kanal eines Feldeffekttransistors mit isoliertem Gate (MISFET) in der N-Schicht 14 unterhalb des Gate 28 nicht geformt und daher arbeitet das Bauelement als

2
herkömmliche I L-Schaltung.

(2) Wenn Ladungsträger (Elektronen) innerhalb des freischwimmenden Gate 28 existieren und der Kanal in der N-Schicht 14 unterhalb des Gate 28 geformt ist, tritt ein Zustand auf, bei dem der PNP-Transistor 124 mit gemeinsamer Basis und der MISFET 126 parallel 5 zwischen den P-Bereichen 25 und 15 angeordnet sind.

In diesem Fall ist der in dem Transistor 123 fließende

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Strom größer als in dem Fall (1), so daß der Kollektorstrom des Transistors 123 größer wird.

Auf die vorstehend erläuterte Weise kann der Inhalt des Speichers in Abhängigkeit von der Größe des Kollektorstrams des NPN-Transistors 123 ausgelesen werden.

Nun werden mit Bezug auf die Fig. 12C die tatsächlichen Schreib- und Leseverfahren beschrieben. 10

(1) Schreibmodus:

Unter Verwendung der Wortleitung W (die mit dem Bereich 25 verbunden ist) und der Bitleitung B (die mit dem

Bereich 26 verbunden ist) wie erforderlich, wird eine Spannung (von beispielsweise 5 bis 50 V) angelegt, um den Durchbruch des PN-Übergangs (zwischen den Bereichen 25 und 26) hervorzurufen, wodurch Ladungsträger in das freischwimmende Gate 28 injiziert werden.

(2) Lesemodus:

Eine Spannung (ungefähr 0,7 V) wird an die erforderliche Wortleitung W angelegt, so daß die Bereiche 25 und in Durchlaßrichtung vorgespannt werden können und Daten von der Bitleitung BR (die mit dem Bereich 16 verbunden ist) ausgelesen werden. Die Daten werden in Abhängigkeit von der Größe des Stroms, der durch die Bitleitung BR fließt, bestimmt.

(3) Der Speicherinhalt kann mit Ultraviolettstrahlung gelöscht werden.

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Ausführungsbeispiel 11:

Die Fig. 13A, 13B und 13C zeigen ein elftes Ausführungsbeispiel. Die Fig. 13A ist eine Schnittansicht entlang der Linie XIII-XIII¹ in einem schematischen Layout-Muster der Fig. 13B; die Fig. 13C stellt ein Ersatzschaltbild dar. Dieses Ausführungsbeispiel ist ein Beispiel, bei dem eine auf einem freischwimmenden Gate angeordnete Schreib-Gate-Elektrode 29 als Schreibelement verwendet wird. Der Schreibmodus verläuft wie bei dem Ausführungsbeispiel 10.

Das Schreiben erfolgt durch Anlegen einer hohen Spannung an die Schreib-Gate-Elektrode 29 (Bitleitung BW) in einem Zustand, bei dem ein Kanal in der Oberfläche einer N-Schicht 14 zwischen den P-Bereichen 15 und 13 geformt ist, und bei dem der übergang zwischen dem P-Bereich 15 und der N-Schicht 14 in Sperrichtung nahe am Lawinendurchbruch vorgespannt ist, während man einen Strom von dem P-Bereich 13 fließen läßt und dabei der P-Bereich 13 und die N-Schicht 14 auf einer hohen Spannung gehalten werden, während ein N-Bereich 16 auf einer niedrigen Spannung liegt. Zur Absenkung der Schreibspannung kann zwischen dem P-Bereich 15 und die N-Schicht 14 ein stark dotierter P- oder N-Bereich angeordnet werden.

Bei dem System gemäß diesem Ausführungsbeispiel ist das freischwimmende Gate 28 derart angeordnet, daß ein Oxidfilm zwischen dem freischwimmenden Gate 28 und dem Gate 29 liegt. Das freischwimmende Gate 28 kann durch einen Si₃N₄-FiIm ersetzt werden. In diesem Fall ist es nicht erforderlich, den Oxidfilm zwischen dem Si₃N₄-FiIm und dem Gate 29 anzuordnen. Bei Verwendung des Si^N.-Films ergibt sich der Vorteil, daß der Speicherinhalt ohne Verwendung ultravioletter Strahlung elektrisch neu eingeschrieben werden kann.

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Ausführungsbeispiel 12:

Die Fig. 14A und 14B sind Ansichten zur Erläuterung eines zwölften Ausführungsbeispiels des Permanentspeichers gemäß der Erfindung. Die Fig. 14A ist eine Schnittansicht entlang der Linie XIV-XIV¹ in einem schematischen Layout-Muster der Fig. 14B.

Das Bauelement gemäß diesem Ausführungsbeispiel unterscheidet sich von den Ausführungsbeispielen 10 und 11 in dem Verfahren des Einschreibens in das freischwimmende Gate 28. Es ist dabei ein P-Bereich 141 wie in den Figuren dargestellt angeordnet. Der P-Bereich 141 wird als Steuerbereich (Leitung C) zum Schreiben verwendet. DiesesBauelement nutzt überdies die Tatsache aus, daß bei Existenz von Ladungen in dem freischwimmenden Gate 28 der Kanal für den MISFET-Betrieb zwischen dem Injektorbereich 25 und dem Basisbereich 16 geformt ist.

Nachstehend wird nun der Schreibmodus, der Löschmodus und der Lesemodus zu dem Zeitpunkt erläutert, wenn das in den Fig. 14A und 14B dargestellte Bauelement als Permanentspeicher betrieben wird.

(1) Schreibmodus: Ein positives Potential wird an eine Leitung BW (in Berührung mit einem N -Bereich 26 mittels eines Kontakts 121) mit Bezug auf eine Leitung W₁₇ (P-Bereich 25) angelegt, um den übergang zwischen

+
dem P-Bereich 25 und dem N -Bereich 26 in den Zustand eines Lawinendurchbruchs oder nahe in den Zustand des Lawinendurchbruchs vorzuspannen, überdies wird eine positive Spannung, die in einem Bereich, der den Durchbruch nicht hervorruft, an die Leitung C (Steuerbereich 141) sowie an einen Masseanschluß GND mit Bezug auf die Leitung W-. angelegt. Nun zeigt der P-Bereich 141 die Funktion eines Steuergatters für das frei-

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- 37 - 29A7920

schwimmende Gate 28 und das Potential auf dem freischwimmenden Gate 28 wird mit Bezug auf die W -Leitung 25 zur positiven Seite gezogen. Deshalb werden von den in der Nachbarschaft des Übergangs zwischen den Bereichen 25 und 26 erzeugten Ladungsträgern Elektronen vorzugsweise in das freischwimmende Gate 28 injiziert, so daß der Schreibvorgang erfolgt.

(2) Löschmodus: In gleicher Weise wie beim Schreiben wird der übergang zwischen den Bereichen 25 und 26 in den Lawinendurchbruchszustand oder nahe zum Lawinenzustand vorgespannt. Zu diesem Zeitpunkt werden jedoch die W_w~Leitung 25 und der Masseanschluß auf Massepotential (Potential Null) gehalten und es wird eine große negative Spannung an die C-Leitung 141 in einem Bereich angelegt, der keinen Durchbruch hervorruft. Auf diese Weise verschiebt sich das Potential auf dem freischwimmenden Gate 28 zur negativen Potentialseite hin. Dementsprechend werden Löcher in das freischwimmende Gate 28 aus dem Übergang zwischen den Bereichen 25 und 26 injiziert, so daß die Löschung erfolgt.

(3) Lesemodus: Durch Anlegen einer positiven Spannung an eine Leitung W (Injektorbereich 25) wird ein Strom injiziert und es wird bestimmt, ob der Pegel auf einer Leitung B (die mit dem Bereich 16 durch

ti.

einen Kontaktabschnitt 122 verbunden ist) "hoch"

oder "niedrig" ist.
30

Wenn in dem freischwimmenden Gate Elektronen angesammelt werden, wird eine Inversionsschicht (N-Kanal) in der Nachbarschaft der Oberfläche einer N-Schicht 14 zwischen den P-Bereichen 15 und 25 geformt. Dementsprechend wächst der

2
Injektionsstrom des I L an, so daß der Absorptionsstrom des Kollektors 16 anwächst und das Potential der Leitung BR sich zur "niedrigen" Seite verschiebt. Wenn andererseits

0 2. ::· 2 3 / o 8 5 0

keine Ladung in dem freischwimmenden Gate angesammelt wird oder Löcher darin angesammelt werden, verändert sich das Potential der B_D-Leitung zur "hohen" Seite. Diese Veränderung wird ausgelesen. Während der Auslesung wird die C-Leitung auf dem gleichen Potential gehalten wie die W_R-Leitung, oder es wird freigegeben oder auf Massepotential gebracht.

Die Positionen des Bereichs 141 und der Bereiche 25, in diesem Ausführungsbeispiel können miteinander vertauscht werden. In diesem Fall entspricht die C-Leitung

2
141 dem Injektor des I L. Die Schreib- und Löschvorgänge können wie bei diesem Ausführungsbeispiel erläutert erfolgen.Im Lesemodus wird der Bereich 141 als die W_n-Leitung verwendet und das Potential des Bereichs 25 sowie des Bereichs 26 wird auf einem geeigneten Wert gehalten.

2
Die I L-Permanentspeicher gemäß den Ausführungsbeispielen 10, 11 und 12 haben die folgenden Eigenschaften:

(1) Anders als bei dem herkömmlichen Dauerspeicher auf der Basis der bloßen MISFETs wird der Strom, der der Kanal-Modulation oder Verschiebung unter dem freischwimmenden Gate unterworfen ist, als Basisstrom des inversen NPN-Transistors verwendet, der

das I²L darstellt.

(2) Als Ergebnis der Maßnahme gemäß (1) wird der modulierte oder verschobene Kanal-Strom durch den inversen NPN-Transistor verstärkt und daher wird die Feststellung des Speicherinhalts erleichtert.

(3) Durch Kombination des I L und der Permanentspeicherstruktur auf der Basis des freischwimmenden Gate, kann die Erzeugung einer hohen Spannung zum Schreiben, die Feststellung zum Auslesen usw. leicht mit herkömmlichen Linearschaltungstechniken bewirkt werden,

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da die I L-Schaltung mit gewöhnlichen linearen Schaltungen kompatibel ist.

Die wesentlichen Punkte der Permanentspeicher der Ausführungsbeispiele 10, 11 und 12 sind wie folgt anzugeben:

(1) Eine Struktur, in welcher ein freischwimmendes Gate

über dem Basisabschnitt des PNP-Transistors eines 10

2
I L angeordnet ist.

(2) Eine Struktur, in welcher ein freischwimmendes Gate

rittlings über einer N-Schicht 26 angeordnet ist,

2 die innerhalb des Injektors eines I L vorgesehen

ist (Fig. 12A).
15

(3) Eine Struktur, in welcher ein freischwimmendes Gate rittlings über einem P-Bereich 15 angeordnet ist, der die Basis des inversen NPN-Transistors eines I²L darstellt (Fig. 13A).

(4) Eine Struktur, in welcher zur Absenkung einer Schreibspannung in der Struktur der Fig. 13A ein stark dotierter P-Bereich oder N-Bereich an einem Teil des Übergangs zwischen dem P-Bereich 15 und einer N-Schicht 14 angeordnet ist.

(5) Ein Verfahren, bei dem der Schreibvorgang auf dem Durchbruch eines PN-Übergangs beruht.

(6) Ein Verfahren, bei dem der Schreibvorgang auf dem Durchbruch eines PN-Ubergangs beruht und die Unterstützung des Schreibvorgangs durch Anlegen einer positiven Spannung an eine Steuer-Gate-Elektrode erfolgt.

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(7) Ein Verfahren, in welchem die Löschung auf Bestrahlung mit ultravioletten Strahlen beruht.

(8) Ein Verfahren, in welchem die Löschung auf dem Durch-

bruch eines PN-Übergangs beruht, sowie auf der Förderung der Injektion von Löchern durch Anlegen einer Negativen Spannung an die Steuer-Gate-Elektrode.

(9) Eine Struktur, in welcher die aufeinandergestapelten

Schichten aus einem dünnen Gate-Oxid-Film (höchstens

c
100 A dick) und einem Si₃N₄-FiIm bestehen, anstelle des freischwimmenden Gate (die sog. MNOS-Struktur).

(10) Eine Struktur, in welcher zum Einschreiben von Daten in das freischwimmende Gate ein P-Bereich und ein N-Bereich innerhalb des P-Bereichs separat von der

2
I L-Struktur gebildet sind und bei welcher die Durchführung des Schreibvorgangs auf dem Durchbruch des PN-Übergangs zwischen dem P-Bereich und dem N-Bereich beruht.

Wie in der Fig. 15 dargestellt ist, ist die erste Art des erfindungsgemäßen Permanentspeichers (Ausführungsbeispiele 1 bis 9) dadurch gekennzeichnet, daß sie aus einem Schaltelement SW zum Speichern von Daten und einer

I L-Schaltung (die aus den Transistoren Q₁ und Q₁' besteht) zur Verstärkung der Daten und zur Zuführung eines Signals an eine Bitleitung B aufgebaut ist.

Das Schaltelement SW zum Speichern der Daten ist aus einem MISFET mit einem freischwimmenden Gate, einem PNP-Transistor mit freischwimmendem Gate, oder einem MISFET mit MNOS-Struktur aufgebaut und ist mit der Basis des NPN-Transistors

2
der I L-Schaltung verbunden. Dieser Schalter SW wird im eingeschalteten oder abgeschalteten Zustand durch den NPN-

2
Transistor des I L-Abschnitts verstärkt, um die Bitleitung

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- 41 - 29A7920

mit dem Signal zu versorgen. Bei dem Speicher des vorstehend genannten Aufbaus kann eine Flip-Flop-Schaltung unter Verwendung zweier Speicherschaltungen der Fig. 15 aufgebaut werden, wie in der Fig. 16 gezeigt. In diesem Fall werden in die Schalter SW₁ und SW₂ jeweils inverse Daten eingeschrieben (wenn der Schalter SW. in den eingeschalteten Zustand gebracht ist, ist der Schalter SW₂ im abgeschalteten Zustand).

Wenn die Flip-Flop-Schaltung gemäß der Fig. 16 aufgebaut ist, ergibt sich der Vorteil, daß der Unterschied zwischen dem eingeschalteten und dem abgeschalteten Zustand des Schalters kleiner sein kann, als in dem Fall der Schaltung der Fig. 15. In dem Fall, in welchem der Schalter SW-, wenn auch geringfügig, mehr in dem eingeschalteten Zustand ist als der Schalter SW₀, wird der Anstieg der Basisspannung des NPN-Transistors Q₁ später erfolgen als der Anstieg der Basisspannung des NPN-Transistors Q₂, wenn die Ströme durch die PNP-Transistoren Q₁' und Q₂' bei Auswahl einer Wortleitung W zu fließen begonnen haben. An die NPN-Transistoren wird mit dem Anstieg der Basisspannungen der Transistoren Q₁ und Q₂ eine positive Rückkopplung angelegt und der Anstieg der Basisspannung des Transistors Q₁ wird zunehmend langsamer als der de,s Transistors Q_, so daß letztlich die NPN-Transistoren Q₁ und Q₂ in den abgeschalteten, bzw. den eingeschalteten Zustand geraten und stabil bleiben. D.h., daß die Schaltung der Fig. 16 den gleichen Vorgang wie bei einem latenten Speicher ausführt, der gewöhnlich wohlbekannt ist. Auf diese Weise wird bei der Schaltungsanordnung der Fig. 16 der Unterschied der Zustände zwischen Fällen ausgeprägter, in denen die Signale von auf den Bitleitungen B und B₁ auftretenden Daten "1" und "0" sind. Da zusätzlich das Bitleitungssignal mittels eines Differential-Paars geliefert werden kann, ergibt sich der Vorteil, daß die Bestimmung des Bitleitungssignals erleichtert wird.

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Die zweite Art eines erfindungsgemäßen Dauerspeichers (Ausführungsbeispiele 10 bis 12) kann als Modell wie in der Fig. 17 dargestellt werden. Es ist äquivalent mit einer Speicherzelle, in der ein Schaltelement SW

2 parallel mit dem PNP-Transistor Q₁' einer I L-Schaltung verbunden ist. Das Schaltelement SW ist aus einem MISFET mit einem freischwimmenden Gate oder einem MISFET mit MNOS-Struktur aufgebaut.

Auch bei dieser Schaltung kann ähnlich wie bei der Schaltung nach Fig. 15 eine Flip-Flop-Schaltung durch Verwendung zweier Speicherzellen in der Fig. 17 aufgebaut werden, wie in der Fig. 18 dargestellt. In diesem Fall können dadurch, daß den Zuständen der Schalter SW. und SW, ein Unterschied verliehen wird, die Anstiege der Basisspannungen der NPN-Transistören Q₁ und Q₂ unterschiedlich gemacht werden, wenn die Wortleitung W ausgewählt worden ist. Die Flip-Flop-Schaltung kann daher als latenter Speicher für den Fall der Fig. 16 betrieben werden und weist den gleichen Vorteil auf, wie in Verbindung mit der Fig. 16 ausgeführt.

Wie vorstehend erläutert wurde, können beide Arten der erfindungsgemäßen Permanentspeicher als latente Speicher durch Aufbau der Flip-Flop-Schaltungen betrieben werden.

Eine Flip-Flop-Schaltung kann auch unter Verwendung beider Permanentspeicher in den Fig. 15 und 17 aufgebaut werden.

Nachstehend wird nun ein Beispiel beschrieben, bei dem die Speicher der Fig. 15 und 17 kombiniert sind.

Die Fig. 19 ist eine Ansicht dieses Beispiels. Ein freischwimmendes Gate F₁ zwischen dem Injektor 13 eines Transistors Q₁ und der Basis 152 des Transistors Q₁ ist mit einem freischwimmenden Gate F₂' zwischen der Basis

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151 und der P-Schicht 21 eines Transistors Q_ angeschlossen, überdies ist ein freischwimmendes Gate F₁ zwischen dem Injektor 13 des Transistors Q„ und seiner Basis 151 mit einem freischwimmenden Gate F₁ ¹ zwischen der Basis 152 und der P-Schicht 21 des Transistors Q₁ verbunden.

Es wird beispielsweise angenommen, daß die freischwimmenden Gates F₁ und F ' mit Elektronen geladen sind, während die freischwimmenden Gates F» und F₁' mit Löchern geladen sind (oder im ungeladenen Zustand gelassen werden). In diesem Fall werden unter den Gates F₁ und F₃ ¹ Kanäle geformt, so daß die Leitung leicht erfolgt, während unter den Gates F₂ und F₁' kein Kanal geformt ist, so daß nur eine schlechte Leitfähigkeit besteht. Dadurch wird die positive Rückkopplung der Flip-Flop-Schaltung noch mehr verstärkt. Der Transistor Q₁ neigt daher mehr dazu, einzuschalten und der Transistor neigt mehr dazu abzuschalten, als diejenigen eines Permanentspeichers mit einem Aufbau, der nur entweder die Gates F₁, F_ oder die Gates F₁ ¹, F₃ ¹ verwendet; folglich weist diese Flip-Flop-Schaltung den Vorteil auf, daß die Unterscheidbarkeit von "1" und ¹¹O" leichter ist.In dieser Figur bezeichnet das Bezugszeichen 60 eine N -Schicht, das Bezugszeichen 14 eine N-Schicht und die Bezugszeichen 161 und 162 N -Bereiche, die als Kollektoren dienen.

Ausführungsbeispiel 13:

Die Fig. 20A, 20B und 20C sind Strukturdiagramme eines ersten Ausführungsbeispiels in der kombinierten Form. Die Struktur der Fig. 19 ist dabei unter Verwendung von Zweischicht-Zwischenverbindungen realisiert und die PN-Ubergangsbereiche (entsprechend W , B_w1 und B _) zum Schreiben sind zusätzlich hinzugefügt. Die Fig. 20A ist eine Schnittansicht entlang der Linie XX-XX¹ in der Fig.

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2OB und die Zwischenverbindungen der zweiten Schicht sind durch strichpunktierte Linien in der Draufsicht der Fig. 2OB bezeichnet. Die Fig. 2OC ist ein Ersatzschaltbild.

Schreibmodus: Wenn ein Transistor Q₁ abgeschaltet und ein Transistor Q₂ eingeschaltet werden sollen, wird der Lawinendurchbruch zwischen der Schreib-Wortleitung W_T- (P-Bereich 62 eines Steuerbereichs) und der Bitleitung

+
B₁ (N -Bereich 63) herbeigeführt, um Elektronen in ein freischwimmendes Gate 61 und in ein damit verbundenes freischwimmendes Gate 28* zu injizieren. Genau genommen werden alle Zellen vorher durch Bestrahlung mit ultravioletter Strahlung gelöscht. Danach wird eine positive Spannung von etwa 7 bis 30 V an die B ..-Leitung bezüglich der W.-Leitung angelegt, um den Lawinendurchbruch zwischen

+
dem P-Bereich 62 und dem N -Bereich 63 auszulösen. Von den bei dem Lawinendurchbruch erzeugten Elektronen und Löchern haben die Elektronen eine höhere Wahrscheinlichkeit, durch einen Oxidfilm hindurch an den freischwimmenden Gates anzügelangen und daher wird die Injektion der Elektronen bewirkt und die freischwimmenden Gates werden mit einem negativen Potential "beschrieben". (Wenn die Transistoren Q₁ und Q₂ in die inversen Zustände gebracht werden sollen, wird das Schreiben zwischen der Leitung W.. und der Leitung B_w2 nach Ausführung der Löschung mit ultravioletten Strahlen durchgeführt.)

Lesemodus: Die Leitungen W„ und die Leitungen B_w1 und B„₂ werden alle auf Massepotential gehalten. Eine positive Spannung (ungefähr 0,7 V) bezüglich Masse wird an eine Leitung W_ angelegt, um in diese einen Strom zu injizieren.

Die Leitung W_n (P-Bereich 13) wirkt als der Injektor des

2
I L. Aufgrund des vorhergegangenen Schreibvorgangs speichern das freischwimmende Gate 61 und das damit verbundene freischwimmende Gate 28* die Elektronen in sich und sind daher negativ geladen. Auf diese Weise werden

3:3 23/0850

Inversionsschichten (P-Kanäle) in denjenigen Teilen einer N-Schicht 41 gebildet, die unter dem Gate 28' und dem Gate 61 liegen. Aus diesem Grunde fließt der Injektorstrom des Transistors Q„ mehr als der des Transistors Q₁, so daß der Transistor Q„ mit einem höheren Grad eingeschaltet ist, als der Transistor Q₁. Zusätzlich wird der von der Basis des Transistors Q₁ an die Leitung W des Steuerbereichs entweichende Strom größer als der Strom, der von der Basis des Transistors Q« an die Leitung W entweicht und dieser Zustand neigt wiederum dazu, den Transistor Q₁ noch stärker in den abgeschalteten Zustand zu bringen. Dementsprechend wird eine Leitung B ^ geöffnet und eine Leitung B₀₁ gerät auf einen niedrigen

κ ι

Pegel, so daß "1" oder "O" ausgelesen werden kann.

(Wenn der Schreibvorgang mit den Leitungen B„₂ und W_.

erfolgt ist, nähertder Transistor Q₁ den eingeschalteten Zustand an und der Transistor Q„ nähert sich dem abgeschalteten Zustand, wobei die Pegel der Leitungen B_RQ und B₁ inverse Werte annehmen. Auf diese Weise kann "1" oder "0" unterschieden werden.)

Löschmodus: Ein Speicherinhalt wird mit ultravioletten Strahlen gelöscht.

Ausführungsbeispiel 14:

Die Fig. 21A, 21B und 21C sind Strukturdarstellungen eines zweiten Ausführungsbeispiels in kombinierter Gestalt, Bei dem vorhergehenden Ausführungsbeispiel 13 sind die beiden Leitungen der Leitung B₁ auf der Q₁-Seite und die Leitung B- auf der Q -Seite als Schreib-Bitleitungen erforderlich. Bei diesem Ausführungsbeispiel besteht ein beträchtlicher Unterschied zwischen den Transistoren Q₁ und Q~ in der Mustergestalt eines N -Kragens 100, der

2
die Basis eines I L umgibt, wodurch der Transistor Q₂ früher einschaltet, wenn durch das schwimmende Gate

0 2 Π 2 3 / 0 8 5 0

(im gelöschten Zustand) kein Einfluß ausgeübt wird. Bei diesem Ausführungsbeispiel sind die N -Kragen 100 derart ausgebildet, daß die einander zugewandte Länge zwischen dem Injektor und der Basis des Transistors Q₁ kürzer werden kann, als die des Transistors Q-. (Die Schraffierung in der Fig. 21B bezeichnet keine Schnittflächen, sondern die N -Kragen.) Bei einer derartigen Struktur werden die Pegel so bestimmt, daß alle Transistoren Q- in dem Zustand, in welchem alle Zellen gelöscht sind, einschalten.

Schreibmodus: Nur dann, wenn es gewünscht ist, den Zustand des Transistors Q₁ in den Einschaltzustand und den Zustand des Transistors Q₂ in den ausgeschalteten Zustand zu verändern, wird eine Sperr-Vorspannung an den übergang zwischen einer Leitung W„ und einer Leitung B„ angelegt,

w w

um einen Lawinendurchbruch hervorzurufen und Elektronen in das freischwimmende Gate zu injizieren.

Lesemodus: Ein Injektorstrom wird aus einer Leitung W_ injiziert und die Entscheidung beruht auf dem Vorzeichen der Pegeldifferenz zwischen den Leitungen B_RQ und B_R^. Zu diesem Zeitpunkt werden die Pegel der Leitungen W_TT und B ähnlich denjenigen im Ausführungsbeispiel 13 gemacht .

Löschmodus: Es werden ultraviolette Strahlen verwendet.

Claims

PATENTANWÄLTE

SCHIFF ν. FÜNER STREHL SCHÜ BEL-HO PF EBBINGHAUS FINCK

MARIAHILFPLATZ 3*3, MÖNCHEN BO POSTADRESSE: POSTFACH SB O1 6O, D-BOOO MDNCHEN SB

HITACHI, LTD. 28. November 1979

DEA-25O66

Halbleiter-Dauerspeicher PATENTANSPRÜCHE

/ly Integriertes Injektionslogik-Bauelement mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einem Injektionsbereich eines zum ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps, der in einem Oberflächenbereich des Substrats angeordnet ist, mit einem Basisbereich des zweiten Leitfähigkeitstyps, der in einem Oberflächenbereich des Substrats beabstandet zu dem Injektionsbereich angeordnet ist und mit einem Kollektorbereich des ersten Leitfähigkeitstyps, der innerhalb des Basisbereichs angeordnet ist, wobei ein Halbleiter-Dauerspeicher gebildet ist, gekennzeichnet durch Ladungsspeichereinrichtungen, die auf dem Basisbereich und/oder dem an den Basisbereich angrenzenden Substrat-Oberflächenbereich angeordnet sind, und durch Einrichtungen zur Injizierung von Ladungen in die Ladungsspeichereinrichtung.

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2. Halbleiter-Dauerspeicher gemäß Anspruch 1, dadurch gekennzeichnet , daß zusätzlich ein Steuerbereich vorgesehen ist, der im Abstand zum Basisbereich im Substrat-Oberflächenbereich angeordnet ist und den zweiten Leitfähigkeitstyp aufweist, daß die Ladungsspeichereinrichtung aus einem Siliziumoxidfilm besteht, der auf dem Substrat-Oberflächenbereich zwischen dem Basisbereich und dem Steuerbereich angeordnet ist, daß ein Silizium-Nitrid-Film auf dem Siliziumoxidfilm angeordnet ist, und daß eine Gate-Elektrode auf dem Siliziumnitridfilm angeordnet ist.
3. Halbleiter-Dauerspeicher nach Anspruch 1, dadurch gekennzeichnet , daß zusätzlich ein Steuerbereich vorgesehen ist, der im Abstand von dem Basisbereich auf dem Substrat-Oberflächenbereich angeordnet ist und der den zweiten Leitfähigkeitstyp aufweist, daß die Ladungspeichereinrichtung aus einem freischwimmenden Gate besteht, welches mittels eines isolierenden Films auf dem Substrat-Oberflächenbereich zwischen dem Basisbereich und dem Steuerbereich angeordnet ist.
4. Halbleiter-Dauerspeicher nach Anspruch 3, dadurch gekennzeichnet , daß das freischwimmende Gate sich auf dem Steuerbereich erstreckt, und daß ein PN-Übergang zwischen dem Substrat und dem Steuerbereich sowie Einrichtungen zur Vorspannung des PN-Ubergangs in Sperrichtung als Ladungs-Injektionseinrichtung verwendet werden.

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5. Halbleiter-Dauerspeicher nach Anspruch 3, dadurch gekennzeichnet , daß ein PN-Übergang zwischen dem Injektorbereich und dem Substrat und Einrichtungen zum Vorspannen des PN-Ubergangs in Sperrichtung als Ladungsinjektionseinrichtung verwendet werden.
6. Halbleiter-Dauerspeicher nach Anspruch 3, dadurch gekennzeichnet , daß ein Schreibbereich des ersten Leitfähigkeitstyps innerhalb des Steuerbereichs angeordnet ist, daß sich das freischwimmende Gate auf dem Schreibbereich erstreckt, und daß ein PN-Übergang zwischen dem Schreibbereich und dem Steuerbereich und Einrichtungen zur Vorspannung des PN-Übergangs in Sperrichtung als Ladungsinjektionseinrichtung verwendet werden.
7. Halbleiter-Dauerspeicher nach Anspruch 3, dadurch gekennzeichnet , daß ein Ladungsinjektionsbereich zur Injizierung von Ladungen in das freischwimmende Gate zusätzlich in dem Substrat-Haupt-Oberflächenbereich vorgesehen ist, daß der Ladungsinjektionsbereich aus einem ersten Bereich des zweiten Leitfähigkeitstyps und einem zweiten Bereich des ersten Leitfähigkeitstyps, der innerhalb des ersten Bereichs angeordnet ist, besteht, daß sich das freischwimmende Gate auf dem zweiten Bereich erstreckt, und daß ein PN-Übergang innerhalb des Ladungsinjektionsbereichs und Einrichtungen zur Vorspannung des PN-Ubergangs in Sperrichtung als Ladungsinjektionseinrichtung verwendet werden.
8. Halbleiter-Dauerspeicher nach einem der Ansprüche 3, 4, 6 oder 7, dadurch gekennzeichnet , daß ein stark dotierter Bereich des ersten Leitfähigkeitstyps in dem Substrat-Hauptoberflächenbereich

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unter dem freischwimmenden Gate angrenzend an den Basisbereich angeordnet ist.
9. Halbleiter-Dauerspeicher nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet , daß ein Steuergate zusätzlich auf dem freischwimmenden Gate mittels eines isolierenden Films angeordnet ist, und daß eine vorbestimmte Spannung an das Steuergate angelegt ist, um die Injektion von Ladungen in das freischwimmende Gate zu fördern.
10. Halbleiter-Dauerspeicher nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet , daß das Halbleitersubstrat aus Silizium besteht, daß das freischwimmende Gate aus polykristallinem Silizium besteht, und daß der isolierende Film aus Siliziumoxid besteht.
11. Halbleiter-Dauerspeicher nach Anspruch 1, dadurch gekennzeichnet , daß die Ladungsspeichereinrichtung aus einem Siliziumoxidfilm besteht, der auf dem Substratoberflächenbereich zwischen dem Injektorbereich und dem Basisbereich angeordnet ist, sowie einem Siliziumnitridfilm, der auf dem Siliziumoxidfilm angeordnet ist und einer Gate-Elektrode, die auf dem Siliziumnitridfilm angeordnet ist.
12. Halbleiter-Dauerspeicher nach Anspruch 1, dadurch gekennzeichnet , daß die Ladungspeichereinrichtung aus einem freischwimmenden Gate besteht, welches mittels eines isolierenden Films auf dem Substrat-Oberflächenbereich zwischen dem Injektionsbereich und dem Basisbereich angeordnet ist.

03 L 02 3 / 0850
13. Halbleiter-Dauerspeicher nach Anspruch 12, dadurch gekennzeichnet , daß sich das freischwimmende Gate auf dem Basisbereich erstreckt und daß/FN-Ubergang zwischen dem Substrat und dem Basisbereich und Einrichtungen zur Vorspannung des PN-Übergangs in Sperrichtung als Ladungsinjektionseinrichtung verwendet werden.
14. Halbleiter-Dauerspeicher nach Anspruch 12, dadurch gekennzeichnet , daß ein Schreibbereich des ersten Leitfähigkeitstyps innerhalb des Injektorbereichs angeordnet ist, daß sich das freischwimmende Gate auf dem Schreibbereich erstreckt und daß ein PN-Übergang zwischen dem Schreibbereich und dem Injektorbereich und Einrichtungen zur Vorspannung des PN-Ubergangs in Sperrichtung als Ladungsinjektionseinrichtung verwendet werden.
15. Halbleiter-Dauerspeicher nach Anspruch 12, dadurch gekennzeichnet , daß ein Ladungsinjektionsbereich zum Injizieren von Ladungen in das freischwimmende Gate überdies in dem Substrat-Hauptoberflächenbereich gebildet ist, daß der Ladungsinjektionsbereich aus einem ersten Bereich des zweiten Leitfähigkeitstyps und einem zweiten Bereich des ersten Leitfähigkeitstyps, der innerhalb des ersten Bereichs angeordnet ist, besteht, daß sich das freischwimmende Gate auf dem zweiten Bereich erstreckt, und daß ein PN-Übergang innerhalb des Ladungsinjektionsbereichs und Einrichtungen zur Vorspannung des PN-Ubergangs in Sperrichtung als Ladungsinjektionseinrichtung verwendet werden.
16. Halbleiter-Dauerspeicher nach einem der Ansprüche bis 15, dadurch gekennzeichnet , daß ein Steuergate zusätzlich auf dem freischwimmenden

0 2 (M] 2 3 / 0 8 5 0

Gate mittels eines isolierenden Films angebracht ist, und daß eine vorbestimmte Spannung an das Steuergate angelegt ist, um dadurch die Injektion von Ladungen in das freischwimmende Gate zu fördern.
17. Halbleiter-Dauerspeicher nach einem der Ansprüche bis 15, dadurch gekennzeichnet , daß das Halbleitersubstrat aus Silizium besteht, daß das freischwimmende Gate aus polykristallinem Silizium besteht, und daß der isolierende Film aus Siliziumoxid besteht.
18. Halbleiter-Dauerspeicher, gekennzeich-

net durch ein erstes I L (integriertes Injektionslogik-Bauelement) , welches aus einem ersten NPN-Transistor und einem ersten PNP-Transistor besteht, die in einem Oberflächenbereich eines Halbleitersubstrats angeordnet sind, ein zweites I L, welches aus einem zweiten NPN-Transistor und einem zweiten PNP-Transistor besteht, die in einem Oberflächenbereich des gleichen Halbleitersubstrats angeordnet sind, wobei ein erster Kollektor des ersten NPN-Transistors und eine Basis des NPN-Transistors verbunden sind, ein erster Kollektor des zweiten NPN-Transistors und eine Basis des ersten NPN-Transistors verbunden sind und jeweils zweite Kollektoren des ersten und des zweiten NPN-Transistors als Ausgangsanschlüsse dienen, sowie durch wenigstens ein freischwimmendes Gate, welches aus der Gruppe ausgewählt ist, die die folgenden Möglichkeiten umfaßt: (Dein erstes freischwimmendes Gate, welches auf einem Basisbereich des ersten PNP-Transistors mittels

eines isolierenden Films angeordnet ist, (2)ein zweites freischwimmendes Gate, welches auf einem Basisbereich des zweiten PNP-Transistors mittels eines isolierenden Films angeordnet ist,

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(3) ein drittes freischwimmendes Gate, welches mittels eines isolierenden Films auf einem Oberflächenbereich des Halbleitersubstrats zwischen dem Basisbereich des ersten NPN-Transistors und einem gegenüberstehend zu diesem Basisbereich angeordneten Steuerbereich angebracht ist, und

(4) ein freischwimmendes Gate, welches mittels eines isolierenden Films auf einem Oberflächenbereich des Halbleitersubstrats zwischen dem Basisbereich des zweiten NPN-Transistors und einem gegenüberstehend zu diesem Basisbereich angeordneten Steuerbereich angebracht ist,

sowie durch Einrichtungen zur Injektion von Ladungen in das eine oder mehrere der freischwimmenden Gates.
19. Halbleiter-Dauerspeicher nach Anspruch 18, dadurch gekennzeichnet , daß ein erstes und ein zweites freischwimmendes Gate vorgesehen sind.
20. Halbleiter-Dauerspeicher nach Anspruch 18, dadurch gekennzeichnet , daß ein drittes und ein viertes freischwimmendes Gate, sowie Steuerbereiche vorgesehen sind.
21. Halbleiter-Dauerspeicher nach Anspruch 18, dadurch gekennzeichnet , daß ein erstes und drittes freischwimmendes Gate und der Steuerbereich vorgesehen sind.
22. Halbleiter-Dauerspeicher nach Anspruch 21, dadurch gekennzeichnet , daß das erste und das dritte freischwimmende Gate verbunden sind.
23. Halbleiter-Dauerspeicher nach Anspruch 22, dadurch gekennzeichnet , daß zusätzlich das zweite und das vierte freischwimmende Gate vorgesehen

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sind, und daß das zweite und das vierte freischwimmende Gate verbunden sind.
24. Halbleiter-Dauerspeicher nach Anspruch 22, dadurch gekennzeichnet , daß eine Basisbreite (Länge) des ersten PNP-Transistors kleiner ist als die des zweiten PNP-Transistors.
25. Halbleiter-Dauerspeicher, dadurch gekennzeichnet , daß in Haupt-Oberflächenbereichen eines Halbleitersubstrats eines Leitfähigkeitstyps ein Injektorbereich mit einem zu dem des Substrats entgegengesetzten Leitfähigkeitstyp gebildet ist, daß ein Basisbereich des entgegengesetzten Leitfähigkeitstyps im Abstand zu dem Injektorbereich angeordnet ist, daß ein Kollektorbereich des einen Leitfähigkeitstyps innerhalb des Basisbereichs angeordnet ist, daß ein Steuerbereich des entgegengesetzten Leitfähigkeitstyps im Abstand zu dem Basisbereich vorgesehen ist, und daß ein freischwimmendes Gate vorgesehen ist, welches mittels eines isolierenden Films auf der Hauptoberfläche des Halbleitersubtrats zwischen dem Steuerbereich und dem Basisbereich angeordnet ist und daß überdies Einrichtungen zur Injektion von Ladungen in das freischwimmende Gate vorgesehen sind.
26. Halbleiter-Dauerspeicher, dadurch gekennzeichnet, daß in Haupt-Oberflächenbereichen eines Halbleitersubstrats eines Leitfähigkeitstyps ein Injektionsbereich mit einem zu dem Leitfähigkeitstyp des Substrats entgegengesetzten Leitfähigkeitstyp gebildet ist, daß ein Basisbereich des entgegengesetzten Leitfähigkeitstyps im Abstand zu dem Injektionsbereich angeordnet ist, daß ein Kollektorbereich des einen Leitfähigkeitstyps innerhalb des Basisbereichs gebildet ist, und daß ein freischwimmendes

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Gate mittels eines isolierenden Films auf der Hauptoberfläche des Substrats zwischen dem Injektorbereich und dem Basisbereich gebildet ist, und daß überdies Einrichtungen zur Injektion von Ladungen in das freischwimmende Gate vorgesehen sind.

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