DE2918981C2 - - Google Patents

Description

Die Erfindung geht aus von einer Schaltungsanordnung für einen getakteten Spannungsvergleicher nach dem Oberbegriff des Anspruchs 1.

Eine derartige Schaltungsanordnung ist z. B. in der Literaturstelle IEEE International Solid State Circuits Conference 1976, S. 150 und 151 gezeigt. Insbesondere die Fig. 3a auf S. 151 zeigt eine Schaltungsanordnung, die in ihrem Eingangsteil einen Differenzverstärker aufweist, der mit einem bistabilen Flip-Flop sozusagen verschachtelt ist und an dessen Ausgang das logische Signal, das ein ent­ sprechendes Abbild der Polarität des analogen Eingangs­ signales ist, entnommen werden kann. Diese Schaltung arbeitet folgendermaßen, wobei nachfolgende Erklärung prinzipieller Natur ist:
Die Spannungsversorgung erfolgt über zwei Arbeitswider­ stände RC, wobei eine positive Versorgungsspannung angelegt werden muß. Die Stromquellen I_T und I_X erzeugen die beiden Taktsignale. Der Differenzverstärker besteht aus den Transistoren Q3 und Q4, von dem der Transistor Q4 mit seiner Basis an Masse angeschlossen, während die Basis von Q3 mit dem Eingangssignal, das digitalisiert werden soll, verbunden wird. Wenn ein Strom IT fließt, wird eine bei V_IN angelegte Ein­ gangsspannung eine Spannungsdifferenz V₀ zwischen den mit Plus und Minus gekennzeichneten Klemmen hervorrufen. Wird jetzt der Takt I_T aus- und der Takt I_X einge­ schaltet, werden die beiden Transistoren Q3 und Q4 stromlos. Die beiden Transistoren Q9 und Q10, die zusammen mit den beiden Arbeitswiderständen RC ein bistabiles Flip-Flop bilden, beginnen zu leiten. Die vom Differenz­ verstärker gelieferte Potentialdifferenz wird also weiter verstärkt, bis das Flip-Flop in einen der beiden möglichen stabilen Zustände kippt, wobei der Strom I_X nur von einem der beiden Transistoren Q9 und Q10 weitergeleitet wird. Die Spannungsdifferenz V₀ kann einen bestimmten logischen Pegel annehmen und dieser logische Pegel, also High oder Low, enthält die Information über die Polarität von V_IN. Die bekannte Schaltungsanordnung zeigt also eine Verschachtelung eines einfachen Differenzverstärkers und einer bistabilen Flip-Flop-Schaltungsanordnung. Die Arbeitswiderstände RC werden gemeinsam für beide benutzt. Die Umschaltung von den Betriebszuständen "verstärken" auf "entscheiden und speichern" erfolgt durch zwei geschaltete Stromquellen, also mit Hilfe von zwei Takten.

Nachteilig an dieser Schaltungsanordnung ist, daß sie eine gewisse Erholzeit braucht, um vom sogenannten Speicher­ zustand, in dem sie in einem der beiden stabilen Zustände ist, in den sogenannten aktiven Verstärkerzustand, in dem der Differenzverstärker ordnungsgemäß arbeitet, zurück­ zukehren. Dies ist darin begründet, daß der Differenz­ verstärker eine endliche Einschwingzeit benötigt, um die Potentiale an den Widerständen RC auf die von den Kollektorströmen der Transistoren Q3 und Q4 bestimmten Werte zurückzuführen, nachdem die beiden Transistoren der Flip-Flop-Schaltungsanordnung Q9 und Q10 an diesen Punkten eine sehr viel höhere digitale Ausgangsspannung aufgebaut hatten.

Ausgehend von diesen Stand der Technik besteht die Aufgabe der Erfindung darin, die Erholzeit, die eine gewisse Verringerung der maximalen Umwandlungsrate zur Folge hat, zu vermeiden.

Diese Aufgabe wird bei einer Schaltungsanordnung für einen getakteten Spannungsvergleicher der eingangs genannten Art nach der Erfindung durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.

Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

An sich sind Schaltungsanordnungen bereits für viele Anwendungsfälle mit Feldeffekttransistoren verwirklicht worden, wobei hier auf das Buch "Großintegration", erschienen bei R. Oldenburg-Verlag München-Wien 1978, S. 118/119 hingewiesen wird. Diese zeigen eine MOS-Schaltung für Speicheranwendungen, und zwar auf der S. 119 in der Abb. 6.22 oben ein RS-Flip-Flop und unten für ein D-Flip-Flop. Diese rein digitalen Schaltungsanord­ nungen wirken nur als Speicher, d. h. sie halten die Information solange, bis sie mit entsprechend neuen Daten und über einen Takt umgeschaltet werden.

Die Erfindung schafft also eine Schaltungsanordnung mit inein­ ander verschachteltem Differenzverstärker und bistabiler Flip-Flop-Schaltungsanordnung mit den MOS-spezifischen Vor­ teilen, nämlich niedrigen Leistungsverbrauch, und mit sehr hohen Eingangswiderständen der Differenzverstärker. Sie be­ nötigt nur einen Takteingang. Dieser Takteingang wird mit einer Spannung angesteuert. Der als Differenzverstärker wir­ kende Teil der Schaltungsanordnung nach der Erfindung wird nicht vom Taktsignal beeinflußt und arbeitet daher kontinu­ ierlich durch, benötigt also nicht, wie die Schaltungsanord­ nung nach dem Stand der Technik, eine sogenannte Erholzeit. Das Potential am Schaltungsknoten N 5 ist geregelt und be­ wirkt eine Stabilisierung der Arbeitspunkte. Beide Eingangsspannungen an den Eingangsklemmen kön­ nen sich mit der Zeit ändern, wobei immer nur die Differenz gemessen und ausgewertet wird und schließlich als digitales Signal ausgegeben und gespeichert wird, wobei der Vorteil der Schaltungsanordnung nach der Erfindung darin besteht, auch kleinste Differenzeingangsspannungen, wie nachfolgend in der Figurenbeschreibung beschrieben wird, festzustellen und in Form eines logischen Ausgangssignals abzugeben.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben.

Die Schaltungsanordnung nach der Erfindung ist in MOS-Technik ausgeführt, und es wird ein Beispiel für eine Ausführung mit Feldeffekttransistoren, kurz FET genannt, gezeigt, die vom n-leitenden Typ sind. Werden derartige vom p-leitenden Typ verwendet, so müssen die Versorgungsspannungen andere Pola­ ritäten aufweisen, d. h. statt der positiven Polarität eine negative Polarität. Es sind FET vom selbstsperrenden und auch selbstleitenden Typ verwendet. In der nachfolgenden Beschreibung sollen die einzelnen FET nur immer mit ihrer Kurzbezeichnung T 1, T 2 usw. bezeichnet werden, ohne den Aus­ druck FET immer mit verwenden zu müssen, weil sich dann die Fi­ gurenbeschreibung leichter lesen läßt. Die Substratanschlüs­ se aller Transistoren sind mit Masse verbunden.

Die Schaltungsanordnung nach dem Ausführungsbeispiel benötigt zwei Versorgungsspannungen, nämlich eine erste Betriebsspannungs­ quelle UB 1 mit einer Spannung z. B. von +12 V und eine zweite Versorgungsspannung mit einer Betriebsspannungsquelle UB 2 mit einer Spannung von +5 V.

Nach Anlegen der Versorgungsspannungen UB 1 und UB 2 sowie der sogenannten Ruhe-Eingangspegel an die Eingangsklemmen E 1 und E 2 stellen sich die Arbeitspunkte der einzelnen FET in nachfolgender Weise ein:
T 21 ist selbstleitend, so daß das Gate von T 22 auf ein po­ sitives Potential kommt. Dadurch beginnt T 22 leitend zu werden und stellt die Gates von T 18, T 19 und T 17 auf ein Ruhepotential ein, das diese ebenfalls leitend macht. T 20 liegt mit seinem Gate auf der Versorgungsspannung +UB 1 und schließt daher den Strompfad über T 18, T 20 und T 21. Dadurch, daß T 1 und T 2 mit ihren Gates an den Eingängen bzw. Ein­ gangsklemmen E 1 und E 2 angeschlossen sind und damit auf dem Ruhe-Eingangspegel liegen, werden diese leitfähig. Bei Ver­ wendung von selbstleitenden Transistoren für T 1 und T 2 könnte ein Ruhe-Eingangspegel von 0 V benutzt werden, wodurch die Schaltung einen anderen Eingangsspannungsbereich verarbeiten könnte. T 3 und T 4 liegen mit ihren Gates auf der Versor­ gungsspannung UB 1 und leiten somit. Weil die Transistoren T 5 und T 6 vom selbstleitenden Typ sind, werden die Strom­ pfade T 17-T 1-T 3-T 5 und T 17-T 2-T 4-T 6 geschlossen. Der Wert dieser beiden Ruheströme wird durch die Gatespannung von T 17 bestimmt.

Alle anderen FET besitzen keinen festen Arbeitspunkt, d. h. ihre Leitfähigkeit ist abhängig vom funktionsmäßigen Zu­ stand der Schaltung, der über die Signalpegel an den Ein­ gangsklemmen E 1 und E 2 und durch den Takt T bestimmt wird. Auf diese Vorgänge wird nachfolgend eingegangen.

Die genauen Werte der Arbeitspunkte werden über eine ent­ sprechende Dimensionierung der Transistoren eingestellt. Die Arbeitspunkte sind derart gewählt, daß alle FET, außer T 9, T 10, T 11, T 12, T 13, T 14, T 15 und T 16, immer im linearen Bereich betrieben werden, was für die Erfüllung der Schaltungsfunktion wesentlich ist.

Die Wirkungsweise der Schaltungsanordnung ist wie folgt:
Der Transistor T 17 wirkt als Konstantstromquelle, da sein Gate auf dem signalmäßig konstanten Potential des Schaltungs­ knoten N 5 gehalten wird. Dieser Konstantstrom teilt sich auf die T 1 und T 2 auf, und zwar derart, daß der Transistor, dessen Gatespannung höher ist, den größeren Anteil des Stromes leitet. Die Aufteilung des Stromes ist also von den an den Eingangsklemmen E 1 und E 2 angelegten Spannungen ab­ hängig. Die so gebildeten Teilströme durchfließen T 3 und T 4 und rufen schließlich an den als Lastwiderstände geschal­ teten T 5 und T 6 entsprechende Spannungsabfälle hervor. Zu­ sammen mit T 3 und T 4 kann der bis hierhin beschriebene Schal­ tungsteil als Kaskode-Differenzverstärker bezeichnet werden, weil er nämlich die zwischen den Eingangsklemmen E 1 und E 2 liegende Differenzspannung dieser Eingangsspannungen verstärkt. Das Ausgangssignal kann an den Schaltungknoten N 1 und N 2 abgegriffen werden. T 3 und T 4 tragen dabei wesentlich zu einer Erhöhung der Grenzfrequenz der Anordnung bei.

Der eigentliche Spannungsvergleich wird in dem aus den FET T 7, T 8, T 9, T 10, T 11 und T 12 bestehenden Schaltungsteil aus­ geführt. T 9 und T 10 sind über Kreuz miteinander verbunden und bilden zusammen mit T 7 und T 8 ein bistabiles Flip-Flop. Parallel zu T 9 und T 10 liegen jeweils T 11 und T 12, deren Gates mit einem Taktsignal angesteuert werden. Ein genügend hoher positiver Pegel am Takteingang T bewirkt also, daß die Schaltungsknoten N 3 und N 4 nach Masse, d. h. auf den Schaltungsnullpunkt gezogen werden.

Angenommen, es sei zwischen den Eingangsklemmen E 1 und E 2 eine endliche Differenzspannung vorhanden, dann besteht ein Potentialunterschied zwischen den Spannungen an den Schal­ tungsknoten N 1 und N 2, d. h. T 7 und T 8 haben eine unter­ schiedliche Gatespannung. Deshalb wird auch die Kanalleit­ fähigkeit von T 7 und T 8 unterschiedlich sein, so daß die elektrische Symmetrie gestört ist. In dem Augenblick aber, indem der Takt am Takteingang T von einem positiven Poten­ tial auf Null geht, sperren T 11 und T 12, so daß T 9 und T 10 deren Ströme übernehmen müssen. Bedingt durch die elektrische Asymmetrie von T 7 und T 8 sind die Ströme durch T 9 und T 10 ungleich. Daher baut sich ein Potentialunterschied zwischen den Schaltungsknoten N 3 und N 4 auf. Dieser Unterschied wird sehr stark, theoretisch unendlich, verstärkt, wenn das mit­ gekoppelte System T 9 und T 10 in einen der beiden möglichen stabilen Zustände kippt.

Ein stabiler Zustand liegt dann vor, wenn nur einer der Transistoren T 9 oder T 10 leitet und der andere gesperrt ist. Dieser Zustand bleibt nun derart lange bestehen, bis der Takt T am Takteingang wieder einen positiven Wert annimmt, d. h., bis er T 11 und T 12 leitend macht, so daß die Schal­ tungsknoten N 3 und N 4 wieder auf Masse geschaltet werden.

Der einmal eingenommene stabile Zustand der Schaltungsanord­ nung enthält also die Information über die Polarität des Differenzeingangssignales zwischen den Eingangsklemmen E 1 und E 2 zum Zeitpunkt der negativen Taktflanke an T, und diese Information wird bis zum Eintreffen des nächsten Takt­ impulses gespeichert. Derart entstehende Signale an den Schaltungspunkten N 3 und N 4 werden über zwei Inverterstufen, nämlich über die eine T 13 und T 15 und die andere T 14 und T 16, entkoppelt auf die Ausgangsklemmen A 1 und A 2 geführt. Die Funktionsweise einer Inverterstufe läßt sich so be­ schreiben, daß abhängig vom Gatepotential von z. B. T 13 der entsprechende Ausgang, z. B. an der Ausgangsklemme A 1, ent­ weder über T 13 an Masse gelegt oder über das Lastelement T 15 auf +5 V gehalten wird. Die dabei auftretende Inversion der Signalpegel hat für die Funktion der Gesamtschaltungs­ anordnung aber keine Bedeutung.

Die Transistoren T 18, T 19, T 20, T 21 und T 22 bilden eine Schaltungsanordnung, die den Differenzverstärker mit der im Eingang erwähnten Gatespannung für T 17 zur Einstellung des Ar­ beitspunktes versorgt. Diese T 18, T 19, T 20, T 21 und T 22 bilden einen Regelkreis, durch den der Spannungsabfall über den Transistor T 21 immer konstant gehalten wird. Falls näm­ lich das Knotenpotential am Schaltungsknoten N 6 z. B. durch eine vom Sollwert abweichende Schwellenspannung von T 21, z. B. bedingt durch eine Änderung infolge von Temperaturän­ derungen oder durch Fertigungstoleranzen, zu niedrig ist, so wird diese Potentialabsenkung über den sogenannten Source- Folger T 22 auf die Gates von T 18 und T 19 weitergegeben. Da­ durch sinkt aber wiederum die Gatespannung von T 18. Das be­ wirkt letztlich, daß der Strom durch T 18 und damit auch der Strom durch T 21 sinkt. Ein kleinerer Strom durch T 18 hat aber ein Ansteigen des Knotenpunktpotentials N 5 zur Folge, so daß die ursprüngliche Potentialabsenkung fast vollstän­ dig kompensiert wird. Durch eine entsprechende Dimensionie­ rung von T 18 und T 17 sowie von T 21, T 5 und T 6 überträgt sich die stabilisierende Wirkung auch auf die Arbeitspunkte an den Schaltungsknoten N 1 und N 2 des Differenzverstärkers, da die Gates der Stromquellentransistoren T 18 in der Regel­ schaltung und T 17, der als Stromquelle des Differenzver­ stärkers wirkt, miteinander verbunden sind.

Die angegebene Regelschaltungsanordnung erhöht also die Unempfindlichkeit des gesamten Vergleichers bzw. Komparators gegenüber Störeinflüssen infolge von Temperaturänderungen und infolge fertigungsbedingter Streuungen einzelner Para­ meter für die FET, was für eine monolithische Integration einer derartigen Schaltungsanordnung von ausschlaggebender Bedeutung ist.

Alle Substratanschlüsse sind mit Masse verbunden und nicht eingezeichnet, um das Schaltbild lesbar zu halten.

Die beschriebene Schaltungsanordnung erfüllt also die Funk­ tion eines getakteten Komparators, d. h. eines getakteten Spannungsvergleichers. Die an den Analog-Eingängen E 1 und E 2 anliegenden Spannungen werden miteinander verglichen. Je nachdem, welche der beiden Eingangsspannungen höher ist, nehmen die Digital-Ausgänge A 1 und A 2 unterschiedliche Logik­ pegel an. Diese Logikpegel werden von der Schaltungsanord­ nung festgehalten, solange der Takteingang T auf niedrigem Potential, z. B. 0 V, liegt. Erst wenn ein positiver Impuls auf den Takteingang T gelangt, kann der Schaltzustand der Schaltungsanordnung über die Eingänge E 1 und E 2 wieder ver­ ändert, d. h. ein neuer Spannungsvergleich durchgeführt werden.

Die Schaltungsanordnung wird mit Taktsignalen mit einer Breite von ca. 20 ns angesteuert und erkennt Eingangs­ spannungsdifferenzen von wenigen Millivolt. Die Reaktion der Ausgänge ist nur um ca. 10 . . . 20 ns gegenüber der nega­ tiven Taktflanke verzögert, so daß der Spannungsvergleicher nach der Erfindung bis zu ca. 20 · 10⁶ Spannungsvergleiche in der Sekunde ausführen kann.

Die Vorteile und Unterschiede der Erfindung gegenüber dem Stand der Technik nach IEEE . . . bestehen im folgendem:

Die Schaltungsanordnung nach der Erfindung benötigt keine Erholzeit. Der als Differenzverstärker wirkende Teil der Schaltungsanordnung wird nicht vom Taktsignal T beeinflußt und arbeitet daher kontinuierlich durch, während in der Schaltungsanordnung nach IEEE . . . der Differenzverstärker­ teil zeitweise, nämlich im "Speicherzustand" der Schaltungs­ anordnung, abgeschaltet wird und demnach erst wieder ein­ schwingen muß, wenn er aktiviert wird.

Die Schaltungsanordnung nach der Erfindung benötigt nur ein Taktsignal und wird mit einer Spannung angesteuert. Die Taktung erfolgt über nur einen Spannungseingang, während bei der Schaltungsanordnung nach IEEE . . . zwei Ströme ge­ schaltet werden müssen, wobei jeweils einer aus- und der andere eingeschaltet werden muß, d. h. es sind komplementäre Takte erforderlich. Ferner ergeben sich die MOS-spezifischen Vorteile, nämlich niedriger Leistungsverbrauch und sehr hohe Eingangswiderstände bei E 1 und E 2.

Claims (5)

1. Schaltungsanordnung für einen getakteten Spannungs­ vergleicher mit
einem Differenzverstärker aus mindestens einem ersten und einem zweiten Transistor, deren Steueranschlüsse mit Eingängen der Schaltungsanordnung, deren eine Hauptelektrode gemeinsam mit einer Stromquelle und deren andere Hauptelektrode über je einen Arbeitswiderstand mit einem Anschluß für eine Spannungsversorgung und dem Differenzausgang des Differenzverstärkers gekoppelt sind, und
einer bistabilen Kippschaltung aus mindestens einem dritten und einem vierten Transistor, deren eine Hauptelektrode mit je einem Ausgang der Kippschaltung und kreuzweise mit der Steuerelektrode des jeweils anderen Transistors gekoppelt ist, wobei die Kippschaltung durch ein Taktsignal gesteuert ist und einen von den Signalen an den Differenzausgängen bestimmten Zustand annimmt,
dadurch gekennzeichnet, daß alle Transistoren (T 1-T 22) der Schaltungsanordnung Feldeffekt-Transistoren sind, daß eine taktsteuerbare Schaltung (T 11, T 12) vorgesehen ist, die im eingeschalteten Zustand beide Ausgänge (N 3, N 4) der Kippschaltung (T 9, T 10) im wesentlichen auf den gleichen Signalwert bringt, daß die Stromquelle (T 17) im Betrieb ständig eingeschaltet ist und daß mit jedem Differenz­ ausgang (N 1, N 2) eine Entkopplungsschaltung (T 7, T 8) verbunden ist, die nach dem Sperren der Entladeschaltung (T 11, T 12) den Zustand der Kippschaltung abhängig von den Signalen am Differenzausgang (N 1, N 2) einstellt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die taktsteuerbare Schaltung zwei Transistoren (T 11, T 12) enthält, die je zwischen einen Ausgang (N 3, N 4) der Kippschaltung (T 9, T 10) und einem Bezugspotential geschaltet sind und deren Steuer­ elektroden mit einem Eingang (T) für das Taktsignal verbunden sind.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Entkopplungsschaltung zwei Last-Transistoren (T 7, T 8) enthält, die die Arbeits­ widerstände der dritten und vierten Transistoren (T 9, T 10) der Kippschaltung bilden und deren Steuerelektroden mit den Differenzausgängen (N 1, N 2) verbunden sind.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Stromquelle (T 17) einen Transistor (T 17) enthält, der zwischen die miteinander verbundenen Source-Elektroden des ersten und des zweiten Transistors (T 1, T 2) und ein Bezugspotential geschaltet ist und dessen Steuerelektrode mit einer Regelschaltung (T 18 bis T 22) verbunden ist.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Regelschaltung (T 18-T 22) wie folgt aufgebaut ist:
Ein erste Regel-FET (T 21) vom selbstleitenden Typ ist mit seinem Sourceanschluß, ein zweiter (T 22) vom selbst­ sperrenden Typ ebenfalls mit seinem Sourceanschluß und ein dritter (T 20) vom selbstsperrenden Typ mit seinem Gate­ anschluß an der ersten Betriebsspannungsquelle (+UB 1) angeschlossen, die Gateanschlüsse des ersten (T 21) und des zweiten (T 20) sind miteinander und mit dem Sourceanschluß des ersten (T 21) sowie dem Drainanschluß des dritten (T 20) verbunden, der Sourceanschluß des dritten Regel-FET (T 20) ist mit dem Drainanschluß eines vierten Regel-FET (T 18) verbunden, dessen Gateanschluß mit dem Sourceanschluß des zweiten (T 22), dem Gate- sowie Drainanschluß eines fünften Regel-FET (T 19) und dem Schaltungspunkt (N 5) verbunden ist, wobei mit Masse die Sourceanschlüsse des vierten (T 18) und fünften (T 19) Regel-FET verbunden sind.