DE291440T1 - Multiplizierer fuer mehrfachpraezisionsmultiplikation. - Google Patents
Multiplizierer fuer mehrfachpraezisionsmultiplikation.Info
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- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Claims (4)
1. Verbesserte binäre Multiplizierschaltung zum Multiplizieren
eines Multiplikators und eines Multiplikanden, um ein Produkt zu bilden, mit:
einer Recode-Einrichtung zum Unterteilen des Multiplikators
in eine Anzahl von Boothschen Untergruppen mit jeweils drei Bits;
einer Recode-Logikeinrichtung zum Verarbeiten des Multiplikanden gemäß den Bits der Boothschen Untergruppen des
Multiplikators, um einen Zwischensatz von Teilprodukten gemäß dem modifizierten Boothschen Recode-Algorithmus zu bilden;
einer Zwischenteilproduktspeichereinrichtung zum Speichern der Teilprodukte; und
einer Addiermatrixeinrichtung zum Verknüpfen der Teilprodukte, um das Produkt zu bilden, dadurch gekennzeichnet, daß:
die Multiplizierschaltung weiter eine Mehrfachpräzisionseinrichtung zum Unterteilen des
Multiplikators in wenigstens zwei Zwischenmultiplikatoruntergruppen von Bits enthält, die jeweils
durch die Recode-Einrichtung verarbeitet werden, um zwei Sätze von Boothschen Recode-Untergruppen zu bilden;
die Recode-Logikeinrichtung wenigstens zwei Recode-Untereinheiten zum Parallelverarbeiten des
Multiplikanden enthält, um wenigstens zwei Sätze von Zwischenteilprodukten zu bilden, wobei jeder Satz einer
Multiplikatoruntergruppe entspricht und wobei jedes Zwischenteilprodukt eines Satzes einer Boothschen
Recode-Untergruppe entspricht; eine Verknüpfungseinrichtung vorgesehen ist zum Verknüpfen der
Zwischenteilprodukte innerhalb eines der Sätze von
029144G
Zwischenteilprodukten, welche ein zusätzliches Glied für jede Zwischenmultiplikatoruntergruppe zu dem Satz von
Zwischenteilprodukten hinzufügt, wobei der Wert des zusätzlichen Glieds auf vorbestimmte Weise von dem
Multiplikanden und von dem höchstwertigen Bit der Zwischenmultiplikatoruntergruppe abhängig ist.
2. Multiplizierschaltung nach Anspruch 1, weiter dadurch gekennzeichnet, daß die Verknüpfungseinrichtung eine
Einrichtung enthält, die auf einen vorbestimmten Zustand des höchstwertigen Bits der Zwischenmultiplikatoruntergruppe
anspricht, um das zusätzliche Glied gleich dem Multiplikanden
zu setzen, wenn das höchstwertige Bit in dem vorbestimmten Zustand ist, und um das zusätzliche Glied gleich null zusetzen,
wenn das höchstwertige Bit nicht in dem vorbestimmten Zustand ist; und
zum Hinzufügen des zusätzlichen Glieds mit einer vorbestimmten Verschiebung relativ zu dem Satz von Teilprodukten.
3. Multiplizierschaltung nach Anspruch 2, weiter dadurch gekennzeichnet, daß die Recode-Einrichtung, die Recode-Logikeinrichtung,
die Zwischenteilproduktspeichereinrichtung und die Verknüpfungseinrichtung in wenigstens zwei separaten,
als integrierte Schaltung ausgebildeten Submultiplizierchips gebildet sind, von denen jeder mit der
Mehrfachpräzisionseinrichtung verbunden ist, wobei wenigstens zwei Zwischenmultiplikatoruntergruppen in den wenigstens zwei
integrierten Schaltungschips parallel verarbeitet werden können.
4. Multiplizierschaltung nach Anspruch 3, weiter dadurch
gekennzeichnet, daß die wenigstens zwei Submultiplizierchips jeweils eine Freigabeeinrichtung aufweisen, die auf ein
Freigabesignal anspricht, um die Verknüpfungseinrichtung zum Hinzufügen des zusätzlichen Glieds freizugeben, wodurch bei
02S1440
einem Chip höchster Ordnung der wenigstens zwei Submultiplizierchips die Verknüpfungseinrichtung gesperrt
sein kann und bei dem Rest der wenigstens zwei Submultiplizierchips die Verknüpfungseinrichtungen freigegeben
sein können.
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US07/048,271 US4817029A (en) | 1987-05-11 | 1987-05-11 | Multiple-precision Booth's recode multiplier |
Publications (1)
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Family Applications (1)
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US5146583A (en) * | 1987-09-25 | 1992-09-08 | Matsushita Electric Industrial Co., Ltd. | Logic design system for creating circuit configuration by generating parse tree from hardware description language and optimizing text level redundancy thereof |
EP0383965A1 (de) * | 1989-02-21 | 1990-08-29 | International Business Machines Corporation | Multiplizierwerk |
US5036482A (en) * | 1989-04-07 | 1991-07-30 | Intel Corporation | Method and circuitry for digital system multiplication |
US5040139A (en) * | 1990-04-16 | 1991-08-13 | Tran Dzung J | Transmission gate multiplexer (TGM) logic circuits and multiplier architectures |
US5119325A (en) * | 1990-12-04 | 1992-06-02 | Motorola, Inc. | Multiplier having a reduced number of partial product calculations |
US5162666A (en) * | 1991-03-15 | 1992-11-10 | Tran Dzung J | Transmission gate series multiplexer |
US5245564A (en) * | 1991-05-10 | 1993-09-14 | Weitek Corporation | Apparatus for multiplying operands |
US5251167A (en) * | 1991-11-15 | 1993-10-05 | Amdahl Corporation | Method and apparatus for processing sign-extension bits generated by modified booth algorithm |
KR950001055B1 (ko) * | 1992-05-26 | 1995-02-08 | 삼성전자 주식회사 | 승산방법 및 회로 |
JP2970231B2 (ja) * | 1992-07-02 | 1999-11-02 | 日本電気株式会社 | 並列乗算回路 |
US5734601A (en) * | 1995-01-30 | 1998-03-31 | Cirrus Logic, Inc. | Booth multiplier with low power, high performance input circuitry |
US5880985A (en) * | 1996-10-18 | 1999-03-09 | Intel Corporation | Efficient combined array for 2n bit n bit multiplications |
US6065032A (en) * | 1998-02-19 | 2000-05-16 | Lucent Technologies Inc. | Low power multiplier for CPU and DSP |
GB2353447B (en) * | 1999-08-19 | 2004-05-05 | Htec Ltd | Multiple-precision arithmetic method |
US6684236B1 (en) * | 2000-02-15 | 2004-01-27 | Conexant Systems, Inc. | System of and method for efficiently performing computations through extended booth encoding of the operands thereto |
US20170177364A1 (en) * | 2015-12-20 | 2017-06-22 | Intel Corporation | Instruction and Logic for Reoccurring Adjacent Gathers |
US10467324B2 (en) * | 2017-05-24 | 2019-11-05 | Microsoft Technology Licensing, Llc | Data packing techniques for hard-wired multiplier circuits |
CN110780845B (zh) * | 2019-10-17 | 2021-11-30 | 浙江大学 | 一种用于量化卷积神经网络的可配置近似乘法器及其实现方法 |
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JPS5379338A (en) * | 1976-12-24 | 1978-07-13 | Hitachi Ltd | Multiplication system |
US4153938A (en) * | 1977-08-18 | 1979-05-08 | Monolithic Memories Inc. | High speed combinatorial digital multiplier |
US4597053A (en) * | 1983-07-01 | 1986-06-24 | Codex Corporation | Two-pass multiplier/accumulator circuit |
US4575812A (en) * | 1984-05-31 | 1986-03-11 | Motorola, Inc. | X×Y Bit array multiplier/accumulator circuit |
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Also Published As
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