DE3923759C2 - Prozessor - Google Patents

Description

Die Erfindung bezieht sich auf einen Prozessor gemäß dem Oberbegriff von Anspruch 1.

Ein solcher Prozessor wird in der Firmenschrift: INTEL, 80386 Hardware Reference Manual, Intel Corp., 1987, Sei­ ten 1-1 bis 1-3 beschrieben, bei dem ein Microprozessor mit einem lokalen Bus und ein DMA-Controller mit einem Systembus verbunden ist. Zwischen dem lokalen Bus und dem Systembus ist ein Cache und ein dazugehöriger Cache-Con­ troller verbunden. Am Systembus hängen der Hauptspeicher und periphere Einheiten. Führt bei dem bekannten Prozes­ sor der DMA-Controller z. B. einen direkten Zugriff über den Systembus auf den Hauptspeicher aus, ist der System­ bus belegt. Eine gleichzeitige Kommunikation zwischen z. B. einer Tastatur als periphere Einheit am Systembus und dem Microprocessor ist dann nicht möglich, und Daten können während einem DMA-Zugriffs vom Operator nicht ein­ gegeben werden.

In IBM Tech. Discl. Bull., Vol. 26, No 3B, Aug. 1983, Seiten 1390 bis 1391, beschreibt ein Mikroprozessorsy­ stem, bei dem ein Controller einen Pseudo-DMA über einen lokalen Datenpuffer durchführen kann, aber nicht selbst auf einen Hauptspeicher des Mikroprozessorsystems zugrei­ fen kann.

Fig. 1 ist ein grundlegendes Blockdiagramm eines konventionellen Perso­ nalcomputers oder Prozessors, wie er z. B. auch in der oben zitierten Intel-Firmenschrift beschrieben wird. Die Bezugsziffer 1 bezeichnet einen Computerkör­ per. Der Computerkörper 1 besteht aus einem Hauptspeicher 11, einer Zentraleinheit (CPU) 12, um den Datentransfer zwischen dem Hauptspeicher und einer Eingabe- Ausgabe-Einheit zu steuern, und einen DMA-Controller 13, um den Datentransfer zwischen dem Hauptspeicher 11 und der Eingabe-Ausgabe-Einheit anstelle der CPU 12 zu steuern, um die Belastung der CPU 12 zu reduzieren oder um eine Hoch­ geschwindigkeitsübertragung der Daten zu erreichen. Ein jeder der vorgenannten Teile ist mit einem internen Bus 14, der sowohl einen Datenbus als auch einen Adressenbus aufweist, verbunden, über den die Daten zu einem jeden Teil übertragen werden. Der interne Bus 14 ist des weiteren mit einem Mensch-Maschinen-Interface 2 wie beispielsweise einer Tastatur 21 und einem Display-Monitor 22 u.dgl. verbunden, einem Bildscanner 3 zum Lesen eines Bildes, und einem Anzei­ gegerät 4 zum Anzeigen des vom Bildscanner 3 gelesenen Bil­ des, wobei der Datentransfer zum oder vom Hauptspeicher 11 von der CPU 12 oder dem DMA-Controller 13 gesteuert wer­ den soll.

Der Betrieb des Datentransfers wird nun im folgenden be­ schrieben. Im Computerkörper 1 werden Daten zum oder vom Hauptspeicher 11 entsprechend der Steuerung der CPU 12 über­ tragen, während ein Operator das Mensch-Maschinen-Interface 2 wie beispielsweise die Tastatur 21 und den Monitor 22 o.dgl. betreibt. Wenn das mittels des Bildscanners 3 zu lesende Bild auf dem Anzeigegerät 4 dargestellt werden soll oder das auf dem Anzeigegerät 4 dargestellte Bild im Haupt­ speicher 11 gespeichert werden soll, so werden die vom Bild­ scanner 3 gelesenen Bilddaten über den internen Bus zum Anzeigegerät 4 übertragen, so daß sie hierauf dargestellt werden, und dann werden die dargestellten Bilddaten über den internen Bus 14 vom Anzeigegerät 4 zum Hauptspeicher übertragen, so daß sie entsprechend der Steuerung des DMA- Controllers 13 anstelle der CPU 12 gespeichert werden, in­ dem die CPU 12 in einen HOLD-Zustand versetzt wird.

Ein wie oben aufgebauter Prozessor weist den Nach­ teil auf, daß sein Betrieb nicht effektiv durchgeführt wer­ den kann, da, wenn es sich bei den entsprechend der Steuerung des DMA-Controllers zu übertragenden Daten um eine große Datenmenge handelt, die CPU in einen HOLD- Zustand versetzt werden muß, während die Daten übertragen werden, mit dem Ergebnis, daß die von dem Mensch-Maschinen- Interface wie beispielsweise Tastatur oder Display-Monitor während dieser Zeit eingegebenen Daten ungültig werden.

Aufgabe der Erfindung ist es, einen Prozessor zu schaffen, der in der Lage ist, daß von einem Operator Daten selbst während der Datenübertra­ gung unter der Steuerung eines DMA-Controllers eingegeben werden können.

Diese Aufgabe wird durch den Prozessor nach Anspruch 1 gelöst. Demnach umfaßt der erfindungsgemäße Prozessor
einen Hauptspeicher zum Speichern von Daten,
einen CPU, durch die der Zugriff zum Hauptspeicher steuer­ bar ist,
einen DMA-Controller, über den der direkte Zugriff zum Haupt­ speicher ohne Steuerung der CPU steuerbar ist,
einen ersten Bus zum Übertragen von Daten zu oder vom Haupt­ speicher von oder zu hiermit verbundenen externen Peripherieein­ heiten unter der Steuerung des DMA-Controllers, wobei der DMA-Con­ troller z. B. das Abspeichern und/oder das Anzeigen von Bilddaten steuern kann,
einen zweiten Bus zum Übertragen von Daten zu oder von hiermit verbundenen externen Peripherieeinheiten unter der Steuerung der CPU, und
einen Puffer zum Verbinden des ersten und des zweiten Busses, wobei der DMA-Controller auf den zweiten Bus über den Puffer zugreifen kann und die CPU auf den ersten Bus über den Puffer zugreifen kann.

Vorteilhafte Weiterbildungen des Prozessors der vorliegenden Erfindung sind den Ansprüchen 2 bis 14 zu entnehmen.

Weitere Anwendungen und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung, in der ein Ausführungsbei­ spiel der Erfindung anhand der Zeichnung näher erläutert ist. In der Zeichnung zeigen:

Fig. 1 ein Blockdiagramm eines konventionellen Prozessors und

Fig. 2 ein Blockdiagramm eines Prozessors ent­ sprechend einem Ausführungsbeispiel der vorliegenden Erfin­ dung.

In Fig. 2 ist mit der Bezugsziffer 1 ein Computerkörper bezeichnet. Der Computerkörper 1 umfaßt einen Hauptspeicher 11, eine CPU 12 zum Steuern des Datentransfers zwischen dem Hauptspeicher 11 und einer Eingabe-Ausgabe-Einheit, und einen DMA-Controller 13, um die Belastung der CPU 12 zu reduzieren oder einen Hochgeschwindigkeits-Datentransfer zu erzielen und zum Steuern des Datentransfers zwischen dem Hauptspeicher 11 und der Eingabe-Ausgabe-Einheit anstel­ le der CPU 12. Als interner Bus ist ein CPU-Bus 15 (zweiter Bus) und ein DMA-Bus 16 (erster Bus) jeweils getrennt vorgesehen und jeweils sowohl mit einem Adressen-Bus und einem Daten-Bus versehen, um Daten unter der Steuerung der CPU 12 oder des DMA-Controllers 13 zu übertragen. Der CPU-Bus 15 und der DMA-Bus 16 sind miteinander über einen Puffer 17 verbunden. Der CPU- Bus 15 ist mit einem Mensch-Maschinen-Interface 2 wie bei­ spielsweise einer Tastatur 21 und einem Display-Monitor 22 o.dgl. verbunden und der DMA-Bus 16 mit dem Hauptspei­ cher 11. Der DMA-Bus 16 ist weiterhin sowohl mit einem Bild­ scanner 3 zum Lesen eines Bildes als auch einem Anzeigege­ rät 4 zum Darstellen des gelesenen Bildes mittels des Bild­ scanners 3 verbunden.

Im folgenden wird die Betriebsweise des Datentransfers be­ schrieben. Wenn das vom Bildscanner 3 gelesene Bild auf dem Anzeigegerät 4 dargestellt werden soll oder die Daten des dargestellten Bilds im Hauptspeicher 11 gespeichert werden sollen, so werden die Bildlesedaten über den DMA-Bus 16 zum Anzeigegerät 4 übertragen oder die Daten des darge­ stellten Bildes werden vom Anzeigegerät 4 über den DMA-Bus 16 unter der Steuerung des DMA-Controllers 13 zum Haupt­ speicher 11 übertragen. In anderen Worten ist es, nachdem der CPU-Bus 15 bei der Übertragung der Bilddaten nicht ver­ wendet wird, nicht notwendig, die CPU 12 in einen HOLD-Zu­ stand zu versetzen, und ein Operator kann selbst während Daten zwischen dem Hauptspeicher und der anderen Eingabe- Ausgabe-Einheit unter Verwendung des DMA-Bus 16 unter Steue­ rung des DMA-Controllers 13 übertragen werden, Daten durch Betreiben der Tastatur 21 oder des Monitors 22 eingeben.

Wenn andererseits der DMA-Bus 16 nicht verwendet wird, ist es möglich, auf den Hauptspeicher 11 zuzugreifen und die andere Eingabe-Ausgabe-Einheit mit dem DMA-Bus 16 zu verbin­ den, indem Daten vom CPU-Bus 15 über den Puffer 17 zum DMA- Bus 16 übertragen werden.

Wenn der DMA-Controller 13 den CPU-Bus 15 verwendet, so werden Daten vom DMA-Bus 16 über den Puffer 17 zum CPU-Bus 15 über­ tragen, indem die CPU 12 in einen HOLD-Zustand versetzt wird.

Obwohl im Falle des vorliegenden Ausführungsbeispiels als Mensch-Maschinen-Interface 2 eine Tastatur 21 und ein Display- Monitor 22 beschrieben sind, kann die gleiche Wirkung erzielt werden, wenn eine Maus, irgendeine Art von Interface-Ein­ richtung für eine Verbindungsnetz bzw. Netzwerk o.dgl. ange­ schlossen werden.

Obwohl im Falle des vorliegenden Ausführungsbeispiels ein Bildscanner 3 und ein Anzeigegerät 4 als an den DMA-Bus 16 ange­ schlossen beschrieben sind, kann eine gleiche Wirkung er­ zielt werden, indem ein Drucker, ein Sprachsynthesizer, ein erweiterter Speicher o.dgl. angeschlossen werden.

Claims (14)

1. Prozessor mit
einem Hauptspeicher (11) zum Speichern von Daten,
einer CPU (12), durch die der Zugriff zum Hauptspeicher steuer­ bar ist,
einem DMA-Controller (13), über den der direkte Zugriff zum Haupt­ speicher (11) ohne Steuerung der CPU (12) steuerbar ist,
einem ersten Bus (16) zum Übertragen von Daten zu oder vom Haupt­ speicher (11) von oder zu hiermit verbundenen externen Peripherieein­ heiten unter der Steuerung des DMA-Controllers (13), wobei der DMA-Con­ troller (13) z. B. das Abspeichern und/oder das Anzeigen von Bilddaten steuern kann,
gekennzeichnet durch einen zweiten Bus (15) zum Übertragen von Daten zu oder von hiermit verbundenen externen Peripherieeinheiten (21, 22) unter der Steuerung der CPU (12), und
einen Puffer (17) zum Verbinden des ersten (16) und des zweiten Busses (15), wobei der DMA-Controller (13) auf den zweiten Bus (15) über den Puffer (17) zugreifen kann und die CPU (12) auf den ersten Bus (16) über den Puffer (17) zugreifen kann.

2. Prozessor nach Anspruch 1, dadurch gekennzeichnet, daß mittels der CPU (12) über den Puffer (17) auf den Haupt­ speicher (11) zugegriffen werden kann, während der erste Bus (16) nicht tätig ist.

3. Prozessor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß mit dem ersten Bus (16) verbundene externe Peri­ pherieeinheiten (3, 4) mittels der CPU (12) über den Puffer (17) zugreifbar sind, während der erste Bus (16) nicht tätig ist.

4. Prozessor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der DMA-Controller (13) in der Lage ist, Daten mittels des zweiten Busses (15) zu übertragen, indem er einen HOLD-Befehl an die CPU (12) abgibt.

5. Prozessor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Daten Bilddaten sind.

6. Prozessor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die mit dem ersten Bus (16) verbundene externe Periphe­ rieeinheit ein Anzeigegerät (4) ist.

7. Prozessor nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die mit dem ersten Bus (16) verbundene externe Periphe­ rieeinheit ein Bildscanner (3) ist.

8. Prozessor nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die mit dem ersten Bus (16) verbundene externe Periphe­ rieeinheit ein Drucker ist.

9. Prozessor nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die mit dem ersten Bus (16) verbundene externe Periphe­ rieeinheit ein Sprachsynthesizer ist.

10. Prozessor nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die mit dem ersten Bus (16) verbundene externe Peri­ pherieeinheit ein erweiterter Speicher ist.

11. Prozessor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die mit dem zweiten Bus (15) verbundene externe Peri­ pherieeinheit eine Tastatur (21) ist.

12. Prozessor nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die mit dem zweiten Bus (15) verbundene externe Peri­ pherieeinheit ein Display-Monitor (22) ist.

13. Prozessor nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die mit dem zweiten Bus (15) verbundene externe Peri­ pherieeinheit eine Maus ist.

14. Prozessor nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die mit dem zweiten Bus (15) verbundene externe Periphe­ rieeinheit ein Interface-Board für ein Verbindungsnetz ist.