DE2855856C2

DE2855856C2 -

Info

Publication number: DE2855856C2
Application number: DE2855856A
Authority: DE
Inventors: Thomas F. Burlington Mass. Us Joyce; Thomas O. Newton Lower Falls Mass. Us Holtey; William Tewksbury Mass. Us Panepinto Jun.
Original assignee: Honeywell Bull Inc
Current assignee: Intel Corp
Priority date: 1977-12-22
Filing date: 1978-12-22
Publication date: 1989-08-03
Also published as: DE2855856A1; GB2011134B; GB2056134A; GB2056134B; GB2056135B; GB2056135A; GB2055233B; GB2011134A; FR2412910B1; FR2412910A1; GB2055233A

Description

Die Erfindung betrifft eine Datenverarbeitungsanlage gemäß dem Oberbegriff des Patentanspruchs und bezieht sich insbesondere auf Speicherhierarchien (langsamer Hauptspeicher großer Kapa zität und schneller Pufferspeicher oder Cachespeicher kleiner Kapazität) in Kleinrechnersystemen.

Bei konventionellen hierarchischen Speicherorganisationen mit einem Hauptspeicher und einem Cache besteht ein Problem im sog. Seitenwechsel (engl. Paging), d. h. dem Austausch ganzer "Sei ten" (Wortblocks) von Speicherbereichen zwischen Hauptspeicher und Cache. Paging-Verfahren zwischen Hauptspeicher und Cache sind z. B. bekannt aus der DE-OS 24 45 617 bzw. in Verbindung mit einer Zentraleinheit aus der DE-OS 26 05 617. Im Gegen satz zur vorliegenden Datenverarbeitungsanlage handelt es sich bei dem genannten Stand der Technik nicht um Anlagen mit System busleitungen, wo ein zentraler Datentransport zwischen allen möglichen Arten von EDV-Anschlußgeräten abgewickelt wird. Bei Datenbussystemen erfolgt ein weitgehend autonom gesteuerter Datenverkehr zwischen den verschiedenen, anden Datenbus ange schlossenen EDV-Geräten und Systemkomponenten, wie z. B. CPU, Hauptspeicher, E/A-Peripheriegeräte usw.). Hier kann es vorkom men, daß der Hauptspeicher von irgendwoher (z. B. von externen E/A-Geräten, Multiplexern od. ähnl.) Daten erhält, d. h. zuge spielt bekommt, wodurch sich die Daten in den "Seiten" gewisser maßen einseitig ändern, das heißt, wennn eben diese Seiten auch gerade im Cache stehen, so werden die Daten dort nicht geändert, so daß die CPU-Operationen mit Daten aus dem Cache zu Fehlern führen können, weil der Cache nicht aktualisiert wurde.

Aus der DE-OS 25 03 738 ist eine weitere hierarchische Speicher organisation mit Haupt- und Pufferspeicher und mit einem Ver gleicher bekannt, wobei die Adresse eines aufgrufenen Wort blocks mit allen in einem Adressenspeicher enthaltenen Adres sen verglichen wird und bei Übereinstimmung der der Adresse entsprechende Wortblock im Pufferspeicher ausgewählt und bei Nichtübereinstimmung der an dieser Adresse im Hauptspeicher be findliche Wortblock ausgewählt und zum Pufferspeicher und diese Adresse in den Adressenspeicher übertragen wird. Auch hier ist - wie schon bei dem eingangs erwähnten Stand der Technik - die Verbindung der Systemkomponenten anders als bei der gegen ständlichen Erfindung realisiert, nämlich nicht über einen Daten bus, sondern über eine eigens dafür vorgesehen Steueranordnung. Es stellt sich also auch hier das weiter oben bereits erwähnte Problem.

Die Zusammenschaltung von EDV-Geräten und Systemkomponenten über einen Datenbus ist an sich zwar bekannt, vgl. z. B. DE-OS 24 43 749 oder den Artikel "A systematic approach to the design of digital bussing structures" in Fall Joint Computer Conference 1972, S. 719-721, aber diese Veröffentlichungen behandeln nicht die Pro blematik hierarchischer Speicherorganisationen bei datenbus gekoppelten Systemkomponenten, insbesondere nicht, wie Austausch- und Aktualisierungsschaltmittel zu gestalten sind, um den oder die Cachespeicher auf einem gleichen Aktualisierungsstand zu halten wie den Hauptspeicher.

Es ist demnach die Aufgabe der vorliegenden Erfindung, bei hier archischen Speicherorganisationen in einer Datenverarbeitungs anlage, bei der die Systemkomponenten an einen gemeinsamen Da tenbus angeschlossen sind, die Aktualisierung des oder der Cache speicher in Bezug auf den Hauptspeicher sicherzustellen. Ins besondere wenn mehrere Prozessoren an den gemeinsamen Datenbus angeschlossen sind, muß der Cachespeicher eines bestimmten Pro zessors aktualisiert werden, d. h. er muß bzgl. seiner gespei cherten Daten immer die jeweils gültigen enthalten, auch in den Fällen, daß ein anderer Prozessor eine Datenveränderung im Haupt speicher veranlaßt.

Gelöst wird die vorstehend aufgezeigte Aufgabe durch die im Patentanspruch 1 angegebenen kennzeichnenden Merk male.

Anhand von Zeichnungen wird die Datenverarbeitungsanlage ge mäß der Erfindung nachstehend beispielsweise näher erläutert.

Fig. 1 zeigt in einem Blockdiagramm die gesamte Datenverarbeitungsanlage;

Fig. 2 zeigt in einem Blockdiagramm die Cachespeichereinheit;

Fig. 3 zeigt eine Verknüpfungsanordnung einer Taktsteuerschal tung und einer FIFO-Lese/Schreibsteuereinrichtung;

Fig. 4 zeigt einen Verknüpfungsschaltplan einer Steuer einrichtung mit einem Schreibadressenzähler und einem Lese adressenmultiplexer:

Fig. 5 zeigt in einem Verknüpfungsschaltbild eine Zyklussteuereinrichtung und eine Systembusleitungs- Steuereinrichtung;

Fig. 6 veranschaulicht in einem Zeitdiagramm eine Aus tauschoperation mit einem Verschachtelungs-Speicher;

Fig. 7 veranschaulicht in einem Zeitdiagramm eine Aus tauscheroperation mit einem zu einer Speicherbankanordnung gehörenden Speicher;

Fig. 8 zeigt Systembusleitungsformate;

Fig. 9 veranschaulicht anhand eines Flußdiagramms eine Austausch- und Aktualisierungsoperation;

Fig. 10 veranschaulicht in einem Zeitdiagramm einen Aktualisierungszyklus;

Fig. 11 zeigt die Auslegung von Adreßbits für einen Hauptspeicher und einen Cachespeicher;

Fig. 12 veranschaulicht die Beziehung zwischen einem Hauptspeicher und einem Cachespeicher einer Speicher bankanordnung:

Fig. 13 veranschaulicht die Beziehung zwischen einem verschachtelten Hauptspeicher und einem Cachespeicher;

Fig. 14 zeigt ein Verknüpfungsdiagramm einer Umlauf einrichtung;

Fig. 15 veranschaulicht anhand eines Zeit diagramms eine Qualitäts-Verknüpfungstestoperation;

Fig. 16 veranschaulicht anhand eines Flußdiagramms eine Qualitäts-Verknüpfungstestoperation.

Fig. 1 zeigt in einem Blockdiagramm ein Minirechner system, welches eine Zentraleinheit (abgek. CPU = Central Procossing Unit) 2, einen Hauptspeicher 3, einen Eingabe/Ausgabe-Multiplexer (abgek. IOM = Input/Output Multiplexer) 7, eine Systembusleitung 5, ein Cachespeicher verzeichnis und einen Datenpuffer (Cachespeicher) 1 sowie einen Systemunterstützungskanal 8 aufweist. Die normale Ausführung der Standard-Peripheriegeräte, die über den Systemunterstützungskanal 8 an das System an geschlossen sind, ist nicht dargestellt. Abgesehen von dem Systemunterstützungskanal 8 ist jede Einheit mit der Systembusleitung 5 über eine Schnittstellen signalbusleitung 4 verbunden. Der Systemunterstützungs kanal 8 ist mit dem Eingabe/Ausgabe-Multiplexer 7 über eine Eingabe/Ausgabe-Busleitung 9 verbunden. Darüber hinaus sind die Zentraleinheit 2 und der Cachespeicher 1 über eine private Schnittstellenbusleitung 6 verbun den. Der Eingabe/Ausgabe-Multiplexer 7, die Eingabe/ Ausgabe-Busleitung 9 und der Systemunterstützungskanal 8 gehören nicht zur eigentlichen Erfindung, weshalb sie nicht näher beschrieben werden.

Die Zentraleinheit 2 ist für die Verwendung als Nach richtenübertragungsnetzwerkprozessor ausgelegt; es handelt sich dabei um eine durch Firmware gesteuerte binär arbeitende Anlage mit 20 Bits pro Wort. Der Hauptspeicher 3 kann dem System in Moduln von 32 768 Wörtern bis zu maximal acht Moduln 262 144 Wör tern hinzugefügt werden. Der Hauptspeicher 3 besteht aus MOS-Speicherchips mit wahlfreiem Zugriff, wobei in jedem Chip 4096 Bits gespeichert werden. Der be treffende Hauptspeicher besitzt eine Lese/Schreib zykluszeit von 550 ns. Der Cachespeicher 1 stellt einen Hochgeschwindigkeitszwischenspeicher mit einer maximalen Lese/Schreibzyklusdauer von 240 ns dar. Die Zentraleinheit 2 fordert ein Datenwort aus dem Cache speicher 1 über die private Schnittstelle 6 an und erhält das Datenwort, sofert es im Cachespeicher 1 ent halten ist, in 110 ns über die private Schnittstellen busleitung 6. Wenn die angeforderten Daten nicht in dem Cachespeicher 1 enthalten sind, dann erhält die Zentral einheit 2 die Daten über den Hauptspeicher 3, die Systembus leitung 5, den Cachespeicher 1 und die private Schnittstellenbusleitung 6 in 960 ns. Wenn der Cachespeicher 1 nicht in dem System vorhanden wäre, dann würde die Leerzugriffszeit von der Zentraleinheit 2 zum Hauptspeicher 3 830 Nanosekun den betragen. Durch Anwendung der Voraufrufverfahren ge mäß der Erfindugn ist sichergestellt, daß in den meisten Fällen über 90% der angeforderten Datenwörter in dem Cachespeicher 1 gespeichert sind, wodurch der Durchsatz des Systems unter Verwendung des Cachespeichers 1 gegenüber einem System ohne Cachespeicher 1 erheblich ge steigert ist. Die Systembusleitung 5 ermöglicht jeg lichen zwei Einheiten an der Busleitung miteinander in Datenaustausch zu treten. Um eine entsprechende Nach richtenübertragung vorzunehmen, muß eine Einheit einen Busleitung-5-Zyklus anfordern. Wenn der Busleitungs-5- Zyklus erteilt wird, dann kann die betreffende Einheit irgendeine andere Einheit adressieren, die an der Bus leitung 5 angeschlossen ist. Die Eingabe/Ausgabe-Bus leitung 9 stimmt mit der Systembusleitung 5 hinsicht lich der Leistung und hinsichtlich der Signalgestaltung überein. Der Eingabe/Ausgabe-Multiplexer 7 steuert den Datenfluß zwischen der Busleitung 5 und den verschiedenen Datenübertragungen und peripheren Steuereinrichtungen des Systems über die Eingabe/Ausgabe-Busleitung 9. Der System unterstützungskanal 8 stellt ein mikroprogrammiertes peripheres Steuerwerk dar, welches die Steuerung über verschiedene Einrichtungen (nicht dargestellt) vor nimmt. Weitere Steuerwerke (nicht dargestellt) können ebenfalls an der Eingabe/Ausgabe-Busleitung 9 ange schlossen sein.

Die Zentraleinheit 2 aktualisiert die Daten in dem Hauptspeicher 3 dadurch, daß sie das Datenwort mit seiner den Hauptspeicher 3 betreffenden Speicheradres se und die in Frage kommenden Steuerungsausgangssignale über die Busleitung 5 aussendet. Der Cachespeicher 1 wird mit Rücksicht darauf, daß er die gesamte über die Busleitung 5 eintreffende Information in ein Register liest, aktualisiert, sofern das Datenwort in einem ent sprechenden Speicherplatz des Cachespeichers 1 ge speichert wird. Dadurch ist sichergestellt, daß die in dem jeweiligen Adressenspeicherplatz des Cache speichers 1 gespeicherte Information dieselbe Information ist, wie sie in dem entsprechenden Adressenspeicherplatz des Hauptspeichers 3 gespeichert ist.

Die Zentraleinheit 2 fordert Daten aus dem Cachespeicher 1 dadurch an, daß sie die erforderliche Adresse (PRA) über die private Schnittstelle 6 an den Cachespeicher 1 aus sendet. Wenn die Daten in dem Cachespeicher 1 gespeichert sind, dann werden die angeforderten Daten von dem Cache speicher 1 über die private Schnittstelle 6 an die Zen traleinheit 2 zurückgesendet. Wenn die angeforderten Daten hingegen nicht in dem Cachespeicher 1 enthalten sind, fordert der Cachespeicher 1 die Daten des Haupt speichers 3 über die Busleitung 5 an, und darüber hinaus fordert der Cachespeicher 1 drei zusätzliche Datenwörter aus den Adressenspeicherplätzen PRA+1, PRA+2 und PRA+3 für einen Verschachtelungsspeicher oder ein zusätzliches Datenwort aus dem Adressenspeicherplatz PRA+1 für einen Bankenspeicher an. Sobald die Datenwörter aus dem Haupt speicher 3 über die Busleitung 5 von dem Cachespeicher 1 aufgenommen sind, werden sie in den Cachespeicher 1 eingeschrieben und das angeforderte Datenwort wird aus dem Cachespeicher 1 über die private Schnittstelle 6 an die Zentraleinheit 2 ausgesendet.

Cachespeichereinheit

In Fig. 2, die aus vier Zeichnungsblättern besteht, ist die Cachespeichereinheit (Cachespeichersystem) in einem Blockdiagramm dargestellt; es umfaßt eine Busleitungs-Schnittstelleneinheit 10 (Blatt 1), eine Austausch- und Aktualisierungseinheit 11 (Blatt 3), ein Cache speicherverzeichnis und eine Datenpuffereinheit 12 (Blatt 4) so wie eine Adressensteuereinheit 13 und eine private Cachespeicher-Zentraleinheits-Schnittstelleneinheit 6 (Blatt 2). Der Informationsfluß ist am besten zu ersehen, wenn Blatt 2 auf der linken Seite, Blatt 1 auf der rechten Seite, Blatt 3 unterhalb des Blattes 1 und Blatt 4 unterhalb des Blattes 3 liegt.

Busleitungs-Schnittstelleneinheit

Die in Fig. 2 auf Blatt 1 dargestellte Busleitungs-Schnittstellenein heit 10 umfaßt Treiber 212, 214 und 218, Empfänger 213, 215 und 217 und eine Systembusleitungs-Steuerlogikein heit 219.

Die Busleitungs-Schnittstelleneinheit 10 ist an der Bus leitung 5 über die Schnittstellensignalbusleitung 4 ange schlossen. Die Busleitung 5, die Schnittstellensignal busleitung 4 und die Systembusleitungssteuereinrichtung 219 sind an anderer Stelle näher erläutert (siehe US-PS 39 93 981 und US-PS 40 30 075). Die betreffenden Einrichtungen werden hier nur in dem Um fang erläutert, wie dies im Zuge der Fortsetzung der Beschreibung erforderlich ist.

Zwischen der Busleitung 5 und dem Verbindungspunkt des Treibers 212 und des Empfängers 213 der Busleitungs- Schnittstelleneinheit 10 sind 18 Adressenleitungen BSAD 05-22 angeschlossen. Mit der Ausgangsseite sind die Empfänger 213, 215 und 217 an einem Puffer 203 (siehe Blatt 3) angeschlossen, der nach dem FIFO-Prinzip (FIFO ist die Abkürzung für "First In-First Out") arbeitet, gemäß dem die erste eingegebene Informationen auch die erste ausgegebene Information ist. An den Verbindungspunkt des Treibers 214 und des Empfängers 215 sind 20-Bit-Datenwortleitungen BSDT A, B, 00-15, BSDP 00, 08 angeschlossen. An dem Verbindungs punkt des Treibers 218 und des Empfängers 217 ist eine Anzahl von Steuersignalleitungen angeschlossen. Diese Steuerlogik signalisiert eine Busleitungsanforderung BSREQT, einen nunmehr laufenden Datenzyklus BSDCNN, eine Busleitungsquittung BSACKR, einen Busleitungs- Wartezustand BSWAIT, BSAD 23, die zweite Hälfte eines Buszyklus BSHBC und ein Busleitungs-Doppelmitnahmesignal BSDBPL für die Eingangsseite der Systembusleitungs steuereinrichtung 219 über den Empfänger 217. Die be treffenden Verknüpfungssignale werden an die übrigen Verknüpfungssteuereinheiten verteilt, die oben beschrie ben worden sind, und außerdem werden die betreffenden Signale über den Treiber 218 an die Busleitung 5 ausge sendet.

Das Datenzyklussignal MYDCNN- der Systembusleitungssteuerung 219 wird den Treibern 212, 214 und 218 zugeführt.

Die Ausgangsseite des Empfängers 213 ist mit der Signalbusleitung BSAD 08-17 mit der Zyklussteuerung 232 der Austausch- und Aktualisie rungseinheit 11 (Blatt 3) verbunden. Das Ausgangssignal (eine 18-Bit-Adresse BAOR 5-22) eines der Adressensteuereinheit 13 wird der Eingangsseite des Treibers zugeführt 212. Der Cachespeicher- Identifizierungscode 0002₈ und der Funktionscode 00₈ oder 01₈ werden an der Eingangsseite des Treibers 214 codiert, dessen Ausgangsseite mit den Datenleitungen BSFT A, B, 00-15 der Datenbusleitung 5 verbunden ist. Außerdem werden weitere noch zu beschreibende Steuersignale zwischen den Einheiten des Cachespeichers und der Systembussteuerung 219 übertragen.

Die Empfänger-Treiber-Paare 212, 214 und 215 bzw. 217 und 218 können beispielsweise 26S10-Schaltungen sein, wie sie auf Seite 4-28 des Katalogs "Schottky & Low Power Schottky Bipolar Memory, Logic & Interface", veröffentlicht von der Firma Advanced Micro Devices, 901 Thompson Place, Sunnyvalve, Californien, 94086, beschrieben sind.

Austausch- und Aktualisierungseinheit

Die in Fig. 2 auf Blatt 3 dargestellte Austausch- und Aktualisie rungseinheit 11 enthält den FIFO-Puffer (FIFO-Ein/Aus-Puffer) 203, ein ört liches Register (LR) 204, einen Puffer-Nebenwegtreibern 205, eine FIFO-Lese/Schreib-Steuerung 230, eine Takt steuerung 220 und eine Zyklussteuerung 232.

Die Austausch- und Aktualisierungseinheit 11 nimmt von der Busschnittstelleneinheit 10 her die 18-Bit-Aktuali sierungsadresse BSAD 05-22, das 20-Bit-Datenwort BSDT A, B, 00-15, BSDP 00, 08 und Steuersignale auf. Sämtliche Signale bzw. Daten werden über den FIFO-Puffer 203 und ihre entsprechenden Empfänger 213, 215 und 217 geleitet.

Der Eingang des Registers 204 und der Ausgang einer Austauschadressendatei (RAF) 206 in der Adressensteuer einheit 13 (Blatt 2) sind über eine 18 Leitungen umfassende Aus tauschadressensignalbusleitung AOR 05-22 verbunden. Die Signalbusleitungen FIFO 00-17, FIFO 19-38 und FIFO 18, 39-43 verbinden die Ausgangsseite des FIFO- Puffers 203 mit der Eingangsseite des Registers 204. Außerdem werden zwischen der Austausch- und Aktuali sierungseinheit 11 und den Einheiten des Cache speichers weitere noch zu beschreibende Steuersignale übertragen.

Eine 20 Bits führende Datenwortsignalbusleitung DATA 00-19+ verbindet die Ausgangsseite des Puffer-Nebenweg- Treibers 215 mit einem Verbindugnspunkt 216 in dem Cache speicherverzeichnis und der Datenpuffereinheit 12 (Blatt 4). Die 18 Leitungen umfassende Aktualisierungs- oder Austausch adressensignalbusleitung FIFO 00-17+ verbindet die Aus gangsseite des Registers 204 mit der Eingangsseite eines 2 : 1-Multiplexers 208. Die 20 Bits führenden Daten ausgangssignalleitungen DATA 00-19- verbinden die Aus gangsseite des Registers 204 mit einem Cachedatenpuf fer 201. Die Leseadressenzähler-Ausgangsverknüpfungs signale FRADDR und FRBDDR sowie auch die Ausgangssignale FWADDR und FWBDDR des Schreibadreßzählers und das Schreibtaktsignal FWRITE werden zwischen der FIFO- Lese/Schreib-Steuerung 210 und dem FIFO-Puffer 203 übertragen. Das Verknüpfungssignal CYFIFO wird zwischen der FIFO-Lese/Schreib-Steuerung 230, der Zyklussteuerung 232 und dem Register 240 übertragen. Das Verknüpfungs signal FIFO 41+ wird zwischen der FIFO-Bitposition 41 der Ausgangsseite des FIFO-Puffers 203 und den FIFO- Lesefreigabeanschlüssen für FIFO 00-17 übertragen. Die Verknüpfungssignale FIFO 41- werden zwischen der Aus gangsseite der FIFO-Bitposition 41 des FIFO-Puffers 203 und der Austauschadressendatei 206 übertragen.

Über die mit FIFO 18, 42, 43 bezeichneten Leitungen wird ein Lese-Adressen-Multiplexer 233 mit den entsprechenden Bit-Positionsausgängen des FIFO-Puffers 203 verbunden. Die das Verknüpfungssignal MAMREQ führende Leitung verbindet die Zyklussteuerung 232, die Systembusleitungssteuerung 219 und einen 2 : 1-Multiplex-Schalter 209. Die mit CLOCKO+ bezeichnete Leitung verbindet die Taktsteuerung 220, die Zyklussteuerung 232 und weitere Verknüpfungseinheiten, die weiter unten noch beschrieben werden. Die mit Verknüpfungssignal NO HIT+ be zeichnete Leitung verbindet die FIFO-Lese/Schreibsteuerung 230, die Zyklussteuerung 232 und ein NAND-Glied 231 des Cache- Speicher-Verzeichnisses und der Datenpuffer-Einheit 12 (Blatt 4). Die mit Verknüpfungssignal AUSTAUSCH bezeichnete Leitung verbindet die Ausgangsseite des Registers 204, den 2 : 1-Multiplexschalter 233 (Blatt 4) und eine Umlaufverknüpfungseinheit 224 (Blatt 4). Die mit Verknüpfungs signal FEMPTY- bezeichnete Leitung verbindet die FIFO-Lese/Schreib- Steuerung 230 und die Taktsteuerung 220. Die mit Verknüpfungs signal CACHRQ bezeichnete Leitung verbindet die Schnittstelle 6 (Blatt 2) und die Taktsteuerung 220, und die mit Verknüpfungssignal CYCADN bezeichnete Leitung ist an der Schnittstelle 6 von der Zyklus steuerung 232 her angeschlossen.

Der FIFO-Puffer 203 ist aus 4 44-Bit-Registern aufgebaut, die aus Speicherchips mit wahlfreiem Zugriff be stehen, z. B. Chips der Bezeichnung 74 LS 670, wie sie auf Seite 7-526 des TTL-Datenbuches für Entwicklungs ingenieure, 2. Auflage, 1976, der Firmas Texas Instruments, Dallas, Texas, beschrieben sind. Das Register 204 ist ein 44-Bit- Register, das aus herkömmlichen Flip-flops unter Anendung her kömmlicher Aufbautechniken besteht. Die Adressen-, Daten- und Steuerinformationen werden über die Verknüpfungssignalbusleitungen FIFO 00-17, FIFO 19-38 bzw. FIFO 18, 39-43 geleitet. Die Daten signalbusleitung FIFO 19-38 gibt ihre Daten über die Puffer- Nebenwegtreiber 205 ab, wenn das Verknüpfungssignal INTERG+ auf eine hohen Pegel übergeht. Die Puffer-Nebenwegtreiber 205 bestehen aus 74 Schaltungen der Bezeichnung 367, wie sie auf Seite 5-69 des vorerwähnten TTL-Datenbuches angegeben sind. Die FIFO-Lese/Schreib-Steuerung 230 gibt die Leseadressenzählersi gnale FRADDR und FRBDDR, die Schreibadressenzählersignale FWADDR und FWBDDR sowie ein Schreibtaktsignal FWRITE ab, um die FIFO- Register 203 zum Lesen und Schreiben auszuwählen. Nimmt ein FEMPTY-Signal einen hohen Signalpegel an, so zeigt dies an, daß der FIFO-Puffer nicht leer ist. Damit wird mi der zykli schen Steuerung mittels des Signals CLOCKO+ in der Taktsteu erung 220 begonnen. Das Auftreten eines Signals FIFO 41+ mit niedrigem Signalpegel zeigt an, daß das 18-Bit-Adressenfeld LR 0-17 des Registers 204 von der Austauschaddressendatei 206 her über die 18 Leitungen umfassende Signalbusleitung AOR 05-22 gefüllt wird.

Der Austauschzyklus läuft auf die Abgabe eines Speicheranforde rungs-Verknüpfungssignals CACHRQ von der Zentraleinheit 2 her ab. Wenn die benötigte Information nicht in dem Cachespeicher 1 enthalten ist, wird eine Anforderung nach der betreffenden Information von dem Cachespeicher 1 über die Busleitung 5 an den Hauptspeicher 3 ausgesendet. Die benötigte Information, die aus dem Hauptspeicher 3 über die Busleitung 5 eintrifft, wird an die Zentraleinheit 2 ausgesendet und in den Datenpuffer 210 ein geschrieben. Diese Operation wird als Austauschoperation bezeich net.

Der Cachespeicher 1 liest die gesamte auf der Busleitung 5 auf tretende Information in den FIFO-Puffer 203 ein. Wenn die betref fende Information den Hauptspeicher 3 zu aktualisieren hatte, dann führt der Cachespeicher 1 eine Prüfung durch, um festzu stellen, ob der betreffende Speicherplatz des Hauptspeichers 3 in dem Datenpuffer 201 gespeichert ist. Wenn der Informations adressenplatz in dem betreffenden Datenpuffer 201 gespeichert ist, dann wird das Datenwort in dem betreffenden Speicherplatz mittels des neuen Informationsdatenwortes aktualisiert. Diese Operation wird als Aktualisieren bezeichnet.

Cachespeicher und Datenpuffer

Die in Fig. 2 auf Blatt 4 dargestellte Cachespeicherverzeichnis und Datenpuffereinheit 12 umfaßt den Datenpuffer 201, das Verzeichnis 202, 4 Vergleicher 221 a-d, den 2 : 1-Multiplexerschalter 208, die Umlaufverknüpfungseinheit 224, einen 2 : 1-Multiplex-Schalter 223, 18 Inverter 225, NOR- Glieder 260 und 261, NAND-Glieder 262 und 263, 10 NAND- Cache-Verknüpfungsglieder 266 a-j bis 273 a-j, 1 NAND-Glied 231 und eine Verbindung 216. Der Datenpuffer 201 besteht aus einem ersten Datenpuffer 264, in welchem sog. linke Bytes gespeichert werden, und einem zweiten Datenpuffer 265, in dem rechte Bytes gespeichert werden.

Die Signalbusleitungen sind in der Beschreibung und den Figuren wie folgt kodiert. So stellt beispielsweise für die Zeilenadresse ADDR 00-07-10 die Bezeichnung ADDR den Signal namen dar. Die Bezeichnung ADDR 00-07 bezieht sich auf 8 Signalleitungen, die mit ADDR 00, ADDR 01 . . . ADDR 07 bezeich net sind. ADDR 00-07- bedeutet, daß die Signale einen niedrigen Pegel haben, wenn sie kennzeichnend sind für eine "1", und einen hohen Pegel haben, wenn sie kennzeichnend sind für eine "0". Mit ADDR 00-07-10 ist angegeben, daß es sich dabei um eine Signalbusleitung 10 mit einer 8-Bit-Zeilen adresse ADDR 00-07- handelt.

Die Adressensigalleitungen BAOR 05-22+ des Hauptspeichers 3 verbinden die Busleitung 6 und einen Eingang des 2 : 1-Multiplex- Schalters 208 des Cachespeicherverzeichnis- und Daten puffereinheit 12. Die Adressensignalleitungen FIFO 00-18+ verbinden die Ausgangsseite des Registers 204 mit der anderen Eingangs seite des 2 : 1-Multiplexers 208. Der 2 : 1-Multiplexer 208 ist mit seiner Ausgangssignalbusleitung ADDR 00-17+ mit 18 Invertern 225 verbunden, deren Ausgangssigale ADDR 00-17-10 in eine Zei lenadresse ADDR 00-07-10 und in eine Spaltenadresse ADDR 08-17-10 aufgeteilt sind. Die die Zeilenadresse ADDR 00-07-10 führende Leitung ist mit dem Verzeichnis 202 und dem einen Eingang jedes der 4 Vergleicher 221 a-d verbunden. Die die Spaltadresse ADDR 08-17-10 führende Leitung ist an dem Datenpuffer 201, dem Verzeichnis 202 und der Umlaufeinheit 224 angeschlossen. Die Zeilenadressen ADDR 00-07-20, -21, -22 und -23 treten auf Lei tungen auf, die mit dem jeweiligen zweiten Eingang der 4 Ver gleicher 221 a-d verbunden sind. Die 4 Ausgangssignale der Ver gleicher 221 a-d, nämlich die Verknüpfungssignale HIT 0-3+, treten an der Eingangsseite des 2 : 1-Multiplexers 223 auf. Die das Signal HIT 0+ führende Leitung ist an der Eingangs seite der 10 NAND-Glieder 226 a-j und der 10 NAND-Glieder 270 a-j angeschlossen. Die das Signal HIT 1+ führende Leitung ist an den Eingangsseiten der 10 NAND-Glieder 267 a-j und der 10 NAND-Glieder 271 a-j angeschlossen. Die das Signal HIT 2+ führende Leitung ist an den Eingangsseiten der 10 NAND-Glieder 268 a-j und der 10 NAND-Glieder 272 a-j angeschlossen. Die das Signal HIT 3+ führende Leitung ist an den Eingangsseiten der 10 NAND-Glieder 269 a-j und der 10 NAND-Glieder 273 a-j angeschlossen.

Die Ausgangsleitung der Umlaufschaltung 224, die das Signal 0-3+ führt, ist an der zweiten Ein gangsseite des 2 : 1-Multiplexers 223 angeschlossen. Die Aus gangsseite des 2 : 1-Multiplexers 223, die die Verknüpfungssignale 0-3 führt, ist an den Eingängen von 4 NAND-Gliedern 262 und von 4 NAND-Gliedern 263 angeschlossen. Die Ausgänge der 4 NAND-Glieder 262, welche die Verknüpfungssignale 0-1 A, 1-1 A, 2-1 A bzw. 2-1 A führen, sind an den mit 0-3 bezeichneten Anschlüssen des Datenpuffers 264 angeschlossen. Die Ausgänge der 4 NAND-Glieder 263, welche die Verknüpfungs signale 0-1 B, 1-1 B, 2-1 B bzw,. 3-1 B führen, sind an die mit 0-3 bezeichneten Anschlüsse des Datenpuffers 265 angeschlossen. Die Verknüpfungssignale 0-3-1 A werden den ersten Eingängen der 4 ODER-Glieder 274 a-d zugeführt; die Verknüpfungssignale 0-3-1 B werden zweiten Eingängen der 4 ODER-Glieder 274 a-d zugeführt. Die Ausgänge des NOR- Gliedes 274 a-d sind mit den Anschlüssen 0-3 des Verzeichnisses 202 verbunden.

Das Verknüpfungssignal FIFO 18+ tritt auf einer Leitung auf, die zwischen dem Ausgang der Bit-Position F/F 18 des Registers 204 (Blatt 3) und dem einen Eingang des NOR-Gliedes 260 ver läuft. Das Verknüpfungssignal FIFO 18- tritt auf einer Leitung auf, die den Ausgang der Bit-Position F/F 18 des Registers 204 mit einem Eingang des NOR-Gliedes 261 verbindet. Das Verknüpfungs signal BYTEMOD tritt auf einer Leitung auf, die zwischen der Aus gangsseite der Bit-Position F/F 39 des Registers 204 und den andere Eingängen der NOR-Glieder 260 und 261 verläuft, deren Aus gänge mit den Eingängen der 4 NAND-Glieder 262 und der 4 NAND-Glieder 263 verbunden sind. Die linken Byte-Signale DATA 00-09- werden den mit Levels 0-3 bezeichneten Eingängen des Datenpuffers 264 zugeführt, während die rechten Byte- Signale DATA 10-19- den mit Levels 0-3 bezeichneten Eingängen des Datenpuffers 265 zugeführt werden. Die Ausgangspegel 0-3 des Datenpuffers 264, die auf den 10 Signalleitungen umfassen den Busleitungen CADP 00-09, -10, -11, -12 und -13 auftreten, werden den entsprechenden Eingängen der NAND-Glieder 266 a-j, 267 a-j, 268 a-j bzw. 269 a-j zugeführt. Die Ausgangspegel 0-3 des Datenpuffers 265 treten auf den 10 Signalleitungen umfassenden Busleitungen CADP 10-19-10, -11, -12, -13 auf und werden den entsprechenden Eingängen der NAND-Glieder 270 a-j, 271 a-j, 272 a-j und 273 a-j zugeführt. Das Verknüpfungssignal INTERG- wird dem dritten Eingang der NAND-Glieder 266 a-j bis 273 a-j zuge führt, deren Ausgänge an dem Verbindungspunkt 216 angeschlossen sind. Die Datenwortsignalbusleitung CADP 00-19+ ist zwischen dem Verbindungspunkt 16 und der Schnittstelle 6 angeschlossen. Die Ausgangssignale HIT 0-3+ werden den 4 Eingängen des NAND- Gliedes 231 zugeführt, dessen Ausgang mit der Zyklussteuerung 232 und der FIFO-Lese/Schreib-Steuerung 230 verbunden ist. Die 2 : 1-Multiplexer 208 und 223 werden durch die Verknüpfungssignale ADDRSO+ bzw. AUSTAUSCH umgeschaltet. Das Verknüpfungssignal AUSTAUSCH wird der Umlaufschaltung 224 zugeführt.

Der Datenpuffer 201 besteht aus dem Datenpuffer 264, der das linke Byte 00-09- speichert, und dem Datenpuffer 265 der das rechte Byte 10-19- speichert. Jeder Datenpuffer 264 und 265 ist in 4 Ebenen organisiert, deren jede 1024 Bytes in 1024 Adressen speichert, und zwar durch die 10-Bit-Spaltenadressen ADDR 08-17-10. Wenn der Datenpuffer 201 adressiert wird, werden aus ihm 8 Bytes ausgelesen adressiert wird. Jedes Byte oder Wort wird in den Datenpuffer 201 in Abhängigkeit vom Auftreten des Steuersignals BYTEMOD (FIFO 39) eingeschrieben. Wenn das Verknüpfungssignal BYTEMOD mit nie drigem Signalpegel auftritt, dann treten die Ausgangssignale der NOR-Glieder 260 oder 261 mit hohem Signalpegel auf. Dadurch wird das ausgewählte Verknüpfungssignal WRITE 0, 1, 2 oder 3 über das NAND-Glied 262 und 263 weitergeleitet, um nämlich das linke Byte des Datenwortes in den Datenpuffer 264 und das rechte Byte des Datenwortes in den Datenpuffer 265 einzuschreiben. Wenn das Verknüpfungssignal BYTEMOD mit hohem Signalpegel auftritt, dann wird entweder das Ausgangssignal der NOR-Gliedes 260 oder das Ausgangssignal des NOR-Gliedes 261 mit hohem Signalpegel auftreten. Welches der betreffenden Ausgangssignale mit hohem Signalpegel auftreten wird, hängt von dem eingangsseitig dem NOR-Glied 260 oder 261 zugeführten Verknüpfungssignal FIFO 18 ab. Dadurch wird eines der Verknüpfungssignale WRITE 0-3-1 A oder 0-3-1 B ausgewählt, um das ausgewählte Byte in den Datenpuffer 201 einzuschreiben. Das Verzeichnis 202 ist ebenfalls in 4 Ebenen organisiert, deren jede 1024 Speicherplätze enthält. Jeder Speicherplatz speichert eine 8-Bit-Zeilenadresse. Wenn die 10-Bit-Spaltenadresse ADDR 08-17-10 der Eingangsseite des Ver zeichnisses 202 zugeführt wird, dann werden 4 8-Bit-Zeilenadressen ADDR 00-07-20, -21, -22 und -23 aus den 4 Ebenen des Verzeich nisses 202 für die 4 Vergleicher 221 a-d ausgelesen. Diese Zeilen adressen werden mit der eingangsseitigen Zeilenadresse ADDR 00-17-10 verglichen. Wenn im Zuge dieses Vergleichs eine Über einstimmung festgestellt wird, dann wird ein "Treffer"-Signal HIT 0+, HIT 1+, HIT 2+ oder HIT 3+ mit hohem Pegel auftreten, wodurch das ausgewählte Ausgangssignal des Datenpuffers 201 über die in Frage kommende Verknüpfungsschaltungen 266 a-j bis 273 a-j über den Verbindungspunkt 216 an die Zentraleinheit abgegeben wird.

Wenn ein Datenwort in dem Datenpuffer 201 auszutauschen ist, dann wählt die Umlaufeinrichtung 224 die Ebenen des Verzeich nisses 202 und des Datenpuffers 201 für den entsprechenden Austausch aus, indem eines der Ebenen-Signale 0-3+ auf einen hohen Pegel gebracht wird. Der 2 : 1-Multiplexer 223 wählt dieses Signal aus, da das Verknüpfungssignal Austausch mit hohem Pegel auftritt und Verknüpfungssignal WRTPLS- den 2 : 1-Multiplexer 223 freigibt.

In einem Aktualisierungsbetrieb wird das ausgewählte Treffer- Leitungssignal HIT 0-3+ durch den 2 : 1-Multiplexer 223 durch geschaltet und mittels des Inverters 255 invertiert zur Frei gabe der ausgewählten Ebene des Datenpuffers 201 abgegeben. Dadurch wird das Datenwort 00-19- in der ausgewählten Spaltenadresse ADDR 08-17-10 eingeschrieben. Der 2 : 1-Multiplexer 223 wird durch das Verknüpfungssignal WRTPLS- freigegeben.

Die Umlaufschaltung 224 weist 2 1-Bit-Speicher mit wahl freiem Zugriff auf, die durch 1024 Adressen adressierbar sind. Für jeden Adressenspeicherplatz werden in jedem RAM- Speicher 2 Bits gespeichert, die auf ihre Dekodierung hin die nächste Ebene der zu ersetzenden Spaltenadresse auswäh len.

Das CachespeicherVerzeichnis 202 und der Daten puffer 201 sind so ausgelegt, daß sie Speicherchips mit wahlfreiem Zugriff verwenden, z. B. vom Typ 93 LS 425. Die Umlaufeinrichtung 224 ist so ausgelegt, daß sie Speicher chips mit wahlfreiem Zugriff z. B. vom Typ 93 415 verwendet. Diese Speicherchips sind auf Seiten 7-119 bzw. 7-70 des Buches "Bipolar Memory Data Book", 1977, von Fair child Camera ans Instrument Co., Montain View, Californien, beschrieben. Die Verknüpfungsschaltungen des Vergleichers 221 a-d sind durch mit hoher Geschwindigkeit arbeitende 6-Bit-Identitätsvergleicherschaltungen gebildet, wie sie von der Firma Fairchild unter der Bezeichnung TTL/MSI 93 S 47 herge stellt werden. Die 2 : 1-Multiplexer 208 und 223 sind Verknüpfungs schaltungen mit der Bezeichnung 75 S 157, wie sie auf Seite 7-181 des zuvor erwähnten TTL-Datenbuches beschrieben sind.

Adressensteuereinheit

Die in Fig. 2 auf Blatt 2 dargestellte Adressensteuereinheit 13 enthält das Adressenregister AOR 207, die Austauschadressenkartei RAF 206, einen Addierer 211, ein UND-Glied 236, ein UND-Glied 240, ein NAND-Glied 241, ein EXCLUSIV-ODER-Glied 237, einen 2 : 1-Multiplexer 209, den Lese adressenmultiplexer 233, einen Schreibadressenzähler 234 und eine AOR- und RAF-Steuereinheit 235. Die Adressensignalleitungen BAOR 05-22+ der Zentraleinheit 2 verbinden die Schnittstelle 6 mit der einen Eingangsseite eines 2 : 1-Multiplexers 209. Die das Verknüpfungssignal MEMREQ führende Leitung verbindet die Zyklussteuerung 232 mit dem Auswahlanschluß des 2 : 1-Multiplexers 209. Die das Verknüpfungssigal MEMREQ- und CYQLTO- führende Leitung verbindet die Zyklussteuerung 232 und die Eingänge eines NAND-Gliedes 241, dessen Ausgang an dem Auswahleingang des 2 : 1-Multiplexers 209 angeschlossen ist. Die das Ausgangssignal des Addierers 211 führenden Signalleitungen AOR 05-22+ sind an dem anderen Eingang des 2 : 1-Multiplexers 209 angeschlossen, dessen Ausgangssignalleitungen BAOR 05-22 an den Eingängen des Adreßregisters 207 und der Austauschadressendatei 206 ange schlossen sind. Die Signalbusleitung 05-22+10 ist zwischen dem Ausgang des Adreßregisters 207 und den Eingängen des Addierers 211 und des Treibers 212 angeschlossen. Das Adreßregister 207 ist als 18-Bit-Register organisiert, welches aus herkömmlichen Flip-Flops besteht. Die Austauschadressendatei 206 ist aus 4 18-Bit-Registern aufgebaut und unter Verwendung der zuvor erwähnten Speicherchips 75 LS 670 mit wahlfreiem Zugriff rea lisiert. Die die Verknüpfungssignale ADDRR 0 und ADDRR 1 führenden Leitungen verbinden den Schreibadressenzähler 234 und die Aus tauschadressendatei 206, die AOR- und RAF-Steuereinrichtung 235, das UND-Glied 236 und das EXKLUSIV-ODER-Glied 237. Die das Verknüpfungssignal CYQLTO- führende Leitung verbindet die Zyklus steuerung 232 und einen Eingang des UND-Gliedes 236. Der Aus gang des UND-Gliedes 236 ist an dem Anschluß +2 des Addierers 211 angeschlossen. Der Ausgang des EXKLUSIV-ODER-Gliedes 237 ist an dem Eingang des UND-Gliedes 240 angeschlossen, dessen Ausgang an dem Anschluß +1 des Addierers 211 angeschlossen ist. Die das Verknüfungssignal CYQLTO+ führende Leitung verbindet die Zyklussteuerung 232 und den anderen Eingang des UND-Gliedes 240. Die die Verknüpfungssignale ADDRWD+0 B und ADDRWD+0 A führenden Leitungen verbinden den Leseadressenmultiplexer 233 und die Austauschadressendatei 206. Eine das Verknüpfungs signal AORCNT führende Leitung verbindet die AOR- und RAF- Steuerung 235 und den Schreibadressenzähler 234. Die die Verknüpfungssignale BAWRIT und BAORCK führenden Leitungen verbinden die AOR- und RAF-Steuerung 235 mit der Austausch adressendatei 206 bzw. dem Adressenregister 207.

Zur Durchführung der verschachtelten Speicheroperation lädt die Adressensteuereinheit 13 das Adressenregister 207 mit der Speicheranforderungsadresse mit PRA, die über die Busleitung 5 an den Hauptspeicher 3 in einem aus Fig. 8b ersichtlichen Format während eines ersten Speicher anforderungszyklus ausgesendet wird. Das Adressenregister 207 wird dann mit PRA+1 geladen, d. h. mit der Speicheranforderungs adresse, die über die Busleitung 5 an den Hauptspeicher 3 in dem aus Fig. 8b ersichtlichen Format während des 2. Speicheranforderungszyklus ausgesendet wird. Die Austausch adressendatei 206 wird in aufeinanderfolgenden Speicherplätzen mit PRA, PRA+1, PRA+2 und PRA+3 geladen, und zwar unter der Steuerung durch den Schreibadressenzähler 234, den Addierer 211 und die AOR- und RAF-Steuerung 235. Diese Adressen werden an das Adressenfeld des örtlichen Registers 204 abgegeben, wenn die Information in dem aus Fig. 8c ersichtlichen Format von dem Hauptspeicher 3 über die Busleitung 5 an den Cache speicher 1 ausgesendet wird. Für die Bankenspeicheroperation der Adressensteuereinheit 13 lädt die Verknüpfungsschaltung in das Adressenregister 207 die Speicheranforderungs adresse PRA der Zentraleinheit 2, welche über die Busleitung 5 an den Hauptspeicher 3 in dem aus Fig. 8b ersichtlichen Format wähend des Speicheranforderungszyklus ausgesendet wird. Die Austauschadressendatei 206 wird in aufeinanderfolgenden Speicher plätzen mit PRA und PRA+ geladen, und zwar unter der Steuerung durch den Schreibadressenzähler 234. Diese Adressen werden an das Adressenfeld des örtlichen Registers 204 dann abgegeben, wenn die Information in dem aus Fig. 8c ersichtlichen Format von dem Hauptspeicher 3 über die Busleitung 5 an den Cache speicher 1 ausgesendet wird. Der Leseadressen-Multiplexer 23 wählt den Adressenspeicherplatz der Austauschadressendatei 206 für das Auslesen aus dem Register 204 aus, und zwar für jede Antwort von dem Hauptspeicher 3 über die Busleitung 5 für die Leseanforderung des Cachespeichers 1. Der Addierer 211 gibt über die Ausgangssignalleitungen AORO 05-22+ die in dem Adreß register 207 gespeicherten Adresse ab, die unter der Steuerung durch das UND-Glied 236 und 237 um +1 oder +2 erhöht ist. Wenn der Schreibadressenzähler 234 in dem Speicherplatz 03 gesetzt ist, treten die Verknüpfungssignale ADDRR 0+ und ADDRR+ mit hohem Pegel auf, wodurch das UND-Glied 236 den Eingang +2 des Addieres 211 freigibt. Wenn der Schreibadressenzähler an den Speicherplätzen 01 oder 02 gesetzt ist, dann gibt das Ausgangs signal des EXKLUSIV-ODER-Gliedes 237 den Eingang +1 des Addierers 211 frei. Der Addierer 211 ist eine Verknüpfungsschaltung mit der Bezeichnung 74 283, wie sie auf Seite 7-415 des zuvor er wähnten TTL-Datenbuches beschrieben ist.

Während des QTL-Betriebs (QLT = Qualitätsverknüpfungstest) wird das am Eingang des UND-Gliedes 236 auftretende Verknüpfungssignal CYQLTO- mit niedrigem Pegel auftreten und den Eingang +2 des Addierers 211 auf niedrigem Pegel halten. Das Verknüpfungssignal CYQLTO+, d. h. das Eingangs signal für das UND-Glied 240, gibt den Eingang +1 des Addierers 211 frei.

Cachespeicher-Zentraleinheit-Schnittstelle

Die in Fig. 2 auf Blatt 2 gezeigte Schnittstelle 6 zwischen dem Cachespeicher und der Zentraleinheit enthält eine 18 Leitungen umfassende Adressen signalbusleitung BAOR 05-22, eine 20 Leitungen umfassende Da tensignalbusleitung CADP 00-19 und eine Steuersignalbusleitung mit einer Anzahl von Signalleitungen. Zwei der Steuersignal leitungen CACHRQ führen das Cachespeicher-Anforderungsverknüpfungs signal und das Signal CYCADN, das Cachespeicher-Erledigungs verknüpfungssignal. Hierauf wird weiter unten noch einge gangen werden.

Die nachfolgend aufgeführten Signale sind die auf der Bus leistung 5 auftretenden Steuersignale, die zur Erläuterung der Erfindung erforderlich sind.

Speicherauffrischsignal (BSMREF)

Das Signal BSMREF zeigt bei hohem Pegel an, daß die Adressen leitungen BSAD 05-22 eine Speicher-3-Wortadresse enthalten, und es zeigt bei niedrigem Pegel an, daß die Adres senleitungen BSAD 08-23 eine Kanaladresse und einen Funktions code enthalten.

Bus-Schreibsignal (BSWRIT)

Das Signal BSWRIT zeigt bei hohem Pegel an, daß eine Hauptein heit eine Untereinheit zur Ausführung eines Schreibzyklus an fordert.

Signal betreffend die zweite Hälfte des Buszyklus (BSSHBC)

Das Signal BSSHBC zeigt bei hohem Pegel an, daß der Haupt speicher 3 an den Cachespeicher 1 eine zuvor von diesem angeforderte Information aussendet.

Doppel-Wegnahmesignal (BSDBPL)

Das Signal BSDBPL tritt mit hohem Pegel dann auf, wenn es von dem Cachespeicher 1 an den Hauptspeicher 3 ausgesendet wird, um dem Hauptspeicher 3 zu signalisieren, daß Daten in einem Doppel-Wegnahmebetrieb zu lesen sind. Es tritt auch mit hohem Pegel auf, wenn es von dem Hauptspeicher 3 an den Cachespeicher 1 mit dem ersten Wort einer Zwei-Wort-Antwort auf eine Speicheranforderung hin ausgesendet wird. Das Signal BSDBPL tritt hingegen mit niedrigem Pegel auf, wenn es vom Hauptspeicher 3 an den Cachespeicher 1 mit dem zweiten Wort einer Zwei-Wort-Antwort auf die Speicheranfor derung hin ausgesendet wird. Die ermöglicht dem Hauptspeicher 3, ein Wort oder zwei Wörter an den Cachespeicher auszusenden. Wenn beispielsweise das Speicheranforderungsadreß signal PRA die Adresse hoher Wertigkeit einer Speicherbank ist, dann wird das Signal BSDBPL mit niedrigem Pegel auftreten, wodurch angezeigt wird, daß lediglich ein Wort auf die Spei cherungsanforderung hin übertragen wird.

My-Quittungssignal (MYACKR)

Das Signal MYACKR wird mit hohem Pegel von dem Cachespeicher 1 an die Systembusleitung 5 ausgesendet um anzuzeigen, daß der Cachespeicher 1 eine Datenwortübertragung von dem Hauptspeicher 3 über die Systembusleitung 5 annimmt.

My-Busanforderungssignal (MYREQT)

Das Signal MYREQT wird mit hohem Pegel von dem Cachespeicher 1 an die Systembusleitung 5 ausgesendet um anzuzeigen, daß der Cachespeicher 1 einen die Systembusleitung 5 einschließen den Zyklus anfordert.

Vorliegender My-Datenzyklus (MYDCNN)

Das Signal MYDCNN zeigt bei Auftreten mit hohem Pegel an, daß der Cachespeicher 1 eine Information über die Systembusleitung 5 zu dem Hauptspeicher 3 überträgt.

Vorliegender Datenzyklus (BSDCNN)

Das Signal BSDCNN zeigt bei Auftreten mit hohem Pegel an, daß der Hauptspeicher 3 eine Information an die Busleitung 5 für die Verwendung durch den Cachespeicher 1 abgegeben hat.

Quittungssignal (BSACKR)

Das Signal BSACKR zeigt bei Auftreten mit hohem Pegel dem Cachespeicher an, daß der Hauptspeicher 3 die von dem Cache speicher 1 ausgesendete Speicheranforderung aufgenommen hat.

Wartesignal (BSWAIT)

Das Signal BSWAIT zeigt bei Auftreten mit hohem Pegel dem Cachespeicher 1 an, daß der Hauptspeicher 3 belegt ist und die Speicheranforderung zu diesem Zeitpunkt nicht annehmen kann.

Busleitungs-Anforderungssignal (BSREQT)

Das Signal BSREQT zeigt bei Auftreten mit hohem Pegel dem Cachespeicher 1 an, daß ein an der Systembusleitung 5 ange schlossenes System einen Buszyklus angefordert hat.

Byte-Betriebs-Signal (BSBYTE)

Das Signal BSBYTE zeigt bei Auftreten mit hohem Pegel eine Byte-Übertragung anstatt eine Wortübertragung an.

Haupt-Löschsignal (CLEAR-)

Das Signal CLEAR- bereitet bei Auftreten mit niedrigem Pegel den Cachespeicher durch Zurücksetzen der Verknüpfungsschaltungs anordnung vor. Wenn das Signal CLEAR- ansteigt, wird die Qualitäts verknüpfungstest-Operation begonnen.

Taktsteuerung

Unter Bezugnahme auf Fig. 3, Blatt 2 wird nun die Taktsteuerung 220 beschrieben. Das Cachespeicher-Anforderungsverknüpfungssignal CACHRQ wird einem Rückstellanschluß eines Flip-Flops 301 und einem Eingangsanschluß eines NAND-Gliedes 302 zugeführt. Ein Taktsignal CLOCKO+ wird dem CKL-Anschluß des Flip-Flops 301 zugeführt. Das Ausgangssignal am Ausgang des Flip-Flops 301 wird dem zweiten Eingang des NAND-Gliedes 302 zugeführt. Das Ausgangssignal CPUREQ+0 A eines NAND-Gliedes 306 wird dem dritten Eingang des NAND-Gliedes 302 zugeführt, dessen Ausgang mit einem Eingang einer 30-ns-Verzögerungsleitung 303 und mit einem Eingang eines NAND-Gliedes 304 verbunden ist. Der Ausgang der Verzögerungsleitung 303 ist an dem anderen Eingang eines NAND- Gliedes 364 angeschlossen. Der Q-Ausgang des Flip-Flops 301, der das Verknüpfungssignal BLKREQ+ führt, ist mit einem D-Eingang und dem Rücksetzeingang des Flip-Flops 305 verbunden. Das Verknüpfungssignal "1" wird dem Setzeingang des Flip-Flops 305 zugeführt. Ein Verknüpfungssignal MYACKR wird dem Eingang CLK des Flip-Flops 305 zugführt. Das am Q-Ausgang auftreten de Signal INTERG+ wird den Puffer-Nebenwegtreibern 205 zuge führt, und das bei auftretende Ausgangssignal INTERG- wird der Eingangsseite der (HIT 0-3+)-NAND-Glieder 251 a-t, 252 a-t, 253 a-t und 254 a-t in dem Cachespeicherverzeichnis und der Datenpuffereinheit 12 zugeführt. Das Verknüpfungssignal PEMPTY-20 wird dem einen Eingang des UND-Gliedes 324 und dem einen Eingang des Inverters 307 zugeführt. Ein Verknüpfungs signal MEMREQ wird dem einen Eingang des NAND-Gliedes 306 zugeführt. Ein Verknüpfungssignal ADDRSO-, welches am - Ausgang des Flip-Flops 309 auftritt, wird dem anderen Eingang des UND-Gliedes 306 zugführt. Das Verknüpfungssignal CYQLTO+ wird zwischen der Zyklussteuerung 232 und dem dritten Eingang des NAND-Gliedes 306 übertragen. Das am Ausgang Q des Flip-Flops 309 auftretende Verknüpfungssignal ADDRSO+ wird dem Auswahleingang des 2 : 1-Multiplexers 208 in dem Cache speicherverzeichnis und der Datenpuffereinheit 12 zugeführt. Das Ausgangssignal des NAND-Gliedes 308 wird dem SET-Anschluß zugeführt; das Signal CLOCKO+ wird dem CLK-Anschluß zugeführt, und ein generelles Löschsignal CLEAR wird dem Rückstellan schluß des Flip-Flops 309 zugeführt. Die Verknüpfungssignale CYFIFO+0 A und CYWRIT+0 A werden den entsprechenden Eingängen des NAND-Gliedes 308 zugeführt. Ein Verknüpfungssignal CPUREQ wird vom Ausgang des NAND-Gliedes 304 einem Setzanschluß des Flip-Flops 313 zugeführt. Ein Verknüpfungssignal FEMPTY- wird dem Rückstellanschluß des Flip-Flops 313 vom Ausgang eines Inverters 319 zugeführt. Das am Ausgang des Flip-Flops 313 auftretende Verknüpfungssignal FEMTPY+20 und das am Ausgang Q des betreffenden Flip-Flops auftretende Verknüpfungssignal FEMPTY-20 werden der Eingangsseite eines NOR-Gliedes 310 zuge führt. Ein Verknüpfungssignal CYREAD wird vom Ausgang Q eines Flip-Flops 330 dem dritten Eingang des NOR-Gliedes 310 zugeführt, und das Signal CLOCKO+ wird dem vierten Eingang des NOR-Gliedes 310 zugeführt. Das Ausgangssignal des NOR- Glieds 310 wird einem Eingang des NOR-Gliedes 311 zugeführt. Das Signal CLOCKO+ wird dem Eingang eines Inverters 312 zugeführt. Ein Eingangssignal CLOCKO- vom Inverter 312 wird einem Eingang eines NAND-Gliedes 315 zugeführt.

Die Taktsteuerung 220 gibt ein Zeitsteuersignal CLOCLO+ zur zeitlichen Steuerung der VerknüpfungsSchaltungen des Cache speichers 1 ab. Das Signal CLOCKO+ beginnt einen zyklischen Betrieb entweder auf eine Speicheranforderung von der Zentral einheit 2 in oder mit dem Laden des FIFO-Puffers 203 mit der Information von der Busleitung 5. Im Falle des Vorliegens einer Speicheranforderung von der Zentraleinheit 2 wird das Verknüpfungssignal CACHRQ, das Eingangssignal des NAND-Glie des 302, mit hohem Pegel auftreten, wodurch das Ausgangssignal des betreffenden NAND-Gliedes einen niedrigen Pegel annimmt. Die anderen beiden Eingangssignale des NAND-Gliedes 302, nämlich die Signale BLKREO- und CPUREQ+0 A, treten zu diesem Zeitpunkt mit hohem Pegel auf. Das Flip-Flop 301 ist nicht gestzt, so daß der Ausgang einen hohen Pegel führt. Beide Eingänge des NAND-Gliedes 306 führen einen niedrigen Signalpegel, so daß das Ausgangssignal des betreffenden NAND-Gliedes einen hohn Pegel führt. Wenn das Ausgangssignal des NAND-Gliedes 302 einen niedrigen Pegel annimmt, wird ein Eingangssignal des NAND-Gliedes 304 einen niedrigen Pegel annehmen, und 30 Nanosekunden später wird das andere Eingangssignal einen niedri gen Pegel annehmen, und zwar aufgrund der Verzögerung in der Verzögerungsleitung 303. Das mit niedrigem Pegel auftretende verzögerte Signal bewirkt, daß das Verknüpfungssignal CPUREQ mit hohem Pegel auftritt. Das Verknüpfungssignal CPUREQ zum Setz-Eingang des Flip-Flops 313 bewirkt bei Auftreten mit hohem Pegel, daß das Q-Ausgangssignal FEMPTY-20 mit niedri gem Pegel auftritt. Das Flip-Flop 313 ist eine Verknüpfungs schaltung mit der Bezeichnung 74 S 74; dieses Flip-Flop gibt an den beiden Ausgängen Q und Ausgangssignale mit hohem Pegel ab, wenn an den Eingängen SET und PRESET Eingangssignale mit niedrigem Pegel auftreten. Das Flip-Flop 74 S 74 ist auf Seite 5-22 des oben erwähnten TTL-Datenbuches beschrieben.

Das Verknüpfungssignal FEMPTY-20 bewirkt bei Auftreten mit niedrigem Pegel, daß das Ausgangssignal des NOR-Gliedes 310 mit hohem Pegel auftritt, wodurch veranlaßt wird, daß das Ausgangszeitsteuersignal CLOCKO+ des NOR-Gliedes 311 mit niedrigem Pegel auftritt. 50 Nanosekunden später bewirkt das Ausgangssignal der Verzögerungsleitung 314, daß das Eingangs signal am anderen Eingang des NOR-Gliedes 311 auf niedrigen Pegel absinkt, wodurch das Zeitsteuersignal CLOCKO+ auf hohen Pegel gebracht wird. Das Zeitsteuersignal CLOCKO+ bewirkt mit Übergang auf den hohen Signalpegel das Setzen des Flip-Flops 301, wodurch das am Ausgang dieses Flip-Flops auftretende Verknüpfungssignal BLKREQ- mit niedrigem Pegel auftritt. Da durch wird das Ausgangssignal des NAND-Gliedes 302 entsprechend eingestellt und damit das Ausgangsverknüpfungssignal CPUREQ des NAND-Gliedes 304. Ferner wird das Eingangssignal am Setz Eingang des Flip-Flops 313 auf einen niedrigen Pegel ge bracht, wodurch das Verknüpfungssignal PEMPTY-20 auf einen hohen Pegel eingestellt wird. Dadurch bleibt das Zeitsteuersignal CLOCKO+ am Ausgang des NOR-Glieds 311 auf hohem Pegel. Das Zeitsteuersignal CLOCKO+ verbleibt auf hohem Pegel so lange, wie das Verknüpfungssignal CACHRQ auf hohem Pegel verbleibt. Das Verknüpfungssignal CACHRQ verbleibt so lange auf hohem Pegel, bis die Zentraleinheit 2 das angeforderte Datenwort auf nimmt und bis das Cachespeicher-Erledigungs-Verknüpfungssignal CYCADN an die Zentraleinheit 2 ausgesendet worden ist.

Das Flip-Flop 313, welches den Zyklusstart des Signales CLOCKO+ steuert, wird außerdem durch das Laden des FIFO-Puffers 205 ge steuert. Die Schreibadressenzähler-Flip-Flops 316 und 317 in der FIFO-Lese/Schreib-Steuerung 230 schalten auf den nächsten Speicherplatz weiter, nachdem sie die Quittungs information von der Busleitung 5 her aufgenommen haben (das Signal BSACKR tritt mit hohem Pegel auf). Dadurch wird das Ausgangssignal des Vergleichers 318, das Verknüpfungs Signal FEMPTY+, auf einen niedrigen Pegel gebracht, wodurch das Ausgangsverknüpfungssignal FEMPTY- des Inverters 319 auf einen hohen Pegel gebracht wird. Bei mit hohem Pegel auftretendem Verknüpfungseingangssignal FEMPTY- am Rückstelleingang des Flip-Flops 313 wird das Ausgangsverknüpfungssignal FEMPTY+20 am Ausgang dieses Flip-Flops mit niedrigem Pegel auftreten, wodurch das zyklische Auftreten des Zeitsteuer signals CLOCKO+ wie zuvor beginnt. In diesem Fall tritt das Zeitsteuersignal CLOCKO+ so lange zyklisch auf, wie eine In formation in dem FIFO-Puffer 203 enthalten ist. Das Ver knüpfungssignal FEMPTY- tritt weiterhin mit niedrigem Pegel auf, und das Verknüpfungssignal CYREAD tritt am Eingang des NOR-Gliedes 310 mit niedrigem Pegel auf. Das Ausgangsverknüpfungs signal CPUREQ+0 A von dem NAND-Glied 306 her verbleibt so lange auf niedrigem Pegel, wie die Eingangssignale MEMREQ oder ADDRSO- des NAND-Gliedes 306 mit hohem Pegel auftreten. Dadurch ist das Auftreten eines Speicheranforderungszyklus von der Zentraleinheit 2 für den Fall vermieden, daß das Verknüpfungs Signal CACHRQ wieder mit hohem Pegel auftritt, und zwar so lange, bis die zuvor erwähnten Antworten auf die Haupt speicheranforderungen infolge einer vorausgegangenen Speicher anforderung durch die Zentraleinheit 2 an den Cachespeicher 1 ausgesendet sind. Das Verknüpfungssignal MYACKR tritt mit hohem Pegel zu Beginn der Hauptspeicherantwort auf die Spei cheranforderung seitens der Zentraleinheit 2 hin auf, wodurch das Flip-Flop 305 gesetzt wird. Dadurch wird das Verknüpfungs signal INTERG+ auf hohen Pegel gebracht, wodurch die Puffer- Nebenwegtreiber 205 derart gesteuert werden, daß die von der Zentraleinheit 2 angeforderten Daten (PRA) direkt an die Schnitt stelle 6 ausgesendet werden. Das Signal INTERG- bewirkt bei Auftreten mit hohem Pegel eine solche Ansteuerung der NAND- Glieder 266 a-j bis 273 a-j in dem Cachespeicherverzeichnis und in dem Datenpuffer, daß das ausgewählte Wort aus dem Datenpuffer 201 an die Zentraleinheit 2 ausgesendet werden kann, sofern das Datenwort in dem Datenpuffer 201 gespeichert war, als das Verknüpfungssignal CACHRQ mit hohem Pegel auf trat. Das Eingangsverknüpfungssignal FEMPTY+30 für den Setzan schluß des Flip-Flops 301 stellt sicher, daß das Flip-Flop 301 dann nicht gesetzt wird, wenn das Verknüpfungssignal CACHRQ während eines Zyklus des FIFO-Puffers 203 mit hohem Pegel auftritt. Die Flip-Flops 301, 305 und 313 sind Ver knüpfungsschaltungen mit der Bezeichnung 74 S 74, wie sie auf Seite 5-22 des oben erwähnten TTL-Datenbuches beschrieben sind. Das Flip-Flop 309 ist eine Verknüpfungsschaltung mit der Bezeichnung 74 SL 75, wie sie auf Seite 5-46 des betreffen den TTL-Datenbuches beschrieben ist.

FIFO-Lese/Schreib-Steuerung

Es folgt nun die Beschreibung der FIFO-Lese/Schreib-Steuerung 230 mit Bezug auf Blatt 1 und 2 der Fig. 3 Der Ausgang eines NAND-Gliedes 324 an den Setz- Eingang eines Flip-Flops 323 angeschlossen. Ein generelles Löschsignal CLEAR wird dem Rückstell-Eingang des betreffenden Flip-Flops zugeführt, und ein Zeitsteuersignal CLOCKO+ wird dem Takt-Eingang des betreffenden Flip-Flops zugeführt. Das am Ausgang Q des betreffenden Flip-Flops auftretende Ver knüpfungssignal CYFIFO wird einem Eingang eines NAND-Gliedes 315 zugeführt. Das Zeitsteuersignal CLOCKO+ tritt zwischen dem Ausgang des Inverters 312 und dem anderen Eingang des NAND-Gliedes 315 auf. Das Q-Ausgangssignal, das Verknüpfungs signal CYFIFO, wird ebenfalls der Zyklussteuerung 232 zuge führt. Das -Ausgangssignal wird dem Eingang des UND-Gliedes 324 zugeführt. Das Verknüpfungssignal FEMPTY-20 wird dem anderen Eingang des UND-Gliedes 324 zugeführt. Ein Ausgangsver knüpfungssignal BUMP UP des NAND-Gliedes 315 wird den Takt-Eingängen der Flip-Flops 316 und 317 zugeführt, deren Rückstell-Eingängen das Signal CLEAR zugeführt wird. Die Verknüpfungssignale "1" werden den Eingängen J, K und PRESET des Flip-Flops 316 zugeführt und dem Eingang PRESET des Flip-Flops 317. Das Q-Ausgangssignal des Flip-Flops 316 wird den Eingängen J und K des Flip-Flops 317 und der Eingangsseite eines Ver gleichers 318 zugeführt. Das Q-Ausgangssignal des Flip-Flops 317 wird ebenfalls dem Vergleicher 318 zugeführt. Die - Ausgangssignale der Flip-Flops 316 und 317 werden den Lese adressen-Auswahlanschlüssen des FIFO-Puffers 203 zugeführt. Ein Verknüpfungssignal MYACKR+ und ein Verknüpfungssignal BSSHBC werden dem NAND-Glied 322 zugeführt, dessen Ausgangs signal, das ist das Verknüpfungssignal F+1, den Eingängen CLK der Flip-Flops 320 und 321 zugeführt wird. Die Ver knüpfungssignale CLEAR werden den Rückstell-Eingängen der Flip- Flops 320 und 321 zugeführt. Die Verknüpfungssignale "1" werden den Eingängen J, K und PRESET des Flip-Flops 320 und dem Eingang PRESET des Flip-Flops 321 zugeführt. Das Q-Ausgangssignal des Flip-Flops 220 wird dem Vergleicher 318 und den Eingängen J und K des Flip-Flops 321 zugeführt. Das Q-Ausgangssignal des Flip-Flops 321 wird dem Vergleicher 318 zugeführt. Die -Ausgangssignale der Flip-Flops 320 und 321 werden den Schreibadressen-Auswahlanschlüssen des FIFO- Puffers 203 zugeführt. Das Verknüpfungssignal FIFO 41+ wird den Lesefreigabeanschlüssen der Adressenfeld-FIFO-Bit positionen 00-17 des FIFO-Puffers 203 zugführt. Ein Erdsignal wird den Lesefreigabeanschlüssen der Daten- und Steuerfeld- FIFO-Bitpositionen 18-43 des FIFO-Puffers 203 zugeführt. Das Signal FIFO 41+ wird dem Setz-Eingang des örtlichen Registers 204 zum Ersatz bzw. Aktualisieren der Flip-Flop-Bitposition 41 abgegeben. Die Verknüpfungssignale CYFIFO und REPLACE werden den Eingangsanschlüssen des NOR-Gliedes 325 zugeführt dessen Ausgangssignal einem NOR-Glied 327 zugeführt wird. Das Ausgangssignal dieses NOR-Gliedes, das Verknüpfungssignal CYWRIT+DA, wird dem Setz-Eingang des Flip-Flops 330 und einem Eingang des NAND-Gliedes 308 zugeführt. Das Zeitsteuersignal CLOCKO+ wird dem CLK-Anschluß zugeführt, und das CLEAR-Signal wird dem Rückstell-Anschluß des Flip-Flops 330 zugeführt, dessen Q-Ausgangssignal, das ist das Verknüpfungssignal CYWRIT, dem 2 : 1-Multiplexer 223 zugeführt wird. Das -Ausgangsver knüpfungssignal des betreffenden Flip-Flops, das ist das Signal CYREAD, wird der Umlaufschaltung 224 und einem Eingang des NOR-Gliedes 310 zugeführt. Der Verknüpfungssignal BSDCNN+ wird dem Eingang eines Inverters 326 zugeführt, dessen Aus gangssignal den Eingängen der Verzögerungsleitungen 328 und 329 zugeführt wird. Der Ausgang der Verzögerungsleitung 328 ist mit dem Eingang eines Inverters 331 verbunden, dessen Ausgang an einem Eingang des NAND-Gliedes 332 angeschlossen ist. Der Ausgang der Verzögerungsleitung 329 ist an dem anderen Eingang des NAND-Gliedes 332 angschlossen, welches aus gangsseitig das Verknüpfungssignals FWRITE an den Schreibfreigabe eingang des FIFO-Puffers 203 abgibt. Das Verknüpfungssignal NO HIT+ wird einem Eingang des Inverters 334 zugeführt, dessen Ausgangsverknüpfungssignal NO HIT- dem einen Eingang eines NOR-Gliedes 340 und dem einen Eingang eines NOR-Gliedes 333 zugeführt wird, dessen Ausgang an dem anderen Eingang des NOR-Gliedes 327 angeschlossen ist. Die Verknüpfungssignale CYFIFO und UPDATE werden den anderen Eingängen des NOR-Gliedes 333 zugeführt. Das Verknüpfungssignal CYQLTO- tritt zwischen der Zyklussteuerung 232 und dem Eingang des NOR-Gliedes 340 auf, dessen Ausgang an einem Eingang des NOR-Gliedes 325 angeschlossen ist.

Die Busleitungs-5-Verknüpfungssignale BSACKR, BSWRIT und BSMRF treten zwischen dem Empfänger 217 und einem NAND-Glied 337 auf, welches mit seinem Ausgang an einem NOR-Glied 336 angeschlossen ist, dessen Ausgangsverknüpfungssignal FPLUS 1 den Eingängen CLK der Flip-Flops 320 und 321 zugeführt wird. Der Ausgang des NAND-Gliedes 322 ist an dem anderen Eingang des NOR-Gliedes 336 angeschlossen.

Das Verknüpfungssignal BSDCNN+ tritt zu Beginn jedes Daten übertragungszyklus mit hohem Pegel auf, gemäß welchem eine Datenübertragung vom Hauptspeicher 3 zum Cachespeicher 1 erfolgt. Das betreffende Verknüpfungssignal wird mit Hilfe des Inverters 326 invertiert und durch die Verzögerungs leitung 328 verzögert, sodann wieder mittels eines Inverters 331 invertiert und als verzögertes positives Verknüpfungs signal an den ersten Eingang des NAND-Gliedes 332 abgegeben. Der Ausgang der Verzögerungsleitung 329 führt ein negatives Verknüpfungssignal, das am zweiten eingang des NAND-Gliedes 332 um 40 Nanosekunden verzögert auftritt. Die beiden Eingangs signale für das NAND-Glied 332 treten während einer Dauer von 30 Nanosekunden mit positivem Pegel auf, wodurch das Schreib freigabe-Eingangssigal FWRITE zu einem negativen Impuls wird, der eine Breite von 30 Nanosekunden besitzt und der vom An stieg des Signmals BSDCNN+ aus um 10 Nanosekunden verzögert ist. Dadurch wird die an der Ausgangsseite der Empfänger 213, 215 und 217 befindliche Information von der Busleitung 5 in denjenigen Speicherplatz des FIFO-Puffers 203 eingespeichert, welcher durch die -Ausgangssignale der Schreibadressen-Flip-Flops 320 und 321 festgelegt ist, d. h. durch die Verknüpfungssignale FWADDR- und FWBDDR-. Das Signal MYACKR tritt mit hohem Pegel auf, wenn ein Cachespeicher-Identifizierungs-Ausgangssignal eines UND-Gliedes 546 (siehe Fig. 5 Blatt 4) mit hohem Pegel auftritt, wodurch angezeigt wird, daß das Cachespeicherspeicher-Signal ID 0002₈ über den Empfänger 213 von der Busleitung 5 aufgenommen worden ist und daß es sich dabei nicht um eine den Hauptspeicher 3 be treffende Schreiboperation handelt. Wenn das um 60 Nanosekunden verzögerte Signal BSDCNN+ mit hohem Pegel auftritt, dann wird das Flip-Flop 516 gesetzt, und das Verknüpfungssignal MYACKR, das Eingangssignal des NAND-Gliedes 322, tritt mit hohem Pegel auf. Da dies eine Antwort auf eine Speicheranforderung dar stellt, tritt das Signal BSSHBC mit hohem Pegel auf, wodurch das Ausgangssignal des NAND-Gliedes 322, nämlich das Ver knüpfungssignal F+1 veranlaßt wird, einen niedrigeren Pegel anzunehmen. Dadurch, daß die CLK-Eingangssignale der Flip-Flops 320 und 321 auf niedrigen Pegel überführt werden, werden die Schreibadressen-Zähler-Flip-Flops 320 und 321 weiterge schaltet. Da die Ausgangsverknüpfungssignale FWADDR+ und FWBDDR+ der Schreibadressen-Zähler-Flip-Flop 320 und 321 sowie die Verknüpfungssignale FRADDR+ und FRBDDR+, die Aus gangssignale der Leseadressen-Zähler-Flip-Flops 316 und 317, nicht mehr gleich sind, tritt das Verknüpfungssignal FEMPTY+, das Ausgangssignal des Vergleichers 318, mit niedrigem Pegel auf. Dadurch beginnen die Zyklussignale CLOCKO+, wie dies zuvor bezüglich der Taktsteuerung 220 beschrieben worden ist.

Die Schreibadressen-Zähler-Flip-Flops 320 und 321 und die Lese adressen-Zähler-Flip-Flops 316 und 317 sind herkömmliche JK- Flip-Flops mit der Bezeichnung 74 S 112, wie sie auf Seite 5-24 des oben erwähnten TTL-Datenbuches beschrieben sind. Diese Flip-Flop-Schaltungen arbeiten in folgender Weise. Nimmt man einmal an, daß die beiden Flip-Flops 320 und 321 zurückgesetzt sind, so treten die -Ausgangssignale FWADDR- und FWBDDR- mit hohem Pegel auf. Wenn das Signal FPLUS 1 auf niedrige Pegel übergeht, wird das Flip-Flop 320 mit Auftreten der Rückflanke des Verknüpfungssignals F+1 gesetzt. Das Q-Ausgangssignal des Flip-Flops 320 bleibt auf niedrigem Pegel und gelangt zu den Anschlüssen J und K des Flip-Flops 321, das zurückge stellt bleibt. Ist das Flip-Flop 320 gesetzt und gibt es sein Q-Ausgangssignal mit hohem Pegel ab, so werden mit der nächsten Signalabfallflanke des Verknüpfungssignals F+1 das Flip-Flop 320 zurückgesetzt und das Flip-Flop 321 gesetzt. Mit Auftreten der nächsten Signalflanken des Verknüpfungssignals F+1 werden beide Flip-Flops 320 und 321 gesetzt, und mit Auftreten der vierten Signalabfallflanken des Verknüpfungs signals F+1 werden beide Flip-Flops zurückgesetzt. Der Anstieg des Signals CLOCKO+ bewirkt das Setzen des Flip- Flops 323, dessen Q-Ausgangssignal, das ist das Ver knüpfungssignal CYFIFO, auf einen hohen Pegel ansteigt. Wenn das Signal CLOCKO+ sodann auf niedrigen Pegel absinkt, nehmen die beiden Verknüpfungssignale CYFIFO und CLOCKO-, die den Eingängen des NAND-Gliedes 315 zugeführt werden, einen hohen Pegel an. Dadurch nimmt das Ausgangsverknüpfungssignal BUMP UP einen niedrigen Pegel an, mit der Folge, daß die Lese adressen-Zähler-Flip-Flops 316 und 317 weiterschalten. Die Eingänge des Vergleichers 318 signalisieren, daß die Signale FWADDR+ und FWBDDR+ gleich den Signalen FWADDR+ und FWBDDR+ sind; dadurch wird das Signal FEMPTY+ auf hohen Pegel gesetzt, wodurch die Abgabe des Zeitsteuersignals CLOCKO+ angehalten wird, fallen kein Bus leitungs-5-Zyklussteuersignal BSDCNN vorhanden ist. Das Ver knüpfungssignal FEMPTY+ wird mittels des Inverters 319 inver tiert, und das Verknüpfungsausgangssignal FEMPTY-, das mit niedrigem Pegel auftritt, setzt das Flip-Flop 313, so daß dessen Ausgangssignal FEMPTY+20 mit hohem Pegel auftritt. Dadurch wird das Ausgangssignal des NOR-Gliedes 310 auf einen niedrigen Pegel gebracht, was zur Folge hat, daß das Ausgangs signal CLOCKO+ des NOR-Gliedes 311 mit hohem Pegel auftritt. Das Ansteigen des Verknüpfungssignals CYFIFO (siehe Fig. 2) bewirkt, daß das Ausgangssignal FRADDR- und FRBDDR- desjenigen Speicherplatzes des FIFO-Puffers 203, der durch die Leseadressen-Zähler-Flip-Flops 316 und 317 bezeichnet ist, in das örtliche Register 204 eingeführt wird. Wenn die Information in dem FIFO-Puffer 203 ein Antwortsignal auf eine Speicheranforderung ist, dann tritt das Signal FIFO 41+ mit hohem Pegel auf. Dadurch wird das örtliche Register 204 gesetzt, wodurch das Signal F/F 41 (siehe Fig. 3) auftritt, so daß an dem Q-Ausgang des betreffenden Registers das mit hohem Signalpegel auftretende Verknüpfungssignal AUSTAUSCH auftritt. Das Ausgangssignal des NOR-Gliedes 340 tritt während des QLT-Betriebs mit hohem Pegel auf, da das Verknüpfungssignal CYQLTO- mit niedrigem Pegel auftritt. Dadurch wird das Ausgangssignal des NOR- Gliedes 325 mit niedrigem Pegel auftreten, während das Aus gangssignal des NOR-Gliedes 327 mit hohem Pegel auftritt, so daß mit dem nächsten Anstieg des Signals CLOCKO+ das Flip-Flop 330 gesetzt wird. Dadurch tritt das am Q-Ausgang auftretende Verknüpfungssignal CYWRIT mit hohem Pegel auf und setzt sein zyklisches Auftreten unter der Steuerung des dem NOR-Glied 325 zugeführten Eingangsverknüpfungssignals CYFIFO für den Rest der Qualitätsverknüpfungstest-Operation fort.

Während des normalen Betriebs tritt das am Eingang des NOR- Gliedes 340 liegende Verknüpfungssignal CYQLTO- mit hohem Pegel auf. Deshalb wird im Austauschbetrieb bei mit hohem Pegel auftretenden Verknüpfungssignalen AUSTAUSCH und CYFIFO in dem Fall, daß der Suchvorgang in dem Verzeichnis 202 zu keinem Treffer führt, den drei Eingängen des NOR-Gliedes je weils ein Signal mit hohem Pegel zugeführt, wodurch das Ausgangs signal des betreffenden Verknüpfungsgliedes mit niedrigem Pegel auftritt. Dadurch tritt das Ausgangssignal des Inverters 327 mit hohem Pegel auf, so daß mit Auftreten des nächsten Signal anstiegs des Signals CLOCKO+ das Flip-Flop 330 gesetzt wird. Außerdem tritt das am Q-Ausgang auftretende Verknüpfungs signal CYWRIT mit hohem Pegel auf, wodurch angezeigt wird, daß es sich hierbei um einen Cachespeicher-Schreibzyklus handelt. Das Flip-Flop 309 der Taktsteuerung 220 war zuvor gesetzt worden, da die Signale CYWITE+0 A und CYFIFO+0 A während der vor hergehenden Zyklen mit niedrigem Pegel auftraten. Dadurch tritt das Q-Ausgangssignal ADDRSO+ mit hohem Pegel auf, und der 2 : 1-Multiplexer 208 (siehe Fig. 2) wird so eingestellt, daß er die Speicheradresse BAOR 05-22+ aufnimmt. Mit dem An steigen des Signals CLOCKO+ tritt das Verknüpfungssignal CYFIFO+0 A mit hohem Pegel auf, da das Flip-Flop 323 nicht gesetzt ist und da der -Ausgang des betreffenden Flip- Flops mit hohem Pegel als Eingangssignal dem UND-Glied 324 zugeführt wird. Das dem UND-Glied 324 zugeführte Eingangs signal FEMPTY-20 tritt ebenfalls mit hohem Pegel auf. Da durch tritt das dem NAND-Glied 308 zuzuführende Eingangs signal CYFIFO+0 A mit hohem Pegel auf, wodurch dieses Ver knüpfungsglied ein Ausgangssignal mit niedrigem Pegel ab gibt. Da das dem Setz-Eingang des Flip-Flops 309 zugeführte Signal mit niedrigem Pegel auftritt, tritt das Q-Ausgangs signal ADDRSO+ mit niedrigem Pegel auf. Der 2 : 1-Multiplexer 208 (siehe Fig. 2) wird dadurch so eingestellt bzw. umgeschaltet, daß er das Adressenausgangssignal FIFO 00-17+ von dem ört lichen Register 204 her aufnimmt. Wenn das Flip-Flop 323 ge setzt ist, wird es mit dem nächsten Signalanstieg des Signals CLOCKO+ zurückgesetzt, da dessen -Ausgangssignal, welches der Eingangsseite des UND-Gliedes 324 zugeführt wird, mit niedrigem Pegel auftritt. Dies hat zur Folge, daß dem Setz- Eingang des Flip-Flop 323 ein Signal niedrigen Pegels zuge führt wird, wodurch das betreffende Flip-Flop zurückgesetzt wird. Dadurch tritt das Q-Ausgangsverknüpfungssignal CYFIFO mit niedrigem Pegel auf.

Während einer Aktualisierungsoperation tritt das Verknüpfungs signal UPDATE, das ist das eine Eingangssignal für das NOR- Glied 333, mit hohem Pegel auf. Wenn das Verzeichnis 202 das Vorliegen eines Treffers anzeigt, dann tritt das Ausgangs signal des Inverters 334, das ist das Verknüpfungssignal NO HIT-, mit hohem Pegel auf. Wenn das Verknüpfungssignal CYFIFO mit hohem Pegel auftritt, dann führen die drei Eingangs signale des NOR-Gliedes 333 hohe Pegel, wodurch das Ausgangs signal des betreffenden Verknüpfungsgliedes mit niedrigem Pegel auftreten wird. Dadurch tritt am Ausgang des NOR- Gliedes 327 ein Ausgangssignal mit hohem Pegel auf. Mit dem nächsten Ansteigen des Zeitsteuersignals CLOCKO+ wird das Flip-Flop 330 wie zuvor gesetzt, wodurch das Vorliegen eines Cachespeicher-Schreibzyklus angezeigt wird.

Die Flip-Flops 323 und 330 sind Verknüpfungsschaltungen mit der Beziehung 74 S 175, wie sie auf Seite 5-46 des oben er wähnten TTL-Datenbuches beschrieben sind.

Beschreibung der AOR- und RAF-Steuerung 235 (vgl. Fig. 4, Blatt 1), des Leseadressen-Multiplexers 323 und der Schreibadressenzähler 234 (vgl. Fig. 4, Blatt 2)

Die Ausgänge der NAND-Glieder 417 und 418 sind an den Ein gängen eines NOR-Gliedes 419 angeschlossen. Ein Verknüpfungs signal BLOCKF+ tritt zwischen dem NAND-Glied 417 und der Zyklussteuerung 232 auf. Das Verknüpfungssignal FEMPTY-20 tritt zwischen der Taktsteuerung 220 und einem Eingang eines NOR-Gliedes 442, welches mit seinem Ausgang an dem dritten Eingang des NOR-Gliedes 419 angeschlossen ist. Der Ausgang des NOR-Gliedes 419, der das Verknüpfungssignal AORCNT führt, ist an den Eingängen von Verzögerungsleitungen 420 und 421 sowie an einem Eingang eines NAND-Gliedes 424 und an einem Eingang eines NAND-Gliedes 416 angeschlossen. Die Verknüpfungs signale MEMREQ- und CYQLTO+ treten zwischen der Zyklussteuerung 232 und den Eingängen eines NAND-Gliedes 441 auf. Das Ver knüpfungssignal CYFIFO tritt zwischen der FIFO-Lese/Schreib steuerung 230 und einem weiteren Eingang des NAND-Gliedes 441 auf, dessen Ausgang an einem Eingang des NOR-Gliedes 442 an geschlossen ist. Die Verknüpfungssignale CYQLTO-1 A und CYQLTO-0 B treten zwischen der Zyklussteuerung 232 und den Eingängen eines NAND-Gliedes 443 auf, dessen Ausgang an einem Eingang des NOR-Gliedes 419 angeschlossen ist.

Der Ausgang des NAND-Gliedes 424 der das Verknüpfungssignal BAORCK führt, ist an dem Adressenregister AOR 207 angeschlossen. Die Verzögerungsleitung 421 ist ausgangsseitig an einem Inverter 423 angeschlossen, dessen Ausgangssignal AORCNT-30 den CLK-Eingängen der Flip-Flops 426 und 427 zu geführt wird. Der Ausgang der Verzögerungsleitung 420 ist an der Eingangsseite eines Inverters 422 angeschlossen, der ausgangsseitig an den Eingängen der NAND-Glieder 416 und 424 angeschlossen ist. Ein Verknüpfungssignal BAWRIT tritt zwischen dem Ausgang des NAND-Gliedes 416, dem Eingang des NAND-Gliedes 425 425 und dem Schreibabtastanschluß der Aus tauschadressendatei 206 auf. Das Verknüpfungssignal MEMREQ wird dem Eingang des NAND-Gliedes 425 zugeführt sowie den Rückstell-Eingängen der Flip-Flops 412 und 413 und der Zyklus steuerung 232. Der Ausgang des NAND-Gliedes 425 ist mit den Rückstellanschlüssen der Flip-Flops 426 und 427 und mit den Eingängen J und K des Flip-Flops 427 verbunden. Der Q-Ausgang des Flip-Flops 426, der das Verknüpfungssignal ADDRR 0+ führt, ist an dem Schreibadressenanschluß 2 der Austausch adressendatei 206 und an dem Eingang des NAND-Gliedes 418 an geschlossen. Das Verknüpfungssignal MYACKR tritt einem weiteren Eingang des NAND-Gliedes 418 und der Zyklussteuerung 232 auf. Das -Ausgangssignal des Flip-Flops 426, nämlich das Verknüpfungssignal ADDRRO-, wird den Eingängen der NAND- Glieder 417 und 424 zugeführt. Der Q-Ausgang des Flip-Flops 427, der das Verknüpfungssignal ADDRRI+ führt, ist an dem Schreibadressenanschluß 1 der Austauschadressendatei 206 und am Eingang des NAND-Gliedes 417 angeschlossen. Das Verknüpfungs signal BSDCND+ tritt zwischen der Zyklussteuerung 232 und dem CLK-Anschluß eines Flip-Flop 409 auf. Das Verknüpfungs signal BSAD 23+ tritt zwischen dem Setz-Eingang des Flip-Flops 409 und dem Ausgang des Empfängers 217 auf. Das Verknüpfungs signal MYACKD tritt zwischen der Zyklussteuerung 232 und dem Eingang der NAND-Glieder 410 und 411 auf. Der Q-Ausgang des Flip-Flops 409, der das Verknüpfungssignal BSAD 23+10 führt, ist an dem anderen Eingang des NAND-Gliedes 410 ange schlossen. Der -Ausgang des Flip-Flops 409, der das Ver knüpfungssignal BSAD 23-10 führt, ist an dem anderen Eingang des NAND-Gliedes 411 angeschlossen. Der Ausgang des NAND- Gliedes 410 ist an den CLK-Anschluß des Flip-Flops 412 ange schlossen, und der Ausgang des NAND-Gliedes 411 ist an dem CLK-Anschluß des Flip-Flops 413 angeschlossen. Ein Ver knüpfungssignal "1" wird den Anschlüssen Setzen, J und K der Flip-Flop 412 und 413 zugeführt. Der Q-Ausgang des Flip- Flops 412, der das Verknüpfungssignal FCHONE+ führt, ist am Eingang der FIFO-Bitposition 43 des FIFO-Puffers 203 angeschlossen. Der Q-Ausgang des Flip-Flops 413, der das Verknüpfungssignal FCHZRO+ führt, ist am Eingang der FIFO-Bitposition 42 des FIFO-Puffers 203 angeschlossen. Das Verknüpfungssignal BSAD 23+ tritt am Eingang der FIFO-Bit position 18 des FIFO-Puffers 203 auf. Der Ausgang der FIFO- Bitposition 18 ist an einem Auswahlanschluß 1 der Multiplexer 414 und 415 angeschlossen. Bei den Multiplexern handelt es sich um duale Datenwähler/Multiplexer, die Signale von vier Leitungen her aufnehmen und an eine Leitung weiterleiten und die durch Schaltungen mit der Bezeichnung 74 S 153 gebildet sein mögen, wie sie auf Seite 5-42 des oben erwähnten TTL- Datenbuches beschrieben sind. Der Anschluß 1 eines banken mäßig verschachtelten Auswahlschalters 407 ist an Masse ange schlossen. Der Anschluß 2 führt ein Verknüpfungssignal "1". Das Verknüpfungssignal BANKED+00 tritt zwischen dem Anschluß 3 und einem Eingang des Inverters 408 auf, dessen Ausgangs signal ADDRWD+ dem Auswahlanschluß 2 der 4 : 1- Multiplexer 414 und 415 zugeführt wird. Das Verknüpfungs signal BANKED+00 wird außerdem der Zyklussteuerung 232 zuge führt. Der Freigabeeingang und der Eingangsanschluß 2 des 4 : 1-Multiplexers 414 sind wie der Freigabereingang und der Eingangsanschluß 0 des 4 : 1-Multiplexers 415 an Erde ange schlossen. Der Eingang 3 des 4 : 1-Multiplexers 414 und der Eingang 1 des 4 : 1-Multiplexers 415 führen jeweils ein Ver knüpfungssignal "1". Der Eingang 0 des 4 : 1-Multiplexers 414 und der Eingang 2 des 4 : 1-Multiplexers 415 sind mit dem Ausgang der FIFO-Bitposition 42 des FIFO-Puffers 203 ver bunden. Der Eingang 1 des 4 : 1-Multiplexers 414 und der Ein gang 3 des 4 : 1-Multiplexers 415 sind am Ausgang der FIFO-Bitposition 42 des FIFO-Puffers 203 angeschlossen.

Die Ausgänge der Multiplexer 414 und 415, die die Ver knüpfungssignale ADDRWD+0 B und ADDRWD+0 A führen, sind an den Leseadressenanschlüssen 1 bzw. 2 der Austausch adressendatei 206 und außerdem an der Zyklussteuerung 232 angeschlossen. Das Verknüpfungssignal FIFO 41- wird dem Lesefreigabeeingang der Austauschadressendatei 206 zugeführt. Das Verknüpfungssignal BSDCNB+ tritt zwischen dem Rückstell-Eingang des Flipflops 409 und der Zyklussteuerung 232 auf.

Wenn das Signal CACHRQ gemäß Fig. 3 mit hohem Pegel auf tritt, zeigt an, daß die Zentraleinheit 2 ein Daten wort anfordert. Die Zentraleinheit 2 sendet außerdem an den Hauptspeicher 3 die Speicherplatzadresse BAOR 05-22+ gemäß Fig. 2 des angeforderten Datenwortes. Die Adresse BAOR 05-22 (PRA) tritt an den Eingängen des Adressenregisters AOR 207 und im Speicherplatz 00 der Austauschadressendatei 206 auf. Darüber hinaus wird die Adresse an das Verzeichnis 202 und an den Datenpuffer 201 als Zeilenadresse ADDR 00-07-10 und als Spaltenadresse ADDR 08-17-10 ausgesendet. Der 2 : 1-Multiplexer 208 wird durch das mit hohem Pegel auftre tende Signal ADDR 0+ auf das Eingangssignal BAOR 05-22+ umgeschaltet. Ferner wird ein Suchvorgang in dem Verzeichnis 202 begonnen. Wenn das Ausgangssignal FEMPTY-20 des Flip- flops 313 (Fig. 3) einen niedrigen Pegel annimmt, dann tritt das Ausgangssignal AORCNT des NOR-Gliedes 414 (Fig. 4) mit hohem Pegel auf und das eine Eingangssignal der NAND-Glieder 416 und 424 tritt mit hohem Pegel auf. Da die anderen Eingänge der NAND-Glieder 416 und 424 Signale hohen Pegels führen, treten die Verknüpfungssignale BAWRIT und BAORCK mit niedrigem Pegel auf. Das Ausgangssignal der Verzögerungsleitung 420 tritt fünfzig Nanosekunden später mit hohem Pegel auf, wodurch an den Ausgängen der NAND- Glieder 416 und 424 die Verknüpfungssignale BAWRIT und BAORCK mit hohem Pegel auftreten. Wird das Signal PRA in das Adressenregister AOR 207 sowie in den Speicherplatz 00 der Austauschadressendatei 206 eingespeichert. Wenn die Signale BAWRIT und BAORCK mit niedrigem Pegel auftreten, wird das Signal PRA in das Adreßregister AOR 207 sowie in den Speicheplatz 00 der Austausxchadressendatei 206 eingespeichert. Das mit hohem Pegel auftretende Verknüpfungssignal AORCNT wird durch die Ver zögerungsleitung 421 um 70 Nanosekunden verzögert und mittels des Inverters 423 (Fig. 4, Blatt 2) invertiert. Das Verknüpfungssignal AORCNT-30 des Inverters 423 schaltet bei Auftreten mit niedrigem Pegel den Schreibadressenzähler 234 auf den Speicherplatz 01 weiter. Der Schreibadressenzähler besteht aus JK-Flip-Flops 426 und 427, deren Arbeitsweise oben bereits beschrieben wurde. Das Verknüpfungssignal ADDRRI+ tritt nunmehr mit hohem Pegel und das Verknüpfungssignal ADDRRO+ mit niedrigem Pegel auf, wodurch die Schreibadresse in der Austauschadressendatei 206 in dem Speicherplatz 01 einge stellt wird. Unter der Annahme, daß die von der Zentraleinheit 2 aus dem Cachespeicher1 angeforderten Daten nicht in dem Cache speicher 1 enthalten sind, wird sodann das Signal MEMREQ+ gemäß Fig. 5 auf hohen Pegel gebracht. Gemäß Fig. 2 führt das mit niedrigem Pegel auftretende Verknüpfungssignal MEMREQ- dazu, daß das Ausgangssignal des NAND-Gliedes 241 mit hohem Pegel auftritt, wodurch der 2 : 1-Multiplexer 209 derart gesteuer 99999 00070 552 001000280000000200012000285919988800040 0002002855856 00004 99880t wird, daß er das Ausgangssignal AORO 05-22+ des Addierers 211 aufnimmt. Da das Verknüpfungssignal ADDRR 1+ mit hohem Pegel und das Verknüpfungssignal ADDRR 0+ mit niedrigem Pegel auftritt, tritt das Ausgangssignal +1 des Exklusiv-ODER-Gliedes 237 mit hohem Pegel auf, wodurch das Signal PRA+1 über die Adressensignalleitungen AORO 05-22+ abgegeben wird, und der 2 : 1-Multiplexer 209 gibt über die Ausgangsleitungen das Ausgangssignal BAOR 05-22 ab.

Während des normalen Betriebs für die bankenartigen und ver schachtelten Speicher wird die erste Speicheranforderung an den Hauptspeicher 3 über die Busleitung 5 ausgesendet und ein Quittungssignal BSACCR wird von dem Hauptspeicher 3 über die Busleitung 5 an den Testspeicher 1 zurückgegeben, um das Verknüpfungssignal BLOCKF+ auf hohen Pegel zu setzen, wie dies aus Fig. 5 ersichtlich ist. Wenn das Signal BLCKF+ mit hohem Pegel auftritt, führen die drei Eingänge des NAND-Gliedes 417 (Fig. 4) einen hohen Pegel, wodurch das Ausgangssignal des betreffenden Verknüpfungsgliedes mit niedrigem Pegel auftritt. Dadurch am Ausgang des NOR-Gliedes 419 das Verknüpfungssignal AORCNT mit hohem Pegel auf, wodurch das Verknüpfungssignal BAWRIT für die Austauschadressendatei 206 eingestellt wird. Das Schreibabtastsignal und das Verknüpfungs signal BAORCK für das Adreßregister 207 werden mit niedrigem Pegel auftreten, wie dies noch ersichtlich werden wird. Dadurch wird das Signal PRA+1 in das Adreßregister 207 und in den Speicherplatz 01 der Änderungsadressendatei 206 eingeführt. Das mit niedrigem Pegel auftretende Verknüpfungssignal AORCNT-30 bewirkt wie zuvor ein Weiterschalten des Schreibadressenzählers 234 auf den Speicherplatz 02. Bezüglich des Speicherplatzes 01 tritt das Verknüpfungssignal ADDRRO+ mit hohem Pegel auf, und das Verknüpfungssignal ADDRO+ tritt mit niedrigem Pegel auf. Mit dem Signalabfall des Verknüpfungssignals AORCNT-30 wird das Verknüpfungssignal ADDRRO+ mit hohem Pegel auftreten, und das Signal ADDRRI+ wird mit niedrigem Pegel auftreten. Der Schreibadressenzähler 234 adressiert dabei den Speicherplatz 02. Das Bankenspeichersystem erwartet nunmehr eine Antwort von dem Hauptspeicher 3 auf die erste Speicheranforderung, während dessen das verschachtelte Speichersystem eine zweite Speicher anforderung aussendet.

Am Ende des zweiten Speicheranforderungszyklus tritt das Verknüpfungssignal MYACKR+ gemäß Fig. 5 mit hohem Pegel auf und beginnt einen ersten Datenantwortzyklus von dem Hauptspeicher 3 zu dem Cachespeicher 1. Da das Verknüpfungssignal ADDRRO+ ebenfalls mit hohem Pegel auftritt, tritt das Ausgangssignal des NAND-Gliedes 418 mit niedrigem Pegel auf. Dadurch wird das Ausgangsverknüpfungssignal AORCNT des NOR-Gliedes 419 mit hohem Pegel auftreten. Wie zuvor beschrieben, nimmt das Verknüpfungssignal BAWRIT einen niedrigen Pegel an, wodurch das Signal PRA+2 in den Speicherplatz 02 der Änderungs adressendatei eingetragen wird. Gemäß Fig. 2 bleibt das Signal PRA+1 in dem Adressenregister AOR 207 gespeichert. Wenn der Schreibadressenzähler 234 auf den Speicherplatz 02 einge stellt ist, dann tritt das Ausgangsverknüpfungssignal ADDRR 0+ mit hohem Pegel auf, während das Ausgangssignal ADDRR 1+ mit niedrigem Pegel auftritt. Dies führt dazu, daß ein Ausgangs signal +1 von dem Exklusiv-ODER-Glied 236 mit hohem Pegel auftreten wird und das vom Ausgang des Addierers 211 das Signal PRA+2 an die Adressensignalleitung abgegeben wird, das sind die Ausgangssignale AORO 05-22+ und BAOR 05-22, die zu dem 2 : 1-Multiplexer 209 hin gelangen. Es sei darauf hinge wiesen, daß das Verknüpfungssignal BAORCK das Schreibabtast signal für das Adressenregister 207 ist und nicht auf niedrigem Pegel gebracht wird, da nämlich das Eingangsverknüpfungssignal ADDRR 0- für das NAND-Glied 424 mit niedrigem Pegel auftritt. Der Schreibadressenzähler 234 wird zur Speicherstelle 03 weitergeschaltet, wenn das Signal AORCNT-30 auf einen niedrigen Pegel übergeht, wie dies weiter unten beschrieben wird, und wenn das Verknüpfungssignal ADDRR 0+ und ADDRR 1+ jeweils mit hohem Pegel auftreten. Dies führt dazu, daß der Ausgang +2 des UND-Gliedes 236 gemäß Fig. 2 einen hohen Pegel annimmt, wodurch der Ausgang des Addierers 211 auf PRA+3 eingestellt wird. Das Verknüpfungssignal MYACKR tritt zu Beginn des zweiten Datenwortzyklus vom Hauptspeicher 3 zum Cache-Speicher 1 wieder mit hohem Pegel auf, und zwar auf die erste Speicheranforderung hin. Dadurch wird das Verknüpfungssignal AORCNT wieder auf hohen Pegel gebracht und das Verknüpfungssignal BAWRIT tritt wieder mit niedrigem Pegel auf. In den Speicherplatten 03 der Änderungsadressendatei 206 wird das Signal PRA+3 einge bracht und der Schreibadressenzähler 234 wird auf den Speicherplatz 00 weitergeschaltet.

Bei Vorliegen eines verschachtelten Speichers werden vier Daten wörter aus dem Hauptspeicher 3 über die Busleitung 5 zu dem Cache-Speicher 1 in vier gesonderten Busleitungs-5-Zyklen über tragen. Fig. 8C veranschaulicht das Format der Antwortsignale. Das Bit niedrigster Wertigkeit BSAD 23 des Funktionscodes legt fest, ob das Datenwort in Antwort auf die erste Speicheran forderung oder die zweite Speicheranforderung nach Datenwörtern abgegeben wird. Das Verknüpfungssignal BSAD 23+ und die Funktions code-Entwicklungs-Flip-Flops 412 und 413 bezeichnen den Speicher platz der Änderungsadressenkartei 206, in welchem die den Hauptspeicher 3 betreffenden Adresse für das übertragenen Daten wort gespeichert ist. Das erste Datenwort befindet sich an der PRA-Speicherstelle des Hauptspeichers 3, und es wird aus dem Hauptspeicher 3 an den Cache-Speicher 1 bei auf 00₈ gesetzten Funktionscode übertragen. Das Bit niedrigster Wertigkeit BSAD 23+ des Funktionscodes 00₈ tritt mit niedrigem Pegel auf und wird in der FIFO-Bit-Position 18 des FIFO-Puffers 203 gemäß Fig. 2 ge setzt, wenn das FIFO-Abtastsignal FWRITE- einen niedrigsten Pegel annimmt. Zu diesem Zeitpunkt werden auch die Funktionsent wicklungsflipflops 412 und 413 nicht gesetzt, und die Ausgangs verknüpfungssignale FCHZRO+ und FCHONE+ treten mit niedrigem Pegel auf, wodurch die FIFO-42- und FIFO-43-Bit-Positionen einen niedrigen Pegel führen. Ist der Schalter 407 auf den Verschachtelungsbetrieb eingestellt, so tritt das Verknüpfungs- Eingangssignal BANKED für den Inverter 408 mit niedrigem Pegel auf. Dies hat zur Folge, daß das Ausgangsverknüpfungssignal ADDRWD+ mit hohem Pegel auftritt. Dadurch tritt am SELECT-Anschluß 2 ein hoher Signalpegel auf. Dadurch werden die Eingangsanschlüsse 2 und 3 der 4 : 1-Multiplexer 414 und 415 aktiviert. Durch das Signal FIFO 18 wird der SELECT-Anschluß 1 der 4 : 1-Multiplexer 414 und 415 auf einen niedrigen Pegel gebracht, wodurch der Eingang 2 aktiv gemacht ist. Da das Signal FIFO 42 mit niedrigem Pegel auftritt, treten auch die Ausgangsverknüpfungssignale ADDRWD+0 B und ADDRWD+0 A der 4 : 1-Multiplexer 414 und 415 mit niedrigem Pegel auf. Dadurch wird die Leseadresse der Änderungsadressendatei 206 in den Speicherplatz 00 gebracht und das Signal PRA tritt auf den Adressensignal leitungen AORO 05-22 (Fig. 2) auf. Das betreffende Signal wird in das Register 204 dann eingegeben, wenn das Verknüpfungssignal CYFIFO mit hohem Pegel auftritt. Das Signal BSAD 23+ tritt mit niedrigem Pegel auf, wenn das -Ausgangssignal, welches der Eingangsseite des NAND-Gliedes 411 zugeführt wird, mit hohem Pegel auftritt. Da das Signal BSAD 23+ mit niedrigem Pegel auftritt, wird das -Ausgangssignal, welches der Eingangsseite des NAND-Gliedes 411 zugeführt wird, dann mit hohem Pegel auftreten, wenn das Verknüpfungssignal BSDCND+ einen hohen Pegel annehmen wird. Wenn das Verknüpfungssignal MYACKD am Eingang des NAND-Gliedes 411 mit hohem Pegel auf tritt, dann nimmt das Ausgangssignal des NAND-Gliedes 411 einen niedirgen Pegel an. Dadurch wird das Flip-Flop 413 gesetzt und sein Q-Ausgangssignal FCHZRO+ ist auf hohem Pegel.

Mit Auftreten des nächsten Busleitung-5-Zyklus wird das Datenwort PRA+2 aus dem entsprechenden Speicherplatz des Hauptspeichers 3 in den Cachespeicher 1 über tragen und der Funktionscode auf den Signalleitungen BSAD 18-23 der Busleitung 5 verbleibt bei 00, wobei das Signal BSAD 23+ als Bit niedrigster Wertigkeit mit niedrigem Pegel auftritt. In diesem Fall werden (Fig. 4) die FIFO-Bitposition 18 des FIFO-Puffers 203 auf einen niedrigen und die FIFO-Bitposition 42 auf einen hohen Wert gesetzt. Da das Flip-Flop 413 gesetzt ist, tritt das Q-Ausgangsignal FCHRZO+ mit hohem Pegel auf. An den Ausgängen der 4 : 1-Multiplexer 414 und 415 treten das Verknüpfungssignal ADDRWD+0 B mit niedrigem und das Verknüpfungssignal ADDRWD+0 A mit hohem Pegel auf, da die beiden Eingangsanschlüsse des 4 : 1-Multiplexers 414 eine "0" führen, während die beiden Eingangsanschlüsse des 4 : 1-Multiplexers 415 eine "1" führen. Damit wird aus dem Speicherplatz 02 der Änderungsadressendatei 206 ausgelesen, wobei in dem betreffenden Speicherplatz die Adresse PRA+2 gespeichert ist.

Der dritte Datenwortübertragungszyklus über die Busleitung 5 führt dazu, daß das Datenwort aus dem Speicherplatz PRA+1 des Hauptspeichers 3 mit einem Funktionscode von 01₈ hervor gebracht wird. In diesem Fall tritt das Signal BSAD 23+ mit hohem Pegel auf, und die FIFO-Bitposition 18 des FIFO-Puffers 203 (Fig. 4) führt einen hohen Signalpegel, wodurch der Eingangsanschluß der 4 : 1-Multiplexer 414 und 415 aktiv gemacht wird. Die FIFO-18-Position 43 führt einen niedrigen Signal pegel, und die FIFO-Bitposition 42 spielt keine Rolle. Wenn die FIFO-Bitposition 18 einen hohen Signal pegel führt, so treten das Ausgangssignal ADDRWD+0 B des Flip-Flops 414 mit hohem und das Ausgangssignal ADDRWD+0 A des Flipflops 415 mit niedrigem Pegel auf. Dabei wird aus dem Speicherplatz 01 der Änderungsadressen datei 206 ausgelesen, in deren Speicherplatz die Größe PRA+1 enthalten ist. Das Signal BSAD 23, das mit hohem Pegel auftritt, bewirkt das Setzen des Flipflops 419, wenn das Verknüpfungssignal BSDCND+ einen hohen Pegel annimmt. Das Auftreten des Verknüpfungssignals BSD 23+10 am Q-Ausgang führt dazu, daß das Ausgangssignal des NAND-Gliedes 410 mit niedrigem Pegel auftritt, wenn das Verknüpfungssignal MYACKD+ einen hohen Pegel annimmt. Dadurch wird das Flipflop 412 ge setzt, und das an dessen Q-Ausgang auftretende Verknüpfungssignal FCHONE+ nimmt einen hohen Pegel an. Der vierte Bus leitung-5-Zyklus bringt das Datenwort aus dem Speicherplatz PRA+1 in den Hauptspeicher 3; der betreffende Zyklus weist einen Funktionscode von 01 auf. Das Signal BSAD 23, das wie zuvor mit hohem Pegel auftritt, bewirkt, daß die FIFO-Bit- Position 18 einen hohen Signalpegel führt und daß die FIFO-Bit- Position 43 einen hohen Pegel führt, da nämlich das Verknüpfungs signal FCHONE+ einen hohen Pegel führt.

Die an den Ausgängen der 4 : 1-Multiplexer 414 und 415 auftretenden Verknüpfungssignale - die Verknüpfungssignale ADDRWD+0 B und ADDRWD+0 A treten mit hohem Pegel auf - führen zum Auslesen der Änderungsadressen datei 206 und zwar des Speicherplatzes 03, der die Größe PRA+3 speichert. Die Flipflops 412 und 413 werden zurückgesetzt, wenn das Verknüpfungssignal MEMREQ+ einen niedrigen Pegel annimmt.

Bei Vorliegen eines bankenartigen Speichers werden zwei Daten wörter aus dem Hauptspeicher 3 über die Busleitung 5 an den Cachespeicher 1 in zwei gesonderten Busleitung-5-Zyklen über tragen. In diesem Fall wird der Schalter 407 auf den Anschluß 2 (Speicherbankenbetrieb) eingestellt, wodurch das Eingangssignal des Inverters 408 mit hohem Pegel auftritt. Dies führt zur Ab gabe eines Ausgangssignals ADDRWD+ mit niedrigem Pegel. Außerdem ist bei dem bankenartigen Speicher der Funktionscode 00₈ als Antwort auf die Speicheranforderung. Deshalb tritt das Signal BSAD 23+ für beide Datenwörter mit niedrigem Pegel auf, die von dem Hauptspeicher 3 über die Bus leitung 5 an den Cachespeicher 1 ausgesendet werden. Die FIFO- Bitposition 18 des FIFO-Puffers 203 führt deashalb für beide Da tenwörter einen niedrigen Pegel. Die Auswahleingangssignale an den Anschlüssen 1 und 2 der 4 : 1-Multiplexer 414 und 415 führen einen niedrigen Pegel, weshalb der Eingangsanschluß 0 aktiviert ist. Wenn das erste Datenwort in den FIFO-Puffer 203 von der Bus leitung 5 hereingeschrieben wird, dann treten die Verknüpfungssignale ADDRWD+0 B und ADDRWD+0 A mit niedrigem Pegel auf, und das im Speicherplatz 00 gespeicherte Signal PRA wird aus der Austausch adressendatei 206 ausgelesen. Wenn das Verknüpfungssignal MYACKD sodann auf einen hohen Pegel angehoben wird, tritt das Ausgangssignal des NAND-Gliedes 411 mit niedrigem Pegel auf, und das Flip-Flop 413 wird gesetzt. Das -Ausgangssignal BSAD 23- 10 des Flip-Flops 409 tritt zu diesem Zeitpunkt mit hohem Pe gel auf. Das Q-Ausgangssignal FCHZRO+ des Flip-Flops 413, das mit hohem Pegel auftritt, wird in der FIFO-Bitposition 42 mit Auftreten des nächsten FWRITE-Freigabeimpulses des FIFO- Puffers 203 gespeichert. Dadurch wird das Ausgangssignal ADDRWD+ 0 B des 4 : 1-Multiplexers 414 mit hohem Pegel auftreten, so daß die Adresse (PRA+1) aus dem Speicherplatz 01 der Austausch adressendatei 206 zu dem örtlichen Register 204 mit dem zweiten Datenwort auf die Speicheranforderung hin übertra gen wird.

Die Flip-Flops 412, 413, 426 und 427 sind Verknüpfungsschaltungen mit der Bezeichnung 74 S 112, wie sie auf Seite 5-34 des oben erwähnten TTL-Datenbuches beschrieben sind. Bei dem Flip-Flop 409 handelt es sich um eine Verknüpfungsschaltung mit der Bezeichnung 74 S 175, wie sie auf Seite 5-46 des er wähnten Datenbuches beschrieben ist.

Beim Einleitungsbetrieb (Initialisierung) wird durch das CLEAR- Löschsignal zunächst der Inhalt des Adreßregisters 207 auf 0 gebracht. Dadurch gibt der Addierer 211 ausgangsseitig nur Nullen ab. Wenn die Abtastsignale BAOROCK und BAWRIT auf einen niedrigen Pegel überführt werden, gibt demgemäß der Addierer 211 ein Ausgangssignal ab, das nur aus Nullen besteht und das in das Adreßregister 207 und in die Austauschadres sendatei 206 eingeschrieben wird, und zwar in den Speicherplatz 00.

Bei dem QLT-Betrieb werden das Schreibabtastsignal BAWRIT der Austauschadressendatei 206 und das Schreibabtastsignal BAORCK des Adressenregisters 207 auf einen niedrigen Pegel abgesenkt, wenn die beiden Eingangssignale für das NAND-Glied 443 mit niedrigem Pegel auftreten bzw. wenn die beiden Eingangs signale CYQLTO-1 A und CYQLTO+0 B des NAND-Gliedes 443 mit hohem Pegel auftreten. Dadurch tritt das Ausgangssignal des NAND-Gliedes 433 mit niedrigem Pegel auf, wodurch das Aus gangssignal AORCNT des NOR-Gliedes 419 mit hohem Pegel auftreten wird. Wie zuvor erläutert, werden die Schreib abtastsignale BAWRIT und BAORCK auf einen niedrigen Pegel ab gesenkt. Dadurch werden der PRA-Adressenspeicherplatz 0000 in dem Adressenregister 207 und der Speicherplatz 00 in der Austauschadressendatei 206 gesetzt. Der Schreibadressenzähler 234 der Austauschadressendatei wird auf den Speicherplatz 01 fortgeschaltet, wenn das Ausgangssignal AORCNT-30 des Inverters 423 auf einen niedrigen Pegel abgesenkt wird. Das Q-Ausgangssignal ADDRR 1+ des Flip-Flops 427 und das Q-Ausgangssignal ADDRR 0- des Flip-Flop 426 werden auf einen hohen Pegel gebracht. Dadurch tritt an dem Anschluß +1 des Addierers 211 das Ausgangssignal des Exclusiv-ODER- Gliedes mit hohem Pegel auf, und auf den Signalleitungen AORO-05- 22+ treten die Ausgangssignale des Addierers 211 mit 0001 auf.

Wenn das Verknüpfungssignal BLOCKF+, bei dem es sich um das Eingangssignal des NAND-Gliedes 417 handelt, auf einen hohen Pegel gebracht wird, treten die drei Eingangssignale des NAND-Gliedes 417 (Fig. 4) mit hohem und das Ausgangssignal mit niedrigem Pegel auf. Dadurch erscheint das Verknüpfungssignal AORCNT am Ausgang des NAND-Gliedes 419. Dies führt zur Abgabe von Schreibabtastsignalen BAWRIT und BAORCK mit niedrigem Pegel, wodurch der Adressenspeicher platz 0001 in dem Speicherplatz 01 der Austauschadressendatei 206 und in dem Adressenregister 207 gesetzt werden. Der Schreib adressenzähler 234 wird dann auf den Speicherplatz 02 fort geschaltet. Das Q-Ausgangssignal ADDRR 0+ des Flip-Flops 426 tritt mit hohem und das Q-Ausgangs signal ADDRR 1+ des Flip-Flops 427 mit nie drigem Pegel auf, wie aus Fig. 2 ersichtlich. Damit nimmt das Ausgangssignal +1 des Exklusiv-ODER- Gliedes 237 wieder einen hohen Pegel an, wodurch das Aus gangssignal des Addierers 211 auf den Signalleitungen AORO 05- 22+ zu 0002 wird.

Wenn das Eingangssignal MYACKR+ des NAND-Gliedes 418 (Fig. 4) einen hohen Pegel annimmt, dann wird das Ausgangssignal einen niedrigen Pegel annehmen, wodurch das Ausgangs signal AORCNT des NOR-Gliedes 419 einen hohen Pegel animmt. In diesem Fall verbleibt die Schreibabtastadresse BAORCK auf einem hohen Pegel, da das Eingangs signal ADDRR 0- des NAND-Gliedes 424 einen niedrigen Pegel be sitzt. Das Schreibabtastsignal BAWRIT wird auf einen niedri gen Pegel gebracht, wodurch in den Speicherplatz 02 der Austausch adressendatei 206 die Größe 000,002₈ eingeführt wird. Der Schreibadressenzähler 234 wird auf den Speicherplatz 03 weitergeschaltet. Das Verknüpfungssignal MYACKR+ nimmt wieder einen hohen Pegel an, und der Adressenspeicherplatz 0002 wird in dem Speicherplatz 03 der Austauschadressendatei 206 gespeichert. Ferner wird der Adressenzähler auf den Speicher platz 00 weitergeschaltet.

Die Plätze 02 und 03 der Austauschadressendatei 206 werden als "Leer"-Plätze betrachtet und bei dem QLT-Betrieb nicht verwendet.

Wenn die Eingangssignale MEMREQ-, CYQLTO+ und CYFIFO des NAND-Gliedes 441 mit hohem Pegel auftreten, dann tritt das Ausgangssignal des betreffenden NAND-Gliedes mit niedrigem Pegel auf, wodurch das Ausgangssignal des NOR-Glie des 442 mit niedrigem Pegel und das Ausgangs signal AORCNT des NOR-Gliedes 419 mit hohem Pegel auftritt.

Dadurch werden der Adressenspeicherplatz 0002 in dem Adreß register 207 und der Speicherplatz 00 in der Austausch adressendatei 206 gesetzt, und der Schreibadressenzähler 234 schaltet auf den Platz 01 weiter.

Die oben beschriebene Ablauffolge setzt sich so lange fort, bis der Adressenspeicherplatz 4096 in dem Adreßregister 207 und der Austauschadressendatei 206 gesetzt und die QLT-Operation abgeschlossen ist.

Das Ausgangssignal ADDRWD+ des NOR-Gliedes 408 verbleibt während des QLT-Betriebs auf hohem Pegel, da das Eingangssignal CYQLTO- auf niedrigem Pegel ver bleibt. Dadurch führen die Anschlüsse 2 der 4 : 1-Multiplexer 414 und 415 einen hohen Pegel. Da die FIFO-Bitposition 18 des FIFO-Puffers 203 (Fig. 4) auf niedrigem Pegel ver bleibt, führen die Auswahlanschlüsse 1 der 4 : 1-Multiplexer 414 und 415 einen niedrigen Pegel. Demgemäß sind die Ein gangsanschlüsse 2 der 4 : 1-Multiplexer 414 und 515 aktiv, da der Auswahlanschlüsse 1 einen niedrigen Pegel und der Aus wahlanschluß 2 einen hohen Pegel führen.

Beschreibung der Zyklussteuerung 232 (vgl. Fig. 5, Blatt 1 und 2)

Die Verknüpfungssignale MYACKD, BSDBPL-, BSWAIT, MYDCNN-, MEMREQ+, BSDCND-, BSACKR, CLEAR- und CLRREQ-0 A werden der Systembussteuerung 219 zugeführt. Das Signal MEMREMQ- wird der AOR- und RAF-Steuerung 235 und der Adressensteuereinheit 13 zugeführt. Die Verknüpfungssignale CYFIFO, CYREAD+ und FEMPTY+30 werden der FIFO-Lese-Schreib-Steuerung 230 zuge führt. Das Verknüpfungssignal NO HIT+ wird dem Verzeichnis 202 zugeführt. Das Verknüpfungssignal MYACKD wird dem einen Eingang eines NAND-Gliedes 506 zugeführt, und das Signal BSDBPL- wird dem anderen Eingang des NAND-Gliedes 506 zugeführt, des sen Ausgang an einem Eingang des NOR-Gliedes 507 angeschlossen ist, welches ausgangsseitig das Verknüpfungssignal DATACK- den Takteingängen der Flip-Flops 508 und 509 zugeführt. Das Ver knüpfungssignal BSWAIT wird dem einen Eingang eines NAND-Glie des 505 und das Signal MYDCNN+ dem anderen Eingang dieses NAND-Gliedes 505 zugeführt sowie einem SET-Eingang des Flip-Flops 504. Das Verknüpfungssignal BLOCKF+ tritt zwischen dem Q-Ausgang des Flip-Flops 504 und dem anderen Eingang des NAND-Gliedes 505 auf, dessen Ausgangssignal dem anderen Eingang des NOR-Gliedes 507 zugeführt wird. Das Verknüpfungssignal BSACKR wird dem CLOCK-Eingang des Flip-Flops 504 zu geführt, dessen -Ausgangssignal BLOCKF- dem einen Eingang des NOR-Gliedes 536 zugeführt wird. Die Verknüpfungssignale CYQLTO-, NO HIT+, CYREAD+ und FEMPTY+30 werden den Eingängen eines NOR-Gliedes 501 zugeführt, dessen Ausgang an einem Eingang eines NOR-Gliedes 502 angeschlossen ist, welches ausgangsseitig an dem D-Eingang des Flip-Flops 503 angeschlos sen ist. Das Verknüpfungssignal CYQLTO+0 D tritt zwischen dem Ausgang eines NOR-Gliedes 565 und dem PRESET-Eingang des Flip-Flops 503 auf. Das -Ausgangssignal MEMREQ- des Flip-Flops 503 wird einem Eingang des NOR-Gliedes 502 und das Verknüpfungssignal MEMREQ+0 C dem anderen Eingang dieses NOR-Gliedes 502 zugeführt. Das Signal CLOCKO+ wird dem CLK-Eingang des Flip-Flops 503 zugeführt, dessen Q- Ausgangsverknüpfungssignal MEMREQ des RESET-Eingängen der Flip-Flops 508, 509 und 504 zugeführt wird. Das Verknüpfungs signal "1" wird dem SET-Eingang des Flip-Flops 508 zugeführt, dessen Q-Ausgangssignal DATCO dem SET-Eingang des Flip-Flops 509 zugeführt. Das Q-Ausgangssignal DATCTI dieses Flip-Flop 509 wird dem einen Eingang des NAND- Gliedes 510 zugeführt, dessen Ausganssignal MEREQ RESET dem Eingang eines NOR-Gliedes 566 zugeführt wird, dessen Ausgang mit dem RESET-Eingang des Flip-Flops 503 ver bunden ist. Das Verknüpfungssignal CLEAR- tritt zwischen der Systembussteuerung 219 und dem anderen Eingang des NOR-Gliedes 566 auf.

Die Verknüpfungssignale ADDRWD+0 A und ADDRW+0 B werden den Eingängen entsprechender Inverter 523 und 524 zugeführt, deren Ausgangssignale ADDRWD-0 A bzw. ADDRWD-0 B den Eingängen des UND-Gliedes 533 zugeführt werden, welches aus gangsseitig mit einem Eingang des NOR-Gliedes 527 verbunden ist. Das Signal FIFO 41+ wird einem weiteren Eingang des NOR- Gliedes 527 zugeführt. Das Verknüpfungssignal FEMPTY+30 wird den Eingängen des NOR-Gliedes 526 und dem Inverter 534 zugeführt, dessen Ausgangssignal FEMPTY-30 einem weiteren Eingang des NOR-Gliedes 527 zugeführt wird. Das Verknüpfungssignal CYREAD wird den Eingängen der NOR-Glieder 526 und 527 zugeführt. Das Verknüpfungssignal NO HIT+ wird dem Eingang eines Inverters 525 zugeführt, dessen Ausgangs signal CA HIT dem einen Eingang des NOR-Gliedes 526 zugeführt wird. Die Ausgänge der NOR-Glieder 526 und 527 sind an entsprechenden Eingängen des NOR-Gliedes 528 ange schlossen, welches ausgangsseitig an dem D-Eingang des Flip- Flops 529 angeschossen ist. Das Q-Ausgangssignal CYCADN+ des Flip-Flops 529 wird den Eingängen von Invertern 520 und 532 zugeführt. Der Ausgang des Inverters 530 ist am Eingang einer Verzögerungsleitung 531 angeschlossen, die ausgangsseitig an den RESET-Anschluß des Flip-Flops 529 ange schlossen ist. Das Ausgangssignal CYCADN- des Inverters 532 wird der Schnittstelleneinheit 6 zwischen dem Cachespeicher und der Zentraleinheit zugeführt. Das Signal CLOCKO+ wird dem CLK-Eingang des Flip-Flops 529 zugeführt. Das Verknüpfungssignal BANKED+ tritt zwischen der AOR- und RAF-Steuerung 235 und einem Eingang eines NAND-Gliedes 560 auf, welches ausgangsseitig mit einem Eingang des NOR-Gliedes 536 und dem PRESET-Eingang des Flip-Flops 508 verbunden ist. Das Verknüpfungssignal CYQLTO- wird dem anderen Eingang des NAND- Gliedes 560 zugeführt. Das Signal CYFIFO wird dem anderen Ein gang des NAND-Gliedes 510 zugeführt. Die Verknüpfungssignale CYQLTO+ und CLEAR- werden den Eingängen eines NAND-Gliedes 561 zugeführt, welches ausgangsseitig mit den Eingängen der Ver zögerungsleitungen 562 und 563 sowie mit einem Inverter 567 verbunden ist. Das Ausgangssignal CYQLTO+0 B der Verzögerungsleitung 562 wird dem Eingang eines Inverters 564 und der AOR- und RAF-Steuerung 235 zugeführt. Das Ausgangs signal CYQLTO-1 B des Inverters 564 wird dem einen Eingang eines NOR-Gliedes 565 zugeführt, dessen Ausgangs signal CYQLTO+0 D dem PRESET-Eingang des Flip-Flops 503 zugeführt wird. Das Ausgangssignal CYQLTO+0 C der Verzögerungsleitung 563 wird dem anderen Eingang des NOR- Gliedes 565 zugeführt. Das Ausgangssignal CYQLTO 1 A des Inverters 567 wird der AOR- und RAF-Steuerung 235 zuge führt.

Die Verknüpfungssignale AUSTAUSCH und FIFO 17+ treten zwischen den Eingängen eines UND-Gliedes 567 und dem örtlichen Register 204 auf. Das Verknüpfungssignal CYWRIT tritt zwischen der FIFO-Lese/Schreibsteuerung 230 und dem dritten Eingang des UND-Gliedes 567 auf, dessen Ausgangssignal MEMREQ+0 D dem Eingang eines NOR-Gliedes 569 eines NAND-Gliedes 570 zugeführt wird. Das Ausgangssignal MEMREQ+0 C des NOR-Gliedes 569 wird dem einen Eingang des NOR-Gliedes 502 zugeführt. Das Verknüpfungssignal BAR 10+10 tritt zwischen dem Adreßregister 207, dem Eingang eines Inverters 268 und dem anderen Eingang des NAND-Gliedes 570 auf. Das Ausgangs signal QLTDUN- des Inverters 568 tritt am anderen Eingang des NOR-Gliedes 569 auf. Der Ausgang des NAND-Gliedes 570 ist an dem RESET-Eingang eines Flip-Flops 571 angeschlos sen. Das Verknüpfungssignal 1 wird dem Eingang PRESET und dem D-Eingang zugeführt, und das Verknüpfungssignal CLEAR- tritt zwischen der Systembusleitungssteuerung 219 und dem CLK-Eingang des Flip-Flops 571 auf. Das Q-Ausgangssignal CYQLTO+ wird dem dritten Eingang des NOR-Gliedes 569 zugeführt, und das -Ausgangssignal CYQLTO- wird dem einen Ein gang des UND-Gliedes 533 zugeführt. Das Verknüpfungssignal CLRREQ+0 B tritt zwischen dem Ausgang des NOR-Gliedes 536 und dem einen Eingang des NAND-Gliedes 535 auf. Die Verknüpfungssignale MYDCNN+ und BSDCND- werden den anderen Eingängen des NAND-Gliedes 535 zugeführt.

Während des normalen Anforderungsbetriebs der Zentraleinheit 2 wird das erste Speicheranforderungszyklus-Flip-Flop 503 mit dem Auftreten des Signals CLOCKO+ gesetzt, sofern die von der Zentraleinheit 2 angeforderte Adresse PRA nicht in dem Ver zeichnis 202 gespeichert ist. Das Ausgangssignal des NAND- Gliedes 231 (Fig. 2), das ist das Verknüpfungssignal NO HIT+, tritt mit hohem Pegel auf und bewirkt, daß das Aus gangssignal des NOR-Gliedes 501 (Fig. 5) mit nierigem Pegel auftritt. Dadurch tritt das Ausgangssignal des NOR-Glie des 502 mit hohem Pegel auf, wodurch das Flip-Flop 503 ge setzt wird. Das Q-Ausgangssignal MEMREQ+ nimmt einen hohen Pegel an und setzt das Zyklusanforderungs-Flip- Flop 511 der Systembussteuerung 219, so daß ein Busleitung- 5-Zyklus angefordert. Die Quittungsantwort von dem Haupt speicher 3, das Verknüpfungssignal BSACKR, tritt mit hohen Pe gel auf und bewirkt das Setzen des Flip-Flops 504, dessen Q- Ausgangssignal BLOCKF+ der Eingangsseite der AOR- und RAF- Steuerung 235 zugeführt wird. Diese Operation wird weiter unten noch beschrieben werden.

Wenn während des ersten Speicheranforderungszyklus ein sogenann tes "Treffersignal" auftritt, tritt das der Eingangsseite des Inverters 525 zugeführte Verknüpfungssignal NO HIT+ mit niedrigem Pegel auf. Dadurch wird das Eingangssignal CA HIT des NOR-Gliedes 526 mit hohem Pegel auftreten, wodurch das Eingangssignal für das NOR-Glied 528 mit niedrigem Pegel auf tritt. Das D-Eingangssignal des Flip-Flops 529 wird somit auf einen hohen Pegel gebracht. Zu diesem Zeitpunkt tritt das Signal FEMPTY+30 mit hohem Pegel auf, da der FIFO-Puffer 203 leer ist. Mit dem Ansteigen des Einsteuersignals CLOCKO+ wird das Flip- Flop 529 gesetzt, und das Q-Ausgangsignal CYCADN+ nimmt einen hohen Pegel an. Dies führt dazu, daß das Ausgangs signal CYCADN- des Inverters einen niedrigen Pegel annimmt, wodurch der Zentraleinheit 2 signalisiert wird, daß die angeforderten Daten verfügbar sind. Das Verknüpfungssignal CYCADN+ wird durch den Invertern 530 invertiert und durch die Verzögerungsleitung 531 um 25 ns verzögert. Sodann erfolgt das Zurücksetzen des Flip-Flops 529. Wenn in dem ersten Speicher anforderungszyklus ein sogenanntes "Treffersignal" aufgetreten ist, dann wird während desjenigen Zyklus, innerhalb dessen das PRA-Datenwort von dem Hauptspeicher 3 an den Cachespeicher 1 über die Busleitung 5 gesendet wird, das Signal CYCADN+ wieder einen hohen Pegel annehmen. Der Leseadressenmultiplexer 233 (Fig. 2) gibt Aus gangssignale ADDRWD+0 B und ADDRWD+0 A ab, die mit niedrigem Pegel auftreten und die durch die Inverter 523 und 524 in hohe Pegel umgesetzt werden, durch die das Ausgangs signal des UND-Gliedes 533 auf einen hohen Pegel gebracht wird, während das Ausgangssignal des NOR-Gliedes 527 auf einen niedri gen Pegel und das Ausgangssignal des NOR-Gliedes 528 auf einen hohen Pegel gebracht wird. Das Flip-Flop 529 wird wie zuvor gesetzt. Zu diesem Zeitpunkt ist der FIFO-Puffer 203 nicht leer. Das Signal CYREAD tritt mit hohem Pegel auf, da das Ver knüpfungssignal CYFIFO (Fig. 3) im zyklischen Betrieb nicht auf einen hohen Pegel gebracht ist.

Die Flip-Flop 508 und 509 sind als Zähler aufgebaut. Bei einem verschachtelten Speicher nimmt das Verknüpfungssignal MYACKD während jedes Busleitung-5-Zyklus einen hohen Pegel an, in welchem das Datenwort aus dem Hauptspeicher 3 an den Cache speicher 1 über die Busleitung 5 auf das Auftreten einer An forderung von der Zentraleinheit 2 her ausgesendet wird. Das Verknüpfungssignal BSDBPL- nimmt für das zweite Wort der Zwei- Wort-Antwort oder dann einen niedrigen Pegel an, wenn lediglich ein Wort aus dem Hauptspeicher 3 an den Cachespeicher 1 über die Busleitung 5 ausgesendet wird. Dabei kann lediglich ein Wort an den Cachespeicher 1 ausgesendet werden, wenn der Haupt speicher 3 bei der zweiten Wortanforderung von dem Cachespeicher 1 her belegt war. Dadurch wird das Ausgangssignal des NAND-Gliedes 506 einen niedrigen Pegel annehmen, wodurch das Ausgangssignal DATACK- des NOR-Gliedes 507 mit einem niedrigen Pegel auftreten wird und wodurch das Flip-Flop 508 auf das Auftreten des zweiten aus dem Hauptspeicher 3 auf genommenen Wortes gesetzt wird. Das Signal DATACK- nimmt wäh rend des Auftzretens des vierten Wortes einen niedrigen Pegel an, da die Signale MYACKD und BSDBPL- wieder einen hohen Pegel annehmen und zum Setzen des Flip-Flops 509 führen, da das SET-Eingangssignal DATCTO mit hohem Pegel auf tritt. Das Q-Ausgangssignal DATCTI des Flip-Flops 509 tritt mit hohem Pegel auf und führt dazu, daß das Ausgangs signal MEMREQ-RESET des NAND-Gliedes 510 mit niedrigem Pegel auftritt. Dadurch wird das Flip-Flop 503 über das NOR- Glied 566 zurückgesetzt. Das Eingangssignal CLEAR- und das andere Eingangssignal des NOR-Gliedes 566 treten mit niedrigem Pegel auf und bewirken ebenfalls das Zurücksetzen des Flip-Flops 503. Das Flip-Flop 503 war im gesetzten Zustand gehalten, währenddessen das Eingangssignal MEMREO- für das NOR-Glied 502 mit niedrigem Pegel auftrat. Dadurch wurde der SET-Eingang des Flip-Flops 503 mit jedem Ansteigen des Signals CLOCKO+ auf hohem Pegel gehalten. Wenn der Hauptspeicher 3 in Antwort auf die zweite Speicheranforderung das Verknüpfungs signal BSWAIT mit hohem Pegel abgibt, dann tritt das Ausgangs signal des NAND-Gliedes 505 mit niedrigem Pegel auf, wodurch das Ausgangssignal DATACK- des ODER-Gliedes 507 mit niedrigem Pegel auftritt. Dadurch wird das Flip-Flop 508 gesetzt. Da die zweite Speicheranforderung unberücksichtigt gelassen wird, wenn der Hauptspeicher 3 als Antwortsignal das Signal BSWAIT abgibt, muß das Datenzähler-Flip-Flop 508 gesetzt sein, da lediglich zwei Datenwörter von dem Hauptspeicher 3 aufgenom men werden.

Bei Verwendung eines bankenmäßigen Speichers tritt das Eingangs signal BANKED+ des NAND-Gliedes 560 mit hohem Pe gel auf, wodurch das Ausgangssignal des betreffenden Ver knüpfungsgliedes mit niedrigem Pegel auftritt und zum Setzen des PRESET-Eingangs des Flip-Flops 508 führt, wodurch das Q-Ausgangssignal DATCTO mit hohem Pegel auftritt. Da das Speicherbankensystem lediglich eine Speicheranforderung ausführt und da der Cachespeicher 1 zwei Datenwörter daraufhin erhielt, wird das zweite Datenwort daraufhin das Flip-Flop 509 setzen und das Flip-Flop 503 zurücksetzen. Das Verknüpfungssignal MEMREQ+ nimmt einen niedrigen Pegel an und bewirkt das Zurücksetzen der Flip-Flops 504, 508 und 509.

Während einer Systemeinleitungszyklus wird das Verknüpfungs signal CLEAR- über die Busleitung 5 zu dem Empfänger 217 (Fig. 2) als negativer Impuls übertragen, durch den das Flip-Flop 571 (Fig. 5) gesetzt wird, und zwar auf die ansteigende Rückflanke hin. Dadurch tritt das Verknüpfungssignal CYQLTO+ mit hohem und das Verknüpfungssignal CYWLTO- mit niedrigem Pegel auf.

Das Ausgangssignal des NOR-Glieds 561 tritt normalerweise mit hohem Pegel auf. Wenn die Verknüpfungssignale CLEAR- und CYQLTO+ an der Eingangsseite des NOR-Glieds 561 mit hohem Pegel auftreten, dann wird das Ausgangssignal des betreffenden Verknüpfungsglieds mit niedrigem Pegel auftreten. 160 ns später tritt das Ausgangssignal CYQLTO+0 B der Verzögerungsleitung 562 mit niedrigem Pegel auf. Dadurch wird das Ausgangssignal CYQLTO-1 B des Inverters 564 mit hohem Pegel auftreten. Dieses Signal wird der Eingangsseite des NOR-Glieds 565 zugeführt. Dem anderen Eingang des NOR- Glieds 565 wird das Verknüpfungssignal CYQLTO+0 C vom Ausgang der Verzögerungsleitung 563 zugeführt, das zu diesem Zeitpunkt mit hohem Pegel auftritt und das während 40 ns mit hohem Pegel weiterhin auftritt. Dadurch bleibt das Ausgangssignal CYQLTO+0 D während 40 ns auf niedrigem Pegel. Das Flip- Flop 503 wird gesetzt, und das Q-Ausgangssignal MEMREQ+ nimmt einen hohen Pegel an, und zwar wie zuvor, von einem Hauptspeicher- 3-Anforderungszyklus ausgehend.

Wenn das Verknüpfungssignal MEREQ+ mit hohem Pegel auftritt, werden von dem Cachespeicher 1 zwei Busleitung-5-Zyklusanforderungen unternommen. Im Zuge der ersten Anforderung wird die geradzahlige Adresse an den Hauptspeicher 3 ausgesendet, und im Zuge der zweiten Anforderung wird die ungeradzahlige Adresse an den Hauptspeicher 3 ausgesendet. Durch das erste Datenwort, das aus dem geradzahligen Adressenspeicherplatz des Hauptspeichers 3 an den Cachespeicher 1 ausgesendet worden ist, wird das Datenzähler-Flip-Flop 508 (Fig. 5) gesetzt. Durch das zweite Datenwort aus dem ungeradzahligen Adressenspeicherplatz des Hauptspeichers 3 im Cachespeicher-1- Zyklus wird das Datenzähler-Flip-Flop 509 gesetzt, dessen Q-Ausgangssignal DATCTI bewirkt, daß das Ausgangssignal des NAND-Glieds 510 mit niedrigem Pegel auftritt, wenn das Signal CYFIFO mit hohem Pegel auftritt. Dadurch wird das Speicheranforderungs-Flip-Flop 503 zurückgesetzt, welches seinerseits die Datenzähler-Flip-Flops 508 und 509 zurücksetzt.

Während des zweiten Datenzyklus tritt das Eingangssignal FIFO 17+ des UND-Glieds 567, das ist das in dem Register 204 gespeicherte Adressenbit niedriger Wertigkeit, mit hohem Pegel auf. Die anderen Eingangssignale CYWRIT und AUSTAUSCH treten ebenfalls mit hohem Pegel auf, wodurch das Ausgangssignal des betreffenden Verknüpfungsglieds mit hohem Pegel auftritt. Dadurch wird das Ausgangssignal MEMREQ+0 C des NOR-Glieds 569 mit niedrigem Pegel auftreten. Dies hat zur Folge, daß das Ausgangssignal des NOR-Glieds 502 mit hohem Pegel auftritt. Mit dem nächsten Ansteigen des Signals CLACKO+ wird das Flip-Flop 503 gesetzt, und das Q-Ausgangssignal MEMREQ+ wird wieder mit hohem Pegel auftreten, wodurch mit der nächsten Busleitung-5-Zyklusanforderung begonnen wird.

Das niedrige Eingangssignal CYQLTO- des NOR-Glieds 501 simuliert während des QLT-Betriebs einen "Kein Treffer"-Zustand des Verzeichnisses 202.

Wenn das 4069. Wort aus dem Hauptspeicher 3 angefordert wird, dann wird der Adressenspeicherplatz 7777₈ in dem Adreßregister 207 (Fig. 2) mit Hilfe des Addierers 211 um +1 erhöht. Die nächste Adresse 10 000₈ wird in dem Adreßregister 207 eingestellt, wie dies nachstehend beschrieben wird. Die Ausgangsleitung BAOR 10+ führt einen hohen Signalpegel, wodurch die Eingangsseite des NAND-Glieds 570 (Fig. 5) entsprechend angesteuert wird. Während des Zyklus, währenddessen das 4096. Datenwort aus dem Hauptspeicher 3 über die Busleitung 5 zu dem Cachespeicher 1 übertragen wird, treten die Eingangssignale CYWRIT, AUSTAUSCH und FIFO 17+ für das UND-Glied 567 mit hohem Pegel auf. Dadurch tritt ein Ausgangssignal MEMREQ+0 D mit hohem Pegel auf. Dadurch tritt das Ausgangssignal des NAND-Glieds 570 mit niedrigem Pegel auf, das zum Zurücksetzen des Flip-Flops 571 führt und dazu, daß das Q-Ausgangssignal CYQLTO+ mit niedrigem Pegel auftritt. Das Eingangssignal QLTDUN- für das NOR-Glied 569 tritt mit hohem Pegel auf und verhindert, daß das Flip-Flop 503 zurückgesetzt wird, nachdem das 4096. Datenwort aufgenommen worden ist. Das Verknüpfungssignal CYQLTO- am Eingang des UND-Glieds 533 tritt mit niedrigem Pegel auf und verhindert das Setzen des Flip-Flops 529 während des QLT-Betriebs.

Beschreibung der Systembussteuerung 219 (vgl. Fig. 5, Blatt 3 und 4)

Die Verknüpfungssignale BSAD 08-15, 16+ und 17- treten zwischen dem Ausgang des Empfängers 213 und einem UND-Glied 546 auf, dessen Ausgangssignal MYCHAN dem SET-Eingang des Flip-Flops 516 zugeführt wird. Das Signal BSMREF+ tritt zwischen dem Empfänger 217 und dem Inverter 547 auf, dessen Ausgangssignal BSMREF- dem UND-Glied 546 eingangsseitig zugeführt wird. Das Verknüpfungssignal BSDCNN+ tritt zwischen dem Empfänger 217, der Zyklussteuerung 232, dem Eingang einer Verzögerungsleitung 522 und einem Eingang eines ODER-Glieds 521 auf. Der Ausgang der Verzögerungsleitung 522 ist mit dem anderen Eingang des ODER-Glieds 521 verbunden, dessen Ausgangssignal BSDCNB+ der AOR- und RAF-Steuerung 235 sowie dem RESET-Anschluß der Flip-Flops 514, 516, 536, 574 und der AOR- und RAF-Steuerung 235 zugeführt wird. Das Ausgangssignal der Verzögerungsleitung 522 wird außerdem den CLK-Anschlüssen der Flip-Flops 516, 536 und 574 zugeführt. Das Verknüpfungssignal MYACKR tritt zwischend dem Q-Ausgang des Flip-Flops 516 und den Eingangsanschlüssen der Verzögerungsleitungen 517, 518, sowie der AOR- und RAF-Steuerung 235, der FIFO-Lese/Schreib-Steuerung 230 und den Treiberschaltungen 218 auf. Der Ausgang der Verzögerungsleitung 517 ist an einem Eingang des UND-Glieds 520 angeschlossen, dessen Ausgangssignal MYACKD der AOR- und RAF-Steuerung 235 und einem Eingang des NAND-Glieds 506 in der Zyklussteuerung 232 zugeführt wird. Der Ausgang der Verzögerungsleitung 518 ist an der Eingangsseite eines Inverters 519 angeschlossen, dessen Ausgang an einem Eingang des UND-Glieds 520 angeschlossen ist.

Das Verknüpfungssignal "1" wird dem SET-Eingang des Flip- Flops 536 zugeführt, dessen -Ausgangssignal BSDCND- dem einen Eingang des NAND-Glieds 535 in der Zyklus steuerung 232 zugeführt wird. Das Verknüpfungssignal "1" wird dem PRESET-Eingang und dem D-Eingang des Flip-Flops 511 zugeführt. Das Q-Ausgangssignal CYREQ+ des Flip- Flops 511 wird dem einen Eingang des NAND-Glieds 513 zugeführt. Das Verknüpfungssignal BSBUSY- tritt zwischen dem Ausgang des NOR-Glieds 540 und dem anderen Eingang des NAND- Glieds 513 auf, dessen Ausgangssignal SETREQ- einem PRESET-Eingang des Flip-Flops 515 zugeführt wird. Das Verknüpfungssignal "1" wird einem PRESET-Eingang des Flip- Flops 514 zugeführt. Das Verknüpfungssignal BSDCND+ wird dem D-Eingang und dem RESET-Eingang zugeführt. Das Signal MYDCNN- tritt zwischen einem -Ausgang des Flip-Flops 541, dem CLK-Eingang des Flip-Flops 514 und den Freigabeeingängen der Treiberschaltungen 212, 214 und 218 auf. Das Q-Ausgangssignal MYRBQR+ des Flip-Flops 514 wird dem CLK-Eingang des Flip-Flops 515 zugeführt. Das Verknüpfungssignal CLEAR- wird dem RESET-Eingang des Flip-Flops 515 zugeführt. Die Verknüpfungssignale BSWAIT und BLOCKF- werden den Eingängen des UND-Glieds 512 zugeführt, dessen Ausgangssignal MYREQ+ dem D-Eingang des Flip-Flops 515 zugeführt wird. Das Q-Ausgangssignal MYREQT des Flip- Flops 515 wird der Treiberschaltung 218 und dem einen Eingang des UND-Glieds 542 zugeführt. Das Signal BSDCNB+ wird der Eingangsseite eines Inverters 544 zugeführt, der ausgangsseitig am Eingang des UND-Glieds 512 angeschlossen ist, dessen Ausgangssignal SETDCN- an dem PRESET-Eingang des Flip-Flops 541 angeschlossen ist. Die Verknüpfungssignal BSACKR und BSWAT treten zwischen den Eingängen des NOR-Glieds 543 und dem Empfänger 217 auf. Der Ausgang des NOR-Glieds 543 ist an dem RESET-Eingang des Flip-Flops 541 angeschlossen. Das Signal CLEAR tritt zwischen der Ausgangsseite des Inverters 573 und der Eingangsseite des NOR-Glieds 543 auf. Das Signal CLEAR- tritt zwischen der Eingangsseite des Inverters 573 und dem Empfänger 217 auf. Das Signal BSDCNB- tritt zwischen dem Ausgang des Inverters 544 und einem Eingang des UND-Glieds 538 auf. Das Signal BSREQT+ tritt zwischen dem Eingang des UND-Glieds 538 und dem Empfänger 217 auf, und das Signal CLEAR wird der Eingangsseite des UND-Glieds 538 zugeführt, welches ausgangsseitig an dem Eingang der Verzögerungsleitung 539 und an einem Eingang des NOR-Glieds 540 angeschlossen ist. Der Ausgang der Verzögerungsleitung 539 ist an dem anderen Eingang des NOR-Glieds 540 angeschlossen. Das Q-Ausgangssignal MYDCNN+ des Flip-Flops 541 wird dem Treiber 218 und dem Eingang des NAND-Glieds 535 in der Zyklussteuerung 232 zugeführt. Das Ausgangssignal BSDCNB- des NOR-Glieds 536 wird dem Eingang des NAND- Glieds 535 zugeführt. Die Prioritätssignale BSAUOK-BSIUOK treten zwischen den Eingängen des UND-Glieds 542 und dem Empfänger 217 auf.

Die Verknüpfungssignale MEMREQ+ und CLRREQ-0 A treten zwischen der Zyklussteuerung 232 und den Eingängen CLK bzw. RESET des Flip-Flops 412 auf. Das Verknüpfungssignal BSDBPL+ tritt zwischen dem SET-Eingang des Flip-Flops 574 und dem Empfänger 217 auf. Der -Ausgang des Flip-Flops 574 ist mit der Zyklussteuerung 232 verbunden.

Während des ersten Speicheranforderungszyklus wird in dem Fall, daß die Zentraleinheiten 2 Daten anfordert, die nicht in dem Cachespeicher 1 enthalten sind, das Eingangssignal MEMREQ+ CLK des Flip-Flops 511 einen hohen Pegel annehmen, wodurch das Q-Ausgangssignal CYREQ+ mit hohem Pegel auftreten wird, das der Eingangsseite des NAND-Glieds 513 zugeführt wird. Das Verknüpfungssignal BSBUSY- tritt mit hohem Pegel auf, wenn die Busleitung 5 nicht belegt ist; das Ausgangssignal SETREQ- des NAND-Glieds 513 tritt mit niedrigem Pegel auf, wodurch das Flip-Flop 515 gesetzt wird, dessen Q-Ausgangssignal MYREQT einen hohen Pegel annimmt und eine eingangsseitige Ansteuerung des einen Busleitung- 5-Zyklus anfordernden UND-Glieds 542 bewirkt. Wenn die Busleitung 5 keine Anforderung hoher Priorität besitzt, dann treten die Verknüpfungssignale BSAUOK bis BSIUOK mit hohem Pegel auf. Wenn die Busleitung 5 keine Information überträgt, dann tritt das Verknüpfungssignal BCDCNB- mit hohem Pegel auf, und das Ausgangssignal SETDCN- des UND-Glieds 542 tritt mit niedrigem Pegel auf. Dadurch wird das Flip-Flop 541 gesetzt, und das Q-Ausgangssignal MYDCNN+ tritt mit hohem Pegel auf. Dadurch werden die Treiberschaltungen 212, 214 und 218 entsprechend angesteuert, wodurch an die Busleitung 5 eine Information in dem aus Fig. 8b ersichtlichen Format abgegeben wird. Wenn der Hauptspeicher 3 die Information von der Busleitung 5 her aufnimmt, sendet er das Quittungssignal BSACKR über die Busleitung 5 an den Cachespeicher 1 zurück und bewirkt das Zurücksetzen des Flip-Flops 541, und zwar dadurch, daß das Ausgangssignal des NOR-Glieds 543 auf niedrigen Pegel gebracht wird. Das Q-Ausgangssignal MYDCNN- bewirkt bei Auftreten mit hohem Pegel das Setzen des Flip-Flops 514, dessen mit hohem Pegel auftretendes Q-Ausgangssignal MYREQR+ das Flip-Flop 515 zurücksetzt, da nämlich das D-Eingangssignal MYREQ mit niedrigem Pegel auftritt. Dies hat zur Folge, daß das Q-Ausgangssignal MYREQT mit niedrigem Pegel auftritt. Ein von dem Hauptspeicher 3 wieder abgegebenes Signal BSWAIT zeigt an, daß der Hauptspeicher 3 belegt ist. Ferner wird das Flip-Flop 541 zurückgesetzt, da das Ausgangssignal des NAND-Glieds 543 mit niedrigem Pegel auftritt. Da das Ausgangssignal des UND-Glieds 512 jedoch mit hohem Pegel auftritt, wenn das Flip-Flop 514 gesetzt ist, und das das Q-Ausgangssignal MYREQR+ mit hohem Pegel auftritt, verbleiben das Q-Ausgangssignal MYREQT des Flip-Flops 515 auf hohem Pegel, und die erste Speicheranforderung wird wiederholt.

Wenn im Verschachtelungsbetrieb der Hauptspeicher 3 die erste Speicheranforderung dadurch quittiert, daß er das Verknüpfungssignal BSACKR aussendet, verbleibt das Flip-Flop 511 im gesetzten Zustand, in welchem das Q-Ausgangssignal CYREQ+ mit hohem Pegel auftritt. Dadurch wird der zweite Speicheranforderungszyklus gestartet. Das Flip-Flop 511 bleibt während des Verschachtelungsbetriebs im gesetzten Zustand, da das Ausgangssignal des NAND-Glieds 535 auf hohem Pegel verbleibt, wie dies auch für das CLK-Eingangssignal MEMREQ+ zutrifft. Das Eingangssignal CLRREQ+0 B des NAND-Glieds 535 tritt so lange mit niedrigem Pegel auf, wie das Eingangssignal BLOCKF- des NOR-Glieds 536 mit hohem Pegel auftritt. Das Verknüpfungssignal BLOCKF- tritt nach Auftreten des ersten Quittungssignals BSACKR mit niedrigem Pegel auf. Wenn das Signal MYDCNN+ während des zweiten Speicheranforderungszyklus einen hohen Pegel annimmt, wird das Flip-Flop 511 zurückgesetzt, da das Signal BLOCKF- einen niedrigen Pegel führt.

Wenn sich jedoch das System im Speicherbankbetrieb befindet, wird das Flip-Flop 511 zurückgesetzt, da nämlich das Ausgangssignal des NAND-Glieds 535 in der Zyklussteuerung 232 am Ende des ersten Speicheranforderungszyklus einen niedrigen Pegel annimmt. Das Eingangssignal CLRREQ+0 B des NAND-Glieds 535 führt einen hohen Pegel, wodurch das Ausgangssignal CLRREQ-0 A des NAND-Glieds 535 einen niedrigen Pegel führt, wenn das Signal MYDCNN+ einen hohen Pegel annimmt. Ein zweiter Speicheranforderungszyklus beginnt dann, wenn das Eingangssignal BSREQT des UND-Glieds 538 einen niedrigen Pegel annimmt und wenn keine Anforderung bezüglich der Busleitung 5 vorhanden ist. Dadurch tritt das Ausgangssignal des UND-Glieds 538 mit niedrigem Pegel auf, wodurch das Eingangssignal des NOR-Glieds 540 mit niedrigem Pegel auftreten wird. 20 ns später nimmt auch das andere Eingangssignal des NOR-Glieds 540 einen niedrigen Pegel an, wodurch das Ausgangssignal BSBUSY- einen hohen Pegel erhält. Es sei darauf hingewiesen, daß normalerweise das Signal CLEAR mit hohem Pegel auftritt und während der Systemeinleitung bezüglich der Rücksetzfunktionen einen niedrigen Pegel erhält. Wenn beide Eingangssignale des NAND-Glieds 513 einen hohen Pegel führen, tritt das Ausgangssignal SETREQ- mit niedrigem Pegel auf, wodurch das Q-Ausgangssignal MYREQT des Flip-Flops 515 wieder auf hohem Pegel gesetzt wird. Dadurch wird eien Busleitung-5-Zyklus angefordert. Das Ausgangssignal SETDCN- des NAND-Glieds 542 tritt wieder mit niedrigem Pegel auf, wodurch das Flip-Flop 541 gesetzt wird. Das Q-Ausgangssignal MYDCNN+ tritt dann mit hohem Pegel auf, wodurch die Treiberschaltungen 212, 214 und 218 derart angesteuert werden, daß die zweite Speicheranforderung in dem aus Fig. 8b ersichtlichen Format über die Busleitung 5 an den Hauptspeicher 3 ausgesendet wird. Wenn der Hauptspeicher 3 das Quittungssignal BSACKR zurücksendet, wird das Flip-Flop 541 wie zuvor zurückgesetzt. Dadurch werden das Flip-Flop 514 gesetzt und das Flip-Flop 515 zurückgesetzt. Dies hat zur Folge, daß das Q-Ausgangssignal MYREQT mit niedrigem Pegel auftritt. Das Eingangssignal MYDCNN+ des NAND-Glieds 535 tritt mit hohem Pegel auf, wodurch am RESET-Eingang des Flip-Flops 511 ein niedriger Pegel auftritt. Dadurch tritt dann das Q-Ausgangssignal CYREQ+ mit niedrigem Pegel auf. Auf diese Weise wird die Abgabe nachfolgender Speicheranforderungs-Busleitung- 5-Zyklen vermieden. Das Eingangssignal CLEAR des NOR-Glieds 543 bewirkt ferner das Zurücksetzen des Flip-Flops 541.

Wenn der Hauptspeicher 3 aktiviert ist und in Beantwortung auf eine zweite Speicherantwort hin ein Verknüpfungssignal BSWAIT zurücksendet, das Flip-Flop 541 zurückgesetzt, das das Verknüpfungssignal BSWAIT einen hohen Pegel annimmt. Dadurch wird dann das Ausgangssignal des NOR-Glieds 543 mit niedrigem Pegel auftreten. Ferner wird das Q-Ausgangssignal MYDCNN- des Flip-Flops 541 mit hohem Pegel auftreten, wodurch das Flip-Flop 514 gesetzt wird. Das Q-Ausgangssignal MYREQR dieses Flip-Flops wird dann einen hohen Pegel annehmen. Das D-Eingangssignal des Flip-Flops 515 führt einen niedrigen Pegel, da das Verknüpfungssignal BLOCKF+ zu diesem Zeitpunkt einen hohen Pegel führt. Dadurch tritt das Ausgangssignal des NOR-Glieds 572 mit niedrigem Pegel auf. Dies hat zur Folge, daß das Ausgangssignal MYREQ+ des UND-Glieds 512 mit niedrigem Pegel auftritt. Wenn das Verknüpfungssignal MYREQ+ einen hohen Pegel annimmt, wird das Flip-Flop 515 zurückgesetzt. Dadurch wird das Q-Ausgangssignal MYREQT auf niedrigen Pegel gesetzt. Da das Flip-Flop 511 während des zweiten Speicheranforderungszyklus zurückgesetzt war, wird wie zuvor die zweite Speicheranforderung unberücksichtigt gelassen. Bei dem QLT-Betrieb tritt jedoch das Eingangssignal CYQLTO- des NOR-Glieds 572 mit niedrigem Pegel auf, wodurch dessen Ausgangssignal einen hohen Pegel führt. Wenn das Antwortsignal BSWAIT abgegeben wird, dann tritt das Ausgangssignal des UND-Glieds 512 mit hohem Pegel auf, wodurch das Flip-Flop 515 gesetzt wird. Das mit hohem Pegel auftretende Q-Ausgangssignal MYREQT beginnt eine weitere Speicheranforderung.

Die Flip-Flops 503, 504, 511, 514, 515, 529, 541 und 571 sind Schaltungen mit der Bezeichnung 74 S 74 wie sie auf Seite 5-22 des oben erwähnten TTL-Datenbuchs beschrieben sind. Die Flip-Flops 508 und 509 sind Verknüpfungsschaltungen der Bezeichnung 74 S 112, wie sie auf Seite 5-34 des betreffenden Datenbuchs und die Flip-Flops 516, 536 und 574 sind Verknüpfungsschaltungen der Bezeichnung 74 S 175, wie sie auf Seite 5-46 des betreffenden Datenbuchs beschrieben sind.

Der Hauptspeicher 3 sendet die Verknüpfungssignale BSDCNN+ und die Information in dem aus Fig. 8c ersichtlichen Format über die Busleitung 5 an die Empfänger 213, 215 und 217 aus. Die Information wird in den FIFO-Puffer 203 eingeschrieben. Das Eingangssignal BSAD 08-17 wird zusammen mit dem Verknüpfungssignal BSMREF-, das durch den Inverter 547 invertiert worden ist, dem UND-Glied 546 zugeführt. Wenn die Cachespeicher-1- Identifizierung gegeben ist mit 0002₈, dann bedeutet dies, daß die Signale BSAD 16+, BSAD 00-15 und 17- mit hohem Pegel auftreten und daß kein den Hauptspeicher 3 betreffender Schreibvorgang vorliegt, was bedeutet, daß das Signal BSMREF- mit hohem Pegel auftritt. In dem Fall tritt das Ausgangssignal MYCHAN des UND-Glieds 546 mit hohem Pegel auf. Das mit hohem Pegel auftretende Verknüpfungssignal BSDCNN+ bewirkt, daß das Ausgangssignal BSDCNB+ des ODER- Glieds 521 mit hohem Pegel auftritt. Dadurch tritt auch das RESET-Eingangssignal des Flip-Flops 516 mit hohem Pegel auf. Das Verknüpfungssignal BSDCNN+ wird durch die Verzögerungsleitungen 522 um 60 ns verzögert und bewirkt das Setzen des Flip-Flops 516, dessen Ausgangssignal MYACKR bei Auftreten mit hohem Pegel die FIFO-Schreibadressen- Zähler Flip-Flops 320 und 321 (Fig. 3) weiterschaltet. Diese Operation ist oben beschrieben worden. Das mit hohem Pegel auftretende Verknüpfungssignal MYACKR bewirkt das Setzen des Flip-Flops 305 (Fig. 3). Das Q-Ausgangssignal INTERG+ nimmt einen hohen Pegel an und bewirkt die Datenübertragung über die Puffer-Nebenweg- Treiber 205 (Fig. 2) zu dem Verbindungspunkt 216 hin, da nämlich dieses erste Datenwort aus dem Hauptspeicher 3 in Beantwortung der Anforderung von der Zentraleinheit 2 abgegeben wird. Das Verknüpfungssignal MYACKR tritt auch auf der Busleitung 5 auf, um dem Hauptspeicher 3 zu quittieren, daß der Cachespeicher 1 die von dem Hauptspeicher 3 ausgesendete und für den Cachespeicher 1 adressierte Information empfangen hat. Gemäß Fig. 5 wird das Verknüpfungssignal MYACKR durch die Verzögerungsleitung 517 um 20 ns verzögert und dem Eingang des UND-Glieds 520 zugeführt, dessen Ausgangssignal MYACKD 20 ns nach dem Signalanstieg des Signals MYACKR einen hohen Pegel annimmt. Das Verknüpfungssignal MYACKR wird durch die Verzögerungsleitung 518 um 40 ns verzögert und nach Invertieren durch den Inverter 519 dem anderen Eingang des UND-Glieds 520 mit niedrigem Pegel zugeführt. Das Verknüpfungssignal MYACKD ist ein 20 ns andauernder positiver Impuls, der vom Anstieg des Signals MYACKR um 20 ns verzögert ist. Das Verknüpfungssignal MYACKD verzögert das Setzen der Funktionscode-Entwicklungs-Flip-Flops 512 und 513 (Fig. 4) so lange, bis die von der Busleitung 5 her aufgenommen Daten in den FIFO-Puffer 203 eingespeichert sind.

Die oben beschriebene Ablauffolge wird beim Verschachtelungsbetrieb für die vier Zyklen wiederholt, innerhalb derer die Datenwörter aus dem Hauptspeicher 3 zu dem Cachespeicher 1 auf die erste und zweit Speicheranforderung hin übertragen werden. Beim Speicherbankbetrieb wird die Ablauffolge während zweier Zyklen auf das Auftreten der einen Speicheranforderung hin wiederholt.

Formate auf der Systembusleitung 5

In Fig. 8 sind die auf der Systembusleitung 5 benutzten Formate veranschaulicht, die von dem Cachespeicher 1 und/oder dem Hauptspeicher 3 verarbeitet werden. Dabei zeigt Fig. 8a das Speicheradressenfeld mit einer 18-Bit-Hauptspeicher-Wortadresse BSAD 05-22 eines 20 Bit umfassenden Datenworts BSDT 00-15, A, B, DSDP 00, 08. Dieses Format wird von der Zentraleinheit 2 dazu herangezogen, den Hauptspeicher 3 über die Systembusleitung 5 zu aktualisieren. Der Cachespeicher 1 liest Adresse und Daten in dem FIFO-Puffer 203 von der Systembusleitung 5 über die Empfänger 213, 215 und 217. Der Cachespeicher 1 stellt fest, daß das Verknüpfungssignal BSMREF mit hohem Pegel auftritt, wodurch angezeigt ist, daß das Adressenfeld eine den Hauptspeicher 3 betreffende Adresse enthält. Ferner stellt der Cachespeicher fest, daß das Signal BSWRIT mit hohem Pegel auftritt, wodurch angezeigt ist, daß es sich dabei um eine Schreiboperation handelt. Ferner wird geprüft, ob der Adressenspeicherplatz in dem Cachespeicher 1 eingeschrieben ist. Wenn die Adresse in dem Verzeichnis 202 (Fig. 2) aufgefunden worden ist, dann wird das in dem Datenspeicher 2 gespeicherte Datenwort aktualisiert. Wenn die Adresse nicht in dem Verzeichnis 202 gefunden wird, dann werdend die Daten aufgegeben bzw. unberücksichtigt gelassen. Eine periphäre Steuereinrichtung kann eine 19 Bit umfassende Byte- Hauptspeicher-Adresse BSAD 05-23 aussenden. In diesem Fall würde der Cachespeicher 1 das Byte 0 oder das Byte 1 aktualisieren, wenn irgendein Byte in dem Datenpuffer 201 gespeichert ist.

In Fig. 8b ist die Hauptspeicheranforderung veranschaulicht, die vom Cachespeicher 1 an den Hauptspeicher 3 ausgesendet wird. Das Adreßfeld enthält die Wortadresse BSAD 05-22 des Hauptspeichers 3. Das Datenfeld enthält den den Cachespeicher 1 betreffenden, 12 Bits umfassenden Identifizierungscode 0002₈, nämlich BSDT A, B, 00-09, und den 6 Bits umfassenden Funktionscode 00₈ oder 01₈. Der Funktionscode 00₈ kennzeichnet den Buszyklus als den ersten Speicheranforderungszyklus. Der Funktionscode 01₈ kennzeichnet den die Busleitung 5 betreffenden Busleitungszyklus als zweiten Speicheranforderzyklus. Das Signal BSMREF tritt mit hohem Pegel auf, da es sich um eine Anforderung des Hauptspeichers 3 handelt.

In Fig. 8c ist das Antwortformat des Hauptspeichers 3 auf die Speicherleseanforderung gemäß Fig. 8b veranschaulicht. Das Adressenfeld enthält die Bestimmungsnummer des Cachespeichers 1, nämlich 0002₈, und den Funktionscode 00₈, wodurch eine Antwort auf eine erste Speicheranforderung oder der Funktionscode 01₈ gekennzeichnet sind. Dadurch ist eine Antwort auf eine zweite Speicheranforderung festgelegt. Das Signal BSWAIT+ zeigt an, daß der Hauptspeicher 3 den Cachespeicher 1 anfordert, um das Datenwort in dem Cachespeicher 1 unter der Adresse einzuschreiben, die durch die in Fig. 8b angegebene Hauptspeicher-Leseanforderung bezeichnet ist. Das Signal BSSHBC tritt mit hohem Pegel auf, wodurch angezeigt wird, daß es sich hierbei um eine Antwort auf eine Speicheranforderung handelt. Eine im Verschachtelungsbetrieb in dem aus Fig. 8b ersichtlichen Format auftretende Hauptspeicheranforderung enthält das Signal PRA+1 für die zweite Anforderungsadresse. Der Hauptspeicher 3 spricht mit den Datenwörtern PRA und PRA+2 auf die erste Anforderung hin an und mit den Datenwörtern PRA+1 und PRA+3 auf die zweite Anforderung.

Eine im Speicherbankbetrieb auftretende Hauptspeicheranforderung enthält bei dem in Fig. 8b dargestellten Format das Datenwort PRA. Der Hauptspeicher 3 spricht mit den Datenwörtern PRA und PRA+1 an.

Beziehungen zwischen dem Hauptspeicher 3, dem Datenpuffer 201 und dem Verzeichnis 202

In Fig. 11 sind die Beziehungen der 18-Bit-Adresse ADDR 00-17 in dem Hauptspeicher 3, in dem Datenpuffer 201 und in dem Verzeichnis 202 veranschaulicht.

Die 262 143 Wortspeicherplätze in dem Hauptspeicher werden durch die 18 Bits umfassende Adresse ADDR 00-17 100 adressiert, die aus einem Zeilenadressenteil ADDR 00-07 100 a und aus einem Spaltenadressenteil ADDR 07-17 100 b besteht. Der Hauptspeicher 3 kann daher als in 1024 Spalten und in 256 Zeilen organisiert betrachtet werden.

Der Datenpuffer 201 gemäß Fig. 12 weist vier Ebene auf, die mit EBENE 0-3 201 a-d bezeichnet sind. Die Spaltenadresse ADDR 08-17 101 gemäß Fig. 11 bewirkt die Festlegung von vier Wörtern, und zwar jeweils eines Worts aus jeder Ebene des Datenpuffers 201. Das Verzeichnis 202 gemäß Fig. 12 weist ebenfalls vier Ebenen auf, die mit EBENE 0-3 202 a-d bezeichnet sind. Die 18 Bits umfassende Adresse ADDR 00-17 102 gemäß Fig. 10 besteht aus einer Spaltenadresse ADDR 08-17 102 b und aus einer Zeilenadresse ADDR 00-07 102 a. Die Zeilenadresse ADDR 00-07 102 a werden in den durch die Spaltenadresse ADDR 08-17 102 b bezeichneten Speicherplätzen des Verzeichnisses 202 gespeichert.

In Fig. 12 sind die Beziehungen zwischen dem Datenpuffer 201, dem Verzeichnis 202 und dem Hauptspeicher 3 veranschaulicht, wobei der Hauptspeicher 3 in einer Speicherbankkonfiguration organisiert ist. Bei der Speicherbankkonfiguration werden die Datenwörter in aufeinanderfolgenden Adressenspeicherplätzen gespeichert. Dies steht im Gegensatz zu der Verschachtelungskonfiguration nach Fig. 13, gemäß der Datenwörter in geradzahligen Adressenspeicherplätzen (ADDR 17 ist eine "0") in der einen Speicherbank 3 a und Datenwörter in ungeradzahligen Adressenspeicherplätzen (ADDR 17 ist eine "1") in der benachbarten Speicherbank 3 b des Hauptspeichers 3 enthalten sind.

Der Datenpuffer 201 umfaßt vier Ebenen, die mit EBENE 0-3 201 a-d bezeichnet sind und deren jede 1024 Datenwort- Adressenspeicherplätze aufweist. Das Verzeichnis 202 weist Ebenen auf, die mit EBENE 0-3 202 a-d bezeichnet sind und die jeweils 1024 Zeilenadressen speichern. Für jeden Datenwortspeicherplatz in dem Datenpuffer 207 existiert ein entsprechender Speicherplatz in dem Verzeichnis 202, der eine Zeilenadresse speichert. Die Kombination einer Spaltenadresse und einer Zeilenadresse kennzeichnet das Datenwort in dem Datenpuffer und dem Hauptspeicher 3.

Das nachstehend erläuterte Beispiel zeigt die Beziehung zwischen dem Hauptspeicher 3, dem Datenpuffer 201 und dem Verzeichnis 202 auf. Es sei angenommen, daß das 20-Bit-Datenwort in dem Hauptspeicher-Adressenspeicherplatz 1025 in der Ebene 1 des Datenpuffers 201 zu speichern ist.

Das Datenwort DATA 00-19 in dem Adressenspeicherplatz 1025 besitzt den Wert von ADDR 00-17 als 002001₈. Die Spaltenadresse ADDR 08-17 besitzt einen Wert von 0001₈. Die Zeilenadresse ADDR 00-07 besitzt einen Wert von 001₈. Das Datenwort wird in die Ebene 1 des Datenpuffers 201 eingeschrieben und zwar in den Speicherplatz 201 e, der durch die Spaltenadresse 0001₈ festgelegt ist. Die Zeilenadresse 001₈ wird in den durch die Spaltenadresse 0001₈ bezeichneten Speicherplatz 202 e der Ebene 1 eingeschrieben.

In Fig. 13 ist der verschachtelte Hauptspeicher 3 veranschaulicht, wobei sämtliche geradzahligen Adressenspeicherplätze (das Adressenbit ADDR 17 ist auf "0" gesetzt) in der Speicherbank 3 a und sämtliche ungeradzahligen Adressenspeicherplätze (das Adressenbit ADDR 17 ist auf "1" gesetzt) in der Speicherbank 3 b enthalten sind. Gemäß Fig. 12 und 13 stellen die mit Col 1 bis Col 1023 bezeichneten Leitungen nicht tatsächliche Verbindungen dar, sondern durch die betreffenden Bezugszeichen ist angegeben, daß ein Datenwort in einer bestimmten Spalte des Hauptspeichers 3 in die betreffende Spalte des Datenpuffers 201 eingeschrieben wird und daß die Zeilenadresse in die betreffende Spalte des Verzeichnisses 202 eingeschrieben wird.

Erläuterung der Austausch-Operation

Fig. 9 veranschaulicht in einem Flußdiagramm die Ablauffolge der Operationen, die anlaufen, wenn die Zentraleinheit 2 an den Cachespeicher 1 eine Anforderung nach dem Datenwort richtet.

Die Ablauffolge beginnt mit Block 901. Die Zentraleinheit 2 gibt ein Signal CACHRQ mit hohem Pegel ab, wodurch das Flip- Flop 313 (Fig. 3) gesetzt wird. Dadurch tritt das Q- Ausgangssignal FEMPTY-20 mit niedrigem Pegel auf. Das mit niedrigem Pegel auftretende Signal FEMPTY-20 löst die zyklische Abgabe des Signals CLOCK 0+ aus und setzt die Lese adressenzähler-Flip-Flops 426 und 427 der Austausch- bzw. Änderungsadressendatei 206 (Fig. 4) auf den Platz 00. Die Zentraleinheit 2 sendet die Anforderungsadressen (PRA) Signale BAOR 05-22+ über den 2 : 1-Multiplexer 208 aus, der durch das Signal ADDRSO+ freigegeben ist. Dadurch gelangen die betreffenden Signale zu dem Verzeichnis 202 (Fig. 2), um den Suchvorgang auszuführen. Der Verzeichnis-Suchvorgang wird gemäß dem Block 902 durchgeführt, und die Anforderungsadresse PRA wird über den 2 : 1-Multiplexer 209 in den Speicherplatz 00 des Adreßregisters 207 und der Änderungsadressendatei 206 geladen. Das Signal FEMPTY-20 bewirkt, daß das Ausgangssignal AORCNT des NOR-Glieds 419 (Fig. 4) mit hohem Pegel auftritt. Dadurch werden das Schreibabtastsignal BAWRIT der Änderungsadressendatei 206 und das Schreibabtastsignal BAORCK des Adreßregisters 207 freigegeben und die Schreib adressenzähler-Flip-Flops 426 und 427 der Änderungsadressendatei 206 auf den Speicherplatz 01 eingestellt.

Im Block 903 ist veranschaulicht, daß das Ansteigen des Signals CLOCKO+ das Setzen des Flip-Flops 301 (Fig. 3) bewirkt, wobei das -Ausgangssignal BLKREQ- des betreffenden Flip-Flops zum Zurücksetzen des Flip-Flops 313 führt. Das Q-Ausgangssignal FEMPTY-20 wird auf hohem Pegel gebracht, wodurch das Signal CLOCKO+ auf hohem Pegel gehalten wird.

Wenn entsprechend dem Block 904 das Datenwort PRA in dem Verzeichnis 202 (Fig. 2) ermittelt worden ist, dann werden gemäß dem Block 905 die in dem entsprechenden Adressenspeicherplatz des Datenpuffers 201 enthaltenen Datenwortsignale CADP 00-19 an die Zentraleinheit 2 ausgesendet. Außerdem führt das Auftreten eines Verzeichnis-"Treffer"-Signals zum Setzen des Flip-Flops 529 (Fig. 5), dessen Q-Ausgangssignal invertiert und an die Zentraleinheit 2 als Signal CYCADN- ausgesendet wird. In der Zentraleinheit bewirkt das betreffende Signal das Einschreiben des betreffenden Datenworts in ein (nicht dargestelltes) Register und außerdem führt das Auftreten des betreffenden Signals dazu, daß das Signal CACHRQ mit niedrigem Pegel auftritt.

Wenn gemäß dem Block 904 das Datenwort PRA nicht in dem Verzeichnis 202 gespeichert ist, dann wird gemäß dem Block 906 das Flip-Flop 503 (Fig. 5) gesetzt, und das Q-Ausgangssignal MEMREQ+ setzt das Flip-Flop 511, dessen Q-Ausgangssignal CYREQ+ mit hohem Pegel auftritt. Außerdem tritt das Datenwort PRA+1 am Ausgang des Addierers 211 auf, wenn der Schreibadressenzähler der Änderungsadressendatei 206 auf den Speicherplatz 01 eingestellt ist.

Der Cachespeicher 1 fordert nunmehr die Busleitung 5 für das Aussenden der Speicheranforderung an den Hauptspeicher 3 an, und zwar für zwei Datenwörter, wenn der Hauptspeicher 3 als Speicherbanksystem ausgeführt ist. Wenn der Hauptspeicher 3 als Verschachtelungsspeicher ausgeführt ist, dann werden von dem Cachespeicher 1 als zwei Speicheranforderungen bezüglich vier Datenwörter aus dem Hauptspeicher 3 ausgesendet.

Der Cachespeicher 1 forder einen Zugriff zu der Busleitung 5 dadurch an, daß das Q-Ausgangssignal CYREQ+ des Flip-Flops einen hohen Pegel erhält, wie dies aus Fig. 5 ersichtlich wird. Wenn gemäß dem Block 9907 die Busleitung 5 nicht belegt ist, dann bewirken die dem NAND-Glied 513 (Fig. 5) zugeführten beiden Eingangssignale BSBUSY- und CYREQ+ Zeichen, daß das Flip-Flop 515 entsprechend dem Block 908 gesetzt wird. Das Q-Ausgangssignal MYREQT verbleibt auf hohem Pegel, wie dies aus dem Block 909 hervorgeht, bis der Cachespeicher 1 die höchste Priorität der einen Zugriff zu der Busleitung 5 anfordernden Systemeinheiten besitzt. Sodann wird entsprechend dem Block 910 das Ausgangssignal des UND-Glieds 542 mit niedrigem Pegel auftreten, und das Flip-Flop 541 wird gesetzt. Das Q-Ausgangssignal MYDCNN+ nimmt einen hohen Pegel an und steuert die Treiberschaltungen 212, 214 und 218 derart an, daß über die Busleitung 5 eine Information in dem aus Fig. 8b ersichtlichen Format ausgesendet wird. Das Datenwort PRA, die Cachespeicher-Identifizierung 0002₈ und der Funktionscode 00₈ zeigen an, daß es sich hierbei um die erste Anforderung des Hauptspeichers 3 handelt. Das mit niedrigem Pegel auftretende Signal BSMREF zeigt an, daß die Adressenebenen BSAD 05-22 eine Hauptspeicheradresse enthalten, und das mit hohem Pegel auftretende Signal BSDBPL zeigt an, daß zwei Datenwörter an den Hauptspeicher 3 ausgesendet werden. Der Hauptspeicher 3 spricht entsprechend dem Block 912 an. Wenn der Hauptspeicher 3 belegt ist und den Busleitungszyklus entsprechend dem Block 913 a nicht annehmen kann, wird das Flip-Flop 541, das MYDCNN-Flip-Flop, zurückgesetzt. Das Flip-Flop 514 bleibt jedoch gesetzt, und das Signal MYREQT, welches mit hohem Pegel auftritt, fordert einen weiteren, die Busleitung 5 betreffenden Busleitungszyklus an. Wenn das Antwortsignal ein Quittungsignal ist, und wenn das Signal BSACKR mit hohem Pegel auftritt, dann werden die Flip-Flops 515 und 541 gemäß dem Block 913 zurückgesetzt. Außerdem wird das Flip-Flop 511 bei einer Speicherbankoperation zurückgesetzt. Das Flip-Flop 504 wird entsprechend dem Block 914 gesetzt, und das Q-Ausgangssignal BLOCKF+ nimmt einen hohen Pegel an.

In Fig. 6 ist ein Zeitablaufdiagramm gezeigt, durch das die relative Ablauffolge des Speicherverschachtelungsbetriebs veranschaulicht ist. In dem ersten Speicheranforderungszyklus tritt das Zeitsteuersignal CACHRQ 601 mit hohem Pegel auf, wodurch der Zyklus begonnen wird. Das Signal FEMPTY-20 606 tritt mit niedrigem Pegel auf. Das mit niedrigem Pegel auftretende Signal FEMPTY-20 bewirkt, daß die Signale BAWRIT 604 und BAORCK 605 mit niedrigem Pegel auftreten, wodurch das Datenwort PRA in die Änderungsadressendateil 206 bzw. in das Adreßregister 207 eingeschrieben wird. Außerdem wird der Schreib adressenzähler 234 der Änderungsadressendatei 206 weitergeschaltet, indem das Signal AORCNT-30 609 auf einen niedrigen Pegel gebracht wird. Wenn ein Verzeichnis-"Treffersignal" auftritt, dann tritt das Signal HIT 0-3 606 in der Mitte des Zyklus (gestrichelte Linie) mit hohem Pegel auf, und das Datenwort CADP 00-19 607 (gestrichelte Linie) wird an die Zentraleinheit 2 ausgesendet. Das Signal CYCADN- 608 wird an die Zentraleinheit 2 ausgesendet und bewirkt, daß das Signal CACHRQ 601 mit niedrigem Pegel auftritt (gestrichelte Linie). Wenn kein "Treffersignal" auftritt, wird das Signal MEMREQ 610 auf einen hohen Pegel gebracht, und zwar durch das Ansteigen des Signals CLOCKO+ 603, durch das das Signal MYREQT 612 auf hohen Pegel gebracht wird. Durch das Signal MYREQT 612 wird das Signal MYDCNN+ 613 auf einen hohen Pegel gebracht. Das Antwortsignal BSACKR 614 bewirkt das Zurücksetzen von MYDCNN 613, welches das Zurücksetzen von MYREQT 612 bewirkt. Durch das Signal BSACKR 614 wird das Signal BLOCKF 611 auf hohen Pegel gebracht, um die zweite Speicheranforderung zu beginnen.

In Fig. 7 ist in einem Zeitdiagramm die relative Ablauffolge des Speicherbankbetriebs veranschaulicht. Die Zeitsteuersignale des Speicheranforderungszyklus gemäß Fig. 7 sind dieselben Zeitsteuersignale wie die entsprechenden Zeitsteuersignale gemäß Fig. 6.

Bei mit hohem Pegel auftretendem Signal BLOCKF gemäß dem Block 915 bewirkt das Signal BAWRIT das Einschreiben des Signals PRA+1 in den Speicherplatz 01 der Änderungsadressendatei 206. Durch das Signal BAORCK wird das Signal PRA+1 in das Adreßregister 207 eingeschrieben und der Schreibadressenzähler 234 wird auf den Speicherplatz 02 weitergerückt. Das Signal PRA+1 wird vom Ausgang des Addierers 211 über den 2 : 1-Multiplexer 209 durchgeschaltet, der durch das Signal MEMREQ gemäß Fig. 2 freigegeben ist.

Bei der Speicherverschachtelung erfolgt ein Übergang vom Block 916 zum Block 917, während bei der Speicherbankanordnung der Block 925 als nächster Block verarbeitet wird. Die Speicherverschachtelungsblöcke 917 bis 920 sind eine Wiederholung der Blöcke 907-910. Gemäß dem Block 921 wird das Signal MYDCNN+ gesetzt und die Treiberschaltungen 212, 214 und 215 (Fig. 2) werden derart getastet, daß über die Busleitung 5 das Datenwort PRA+1, die Cachespeicheridentifizierung 0002₈, die Funktion 01₈, welche diesen Zyklus als den zweiten Speicherzyklus kennzeichnet, das Signal BSMREF und das Signal BSDBPL ausgesendet werden.

Diesmal ist der Hauptspeicher 3 belegt und antwortet entsprechend dem Block 922 mit dem Signal BSWAIT, welches gemäß Block 923 den Datenzähler dadurch weiterschaltet, daß das Flip-Flop 508 (Fig. 5) gesetzt wird. Nunmehr werden entsprechend dem Block 924 durch die Signale BSACKR und BSWAIT die Signale MYREQT, MYDCNN+ und CYREQ zurückge setzt.

Gemäß dem in Fig. 6 dargestellten Block 611 wird der zweite Speicheranforderungszyklus dadurch begonnen, daß auf einen hohen Pegel übergegangen wird, wodurch das Signal BAWRIT 604 einen niedrigen Pegel erhält. Dadurch wird das Datenwort PRA+1 in den Speicherplatz 01 der Änderungsadressendatei 206 eingeschrieben, und dem Signal BAORCK 605 wird ein niedriger Pegel gegeben, wodurch das Datenwort PRA+1 in das Adreßregister 207 eingeschrieben wird. Durch das Signal AORCNT-30 609 wird der Schreibadressenzähler 234 der Änderungsadressendatei 206 auf den Speicherplatz 02 weitergerückt.

Die Signale MYREQT 612, MYDCNN 613 und BSACKR 614 treten wie zuvor zyklisch auf. Durch das Signal BSWAIT 615 werden die Signale MYREQT 612 und MYDCNN 613 zurückgesetzt, und dem Signal DATACK 616 wird ein niedriger Pegel gegeben (gestrichelt angedeutet).

Sowohl beim Speicherbankbetrieb als auch beim Speicherver schachtelungsbetrieb wird nunmehr der die Busleitung 5 betreffende Busleitungszyklus erwartet, in welchem das PRA-Datenwort aus dem Hauptspeicher 3 an den Cachespeicher 1 auf die erste Speicheranforderung hin ausgesendet wird.

Wenn die Information über die Busleitung 5 übertragen wird, tritt das Signal BSDCNN+ entsprechend dem Block 925 mit hohem Pegel auf, wodurch das Ausgangssignal des NAND-Glieds 332 (Fig. 3), nämlich das Schreibfreigabesignal FWRITE, mit niedrigem Pegel auftritt. Durch dieses Signal wird die Information auf der Busleitung 5 durch die Empfänger 213, 215 und 217 (Fig. 2) in den FIFO-Puffer 203 übertragen.

Sowohl bei der Speicherverschachtelung als auch bei der Speicherbankanordnung führt das Flußdiagramm gemäß Fig. 9 eine Anzahl von Durchläufen vom Block 926 zum Block 950 aus, und zwar einen Durchlauf für jede Datenwortübertragung vom Hauptspeicher 3 zum Cachespeicher 1 über die Busleitung 5 auf das Auftreten der Speicheranforderung hin.

Die gemäß dem Block 926 von dem FIFO-Puffer 203 aufgenommene Information muß in dem Format gemäß Fig. 8c vorliegen, wenn sie eine Antwort auf eine Speicheranforderung ist. Liegt die betreffende Information nicht in dem entsprechenden Format vor, dann führt der Cachespeicher 1 eine andere Folge von Operationen aus.

Unter der Annahme, daß die aufgenommen Information die Antwort auf die Speicheranforderung darstellt, wird das PRA- Datenwort sodann von dem Cachespeicher 1 auf den ersten, die Busleitung 5 betreffenden Busleitungszyklus hin aufgenommen; dabei treten die Cachespeicher-Identifizierung 0002₈ und der Funktionskode 00₈ auf, der anzeigt, daß das betreffende Datenwort in Beantwortung der ersten Speicheranforderung abgegeben worden ist. Das mit hohem Pegel auftretende Signal BSDBPL zeigt an, daß es sich bei dem Datenwort um das erste Datenwort von zwei Datenwörtern in Beantwortung der ersten Speicheranforderung handelt. Das mit niedrigem Pegel auftretende Signal BSMREF zeigt an, daß das Adressenfeld die Cachespeicher-Identifizierung und den Funktionskode enthält. Das mit hohem Pegel auftretende Signal BSSHBC zeigt an, daß dieser Buszyklus in Beantwortung auf die Speicheranforderung abläuft.

Bei einer Speicherbankanordnung werden die Datenwörter PRA und PRA+1 auf das Auftreten der Speicheranforderung hin aufgenommen. Das Signal BSDBPL wird bei dem Datenwort PRA+1 mit niedrigem Pegel auftreten. Der Funktionskode wird 00₈ für beide Datenwörter PRA und PRA+1 sein.

Bei einem Verschachtelungsspeicher werden die Datenwörter PRA und PRA+2 von dem Hauptspeicher 3 über die Busleitung 5 an den Cachespeicher 1 mit einem Funktionskode 00₈ ausgesendet, der anzeigt, daß die Aussendung dieser Datenwörter die Antwort auf die erste Speicheranforderung ist. Die beiden Datenwörter PRA+1 und PRA+3 werden mit einem Funktionskode 01₈ ausgesendet, der anzeigt, daß die Aussendung dieser Datenwörter die Antwort auf den zweiten Speicherzyklus ist. Das Signal BSDBPL wird bei Übertragung der Datenwörter PRA und PRA+1 mit hohem Pegel und bei Übertragung der Datenwörter PRA+2 und PRA+3 mit niedrigem Pegel auftreten.

Wenn die Cachespeicher-Identifizierung mit 0002₈ gegeben ist, dann wird gemäß dem Block 927 das Signal MYCHAN auf einen hohen Pegel gebracht, und zwar wie das Ausgangssignal des UND-Glieds 546 (Fig. 5). Außerdem wird das Flip-Flop 516 gesetzt, dessen Q-Ausgangssignal MYACKR einen hohen Pegel annimmt. Damit wird an den Hauptspeicher 3 ein Signal zurückgesendet, welches die Tatsache quittiert, daß die Information auf die Speicheranforderung hin aufgenommen worden ist. Das Signal wird von dem Hauptspeicher 3 als Signal BSACKR aufgenommen.

Wenn gemäß dem Block 926 das von dem FIFO-Puffer 203 aufgenommene Datenwort nicht in Beantwortung der Speicheranforderung aufgenommen worden ist, dann wird entsprechend dem Block 927 das Signal MYCHAN keinen hohen Pegel annehmen, und von dem Entscheidungsblock 927 a gelangt man zu einer Reihe von weiteren Entscheidungsblöcken 927 b, 927 c und 927 d, gemäß denen überprüft wird, ob die in dem FIFO-Puffer 203 enthaltene Information eine quittierte Hauptspeicher- Schreiboperation ist. Handelt es sich um eine solche Operation, so tritt ein Schreibsignal BSWRIT mit hohem Pegel auf; ist die betreffende Operation für den Hauptspeicher 3 adressiert, so tritt das Signal BSMREF mit hohem Pegel auf, und wenn der Hauptspeicher 3 die Aufnahme der Information quittiert hat, tritt das Signal BSACKR gemäß dem Block 932 a mit hohem Pegel auf, und der Schreibadressenzähler des FIFO-Puffers 203 wird um +1 erhöht.

Bei einem verschachtelten Speicher wird gemäß dem Entscheidungsblock 929 der Schreibadressenzähler 234 der Änderungsadressendatei 206 überprüft. Wenn der Speicherplatz 02 gesetzt ist, dann tritt das Eingangssteuersignal +1 des Addierers 211, das Ausgangssignal des Exkulsiv-ODER-Glieds 237 (Fig. 2), entsprechend dem Block 930 mit hohem Pegel auf, und das Datenwort PRA+2 tritt am Ausgang des Addierers 211 auf; es wird in den Speicherplatz 02 der Änderungsadressendatei 206 eingeschrieben. Der Schreibadressenzähler 234 wird dann auf den Speicherplatz 03 weitergerückt. Wenn der Schreibadressenzähler 234 auf den Speicherplatz 03 eingestellt worden ist, dann tritt das Steuersignal +2, nämlich das Ausgangssignal des UND-Glieds 236, mit hohem Pegel auf, und das Datenwort PRA+3 tritt am Ausgang des Addierers 211 auf; es wird in den Speicherplatz 03 der Änderungsadressendatei 206 eingeschrieben, nachdem der Schreibadressenzähler 234 auf den Speicherplatz 00 weitergerückt ist.

Sowohl beim Speicherbanksystem als auch bei dem verschachtelten Speichersystem werden die Schreibadressenzähler-Flip-Flops 320 und 321 (Fig. 3) des FIFO-Puffers 203 entsprechend dem Block 932 weitergeschaltet, indem das Signal FPLUS 1 ein niedriger Pegel gegeben wird. Das Weiterschalten der Schreibadressenzähler- Flip-Flops führt dazu, daß das Ausgangssignal FEMPTY+ des Vergleichers 318 einen niedrigen Pegel annimmt. Dieses Signal wird invertiert und bewirkt das Setzen des Flip-Flops 313, so daß das -Ausgangssignal FEMPTY+20 mit niedrigem Pegel auftritt und entsprechend dem Block 933 das zyklische Auftreten des Signals CLOCKO+ einleitet.

Gemäß dem Entscheidungsblock 934 wird nunmehr das Bit niedrigster Wertigkeit BSAD 23 des Funktionskodes überprüft. Wenn das Bit BSAD 23 einen niedrigen Wert besitzt, zeigt dies an, daß es sich um das Antwortsignal auf die erste Speicheranforderung handelt. Sodann wird entsprechend dem Block 935 das FCHZRO-Flip-Flop 413 (Fig. 4) gesetzt. Wenn das Bit BSAD 23 mit hohem Wert auftritt, wird das FCHONE-Flip-Flop 412 gemäß dem Block 936 gesetzt. Die Flip-Flops 412 und 413 veranlassen die Ausgänge des Leseadressen- Multiplexers 233, die in der Änderungsadressendatei 206 gespeicherte Adresse zusammen mit dem von dem Hauptspeicher 3 her ermpfangenen richtigen PRA-Datenworts in Beantwortung der Speicheranforderung auszuwählen.

Gemäß dem Entscheidungsblock 937 wird das Signal BSDBPL überprüft. Tritt das Signal mit niedrigem Pegel auf, so zeigt dies das Vorliegen des zweiten Worts einer Speicherantwort an. In dem Fall werden entsprechend dem Block 933 die Datenzähler- Flip-Flops 508 und 509 (Fig. 5) weitergeschaltet.

Gemäß dem Entscheidungsblock 939 wird das Ende des die Busleitung 5 betreffenden Busleitungszyklus überprüft. Wenn das Signal BSDCNN+ mit niedrigem Pegel auftritt, wird das Flip-Flop 516 (Fig. 5) entsprechend dem Block 940 gesetzt, und das Q-Ausgangssignal MYACKR tritt mit niedrigem Pegel auf.

Wenn die erste in dem FIFO-Puffer 203 gespeicherte Busleitungsinformation entsprechend dem Block 940 ausgelesen wird und wenn die FIFO-Bitposition 41+ entsprechend dem Entscheidungsblock 942 einen niedrigen Wert besitzt, dann zeigt dies an, daß es sich dabei um eine Aktualisierungsinformation handelt. Wenn hingegen die FIFO-Bitposition 41+ einen hohen Wert führt, zeigt dies an, daß es sich dabei um eine Austauschoperation handelt. Sodann wählt der Leseadressen-Multiplexer 233 (Fig. 2) die in Frage kommende Speicherstelle in der Änderungsadressendatei 206 aus, um die dem betreffenden Datenwort in dem FIFO-Puffer 203 entsprechende Adresse auszulesen und in das örtliche Register 204 einzuschreiben. Auf das Ansteigen des Signals CLOCKO+ hin wird das Flip-Flop 223 (Fig. 3) gesetzt. Dadurch tritt das Q-Ausgangssignal CYFIFO mit hohem Pegel auf, wodurch das Register 204 freigegeben wird. Dies hat zur Folge; daß das Ausgangssignal des durch den Leseadressen-Multiplexer 233 bezeichne 71149 00070 552 001000280000000200012000285917103800040 0002002855856 00004 71030ten ausgewählten Speicherplatzes der Änderungsadressendatei 206 in die Adressenflipflops des örtlichen Registers 204 eingeführt wird und daß außerdem das Datenausgangssignal und das Steuerausgangssignal des FIFO-Puffers 203 in die entsprechenden Flip-Flops des Registers 204 eingeschrieben werden.

Gemäß dem Entscheidungsblock 945 wird das Ausgangssignal der Leseadressen-Multiplexer 414 und 415 (Fig. 4) überprüft. Bei Festlegen auf den Speicherplatz 00 wird das Flip-Flop 529 (Fig. 5) entsprechend dem Block 946 gesetzt, was dazu führt, daß das Signal CYCADN- wie zuvor an die Zentraleinheit 2 ausgesendet wird. Außerdem wird das Flip-Flop 305 (Fig. 3) gesetzt, und das Q-Ausgangssignal INERG+ führt das Datenwort von den Signalleitungen FIFO 19-33 durch die Puffer-Nebenwegtreiber 205 (Fig. 2) zu der Zentraleinheit 2 hin, und zwar als Signal CADP 00-19. Die Zentraleinheit 2 setzt dann das Signal CACHRQ zurück, wodurch das Flip-Flop 301 (Fig. 3) zurückgesetzt wird. Dadurch wird auch das Flip-Flop 305 zurückgesetzt. Handelt es sich dabei nicht um den ersten Datenwortzyklus, dann werden die Leseadressen-Multiplexer 233 nicht auf den Speicherplatz 00 eingestellt, und entsprechend dem Block 947 wird ein Suchvorgang in dem Verzeichnis 202 ausgeführt. Wenn das Datenwort bereits in dem Datenpuffer 201 enthalten ist, dann wird bezüglich des Datenworts keine weiter Maßnahme mehr unternommen. Wenn das Datenwort hingegen nicht in dem Datenpuffer 201 enthalten ist, dann wählt entsprechend dem Block 948 die Umlauf-Verknüpfungseinheit 224 das Schreibsignal der nächsten Ebene der betreffenden Spaltenadresse aus, in die das Datenwort einzuschreiben ist. Entsprechend dem Block 949 wird das Datenwort in den Datenpuffer 201 eingeschrieben; die Zeilenadresse wird in das Verzeichnis 202 eingeschrieben, und die alte Ebene der Umlaufschaltung 224 wird durch den mittels der Spaltenadresse ausgewählten Adressenspeicherplatz um +1 erhöht.

Entsprechend dem Entscheidungsblock 950 bewirkt das Datenzähler- Flip-Flop 509 (Fig. 5) in dem Fall, daß es gesetzt ist, das Zurückstellen der im Block 951 bezeichneten Flip-Flops, und die Operation ist beendet. Wenn das Flip-Flop 509 nicht gesetzt ist, dann kehrt die Operation zu dem Block 925 zurück, um das nächste Datenwort aus dem Hauptspeicher 3 in Beantwortung der Speicheranforderung abzuwarten.

Wieder zurückkehrend zur Fig. 6 bezüglich des PRA-Zyklus, d. h. desjenigen Zyklus, in welchem das erste Datenwort aus dem Hauptspeicher 3 an den Cachespeicher 1 über die Signalbusleitung 5 ausgesendet wird, sei angemerkt, daß das Signal BSDCNN+ 618 einen hohen Pegel annimmt, wodurch angezeigt wird, daß ein die Busleitung 5 betreffender Buszyklus beginnt. Ferner wird das Schreibfreigabesignal FWRITE 619 des FIFO-Puffers 203 auf einen niedrigen Pegel gebracht. Dadurch wird der FIFO- Puffer 203 von den Empfängern 213, 215 und 217 her mit der Information auf der Busleitung 5 geladen. Wenn die Information in Beantwortung der Speicheranforderung auftritt, dann nimmt das Signal MYACKR 620 einen hohen Pegel an, wodurch die die Busleitung 5 betreffende Busübertragung quittiert wird. Ferner wird der Schreibadressenzähler des FIFO-Puffers 203 weitergeschaltet, indem das Signal FPLUS 1 621 ein niedriger Pegel gegeben wird. Das Weiterrücken des Zählers zeigt an, daß die Information in dem FIFO-Puffer 203 eingespeichert ist. Dadurch erhält das Signal FEMPTY+20 621 einen niedrigen Pegel, wodurch die zyklische Abgabe des Signals CLOCKO+ 603 beginnt. Das von dem FIFO-Puffer 203 abgegebene Datenwort wird über die Puffer- Nebenwegtreiber 205 während der Zeitspann ausgesendet, die durch das Signal INTERG 625 bezeichnet ist, und zwar als CADP 00-19 607. Durch das Signal CYCADN- 608 erfolgt ein Einschreiben des Datenworts CADP 00-19 607 in die Zentraleinheit 2 und das Zurücksetzen des Signals CACHQ 601.

Durch das Signal ADDRSO+ wird der 2 : 1-Multiplexer 208 derart eingestellt, daß dann, wenn das Signal CYFIFO 627 mit hohem Pegel auftritt und die Ausgangssignale der Adressendatei 206 und des FIFO-Puffers 203 in das Register 204 eingeschrieben werden, das Ausgangssignal des Registers 204 die Suche in dem Verzeichnis beginnen kann, und zwar durch Abgabe der Adressensignale ADDR 00-17+ über den Schalter. Das Signal AUSTAUSCH tritt mit hohem Pegel auf und stellt den 2 : 1-Multiplexer 223 so ein, daß das ausgewählte Signal WRITE 629 für das Verzeichnis 202 und die Austauschschreiboperation des Datenpuffers 201 aufgenommen wird. Das mit niedrigem Pegel auftretende Signal CYREAD 628 leitet das ausgewählte Signal WRITE 0-3 629 weiter.

Das örtliche Register 632 zeigt eine Information für die Übertragung in das örtliche Register 204 für den Fall, daß das Signal CYFIFO einen hohen Pegel annimmt.

Das Signal BUMP UP 630 bewirkt beim Übergang auf niedrigen Pegel das Fortschalten des Leseadressenzählers des FIFO- Puffers 203. Das Register 632 ist zu diesem Zeitpunkt bereits mit dem entsprechenden Signal des FIFO-Puffers 203 geladen. Der RAF-Leseadressenmultiplexer 631 leitet bei Ansteuerung durch ein Signal mit hohem Pegel das Ausgangssignal des durch die Signale ADDRWD+0 B und ADDRWD+0 A bezeichneten Speicherplatzes zu dem Register 204 weiter. Durch das Signal BAWRIT 604 werden das Datenwort PRA+2 in den Speicherplatz 02 und das Datenwort PRA+3 in den Speicherplatz 03 mit Auftreten aufeinanderfolgender Impulse MYACKR 620 geladen. Durch das Signal AORCNT-30 609 wird der Schreibadressenzähler weitergeschaltet, und zwar nach jedem Laden der Datenwörter PRA+2 und PRA+3 in die Änderungsadressendatei 206.

Wenn in den Zyklen PRA+2, PRA+1 und PRA+3 das Datenwort in dem Datenpuffer 201 gespeichert ist, dann tritt das Signal HIT 0-3 606 für das betreffende Datenwort mit hohem Pegel auf (gestrichelt angedeutet), wodurch der Abfall des Signals CYREAD 628 unterdrückt wird, welches seinerseits den Schreibimpuls WRITE 0-3 629 unterdrückt. Das Datenwort wird daher nicht in den Datenpuffer 201 eingeschrieben.

Wie zuvor ausgeführt, wird dann, wenn in Beantwortung der zweiten Speicheranforderung das Signal BSWAIT abgegeben wurde, die Anforderung nicht wiederholt. Da zwei Datenwörter anstelle von vier Datenwörtern von dem Hauptspeicher 3 an den Cachespeicher 1 über die Busleitung 5 ausgesendet werden, wird der Datenzähler dann weitergeschaltet, wenn die Signalimpulse DATACK 616 (gestrichelt dargestellt) in dem zweiten Speicheranforderungszyklus auftreten. Sodann wird in dem Zyklus PRA+2 in dem Fall, daß das zweite Datenwort über die Busleitung 5 an den Cachespeicher 1 ausgesendet wird, das Signal DATCI (gestrichelt dargestellt) wieder auf einen hohen Pegel gebracht, und zwar wieder durch die Signalimpulse DATACK 616. Dadurch wird das Signal MEMREQ 610 (gestrichelt dargestellt) zurückgesetzt, wodurch die Signale BLOCKF 611 (gestrichelt dargestellt) und DATCTI 617 zurückgesetzt werden. Außerdem wird die Voraufrufoperation abge schlossen.

Normalerweise wird das Signal DATACK, durch das zweite Datenwort und das vierte Datenwort (das Signal BSDBPL tritt mit hohem Pegel auf) beeinflußt, impulsweise auftreten, und die Oepration wird dann beendet, wenn nach dem vierten Datenwortzyklus das Signal DATCT 1 617 mit hohem Pegel auftritt und wenn das Signal MEMREQ 610 zurückgesetzt wird. Dadurch werden die Signale BLOCKF 611 und DATCTI 617 zurückgesetzt.

Nunmehr sei auf Fig. 7 zurückgekommen, in der der zeitliche Ablauf des Speicherbankbetriebs von Hauptspeicher 3 und Cachespeicher 1 veranschaulicht ist. In vielerlei Hinsicht entsprechen die den Verschachtelungsbetrieb veranschaulichenden Zeitsteuersignale gemäß Fig. 6 den entsprechenden Zeitsteuersignalen gemäß Fig. 7. Der grundsätzliche Unterschied besteht darin, daß in Fig. 7 die den Speicherbankbetrieb betreffende Zeitsteuerung veranschaulicht ist, die zwei Datenzyklen, nämlich die Zyklen PRA und PRA+1, im Vergleich zur Fig. 6 benötigt, gemäß der die Verschachtelungs-Zeitsteuerung veranschaulicht ist, nach der vier Datenzyklen PRA, PRA+1, PRA+2 und PRA+3 benötigt werden. Deshalb veranschaulichen viele der zeitlichen Vorgänge gemäß Fig. 6 vier Zyklen im Vergleich zu den in Fig. 7 veranschaulichten zeitlichen Steuerungen, die zwei Operationszyklen zeigen. Da der Datenzähler außerdem bei dem Bankenbetrieb auf +1 eingestellt wird, ist lediglich ein Impuls DATACK 716 erforderlich, um das Signal DATCTI 717 zu setzen, durch das der Impuls MEMREQ 716 zurückgesetzt wird, der erforderlich ist, um das Signal DATCTI 717 zu setzen. Dieses Signal setzt das Signal MEMREQ 710 zurück, welches seinerseits wie zuvor die Signale BLOCKF 711 und DATCTI 717 zurücksetzt.

Erläuterung der Aktualisierungsoperation

Gemäß dem Block 925 tritt das Verknüpfungssignal BSDCNN mit hohem Pegel auf, wodurch der Beginn eines die Busleitung 5 betreffenden Buszyklus angezeigt wird. Gemäß Fig. 3 erzeugt das mit hohem Pegel auftretende Verknüpfungssignal BSDCNN als Ausgangssignal des NAND-Glieds 332 das Abtastsignal FWRITE. Dadurch wird der FIFO-Puffer 203 mit der Busleitungsinformation geladen.

Gemäß dem Block 926 wird in diesem die Busleitungsinformation in dem Entscheidungsblock 927 a aufgenommen und überprüft, um festzustellen, ob das Signal MYCHAN mit hohem Pegel auftritt. Dies bedeutet, daß festgestellt wird, ob die Cachespeicheridentifizierung 0002₈ mit einen hohen Pegel führendem Signal BSMREF aufgenommen worden ist. Bei der Aktualisierung gemäß Fig. 5 tritt das Ausgangssignal MYCHAN des UND-Glieds 515 mit niedrigem Pegel auf, so daß die Blocks 927 b-d geprüft werden. Im Aktualisierungsbereich führen die drei Verknüpfungssignale BSACKR, BSMREF und BSWRIT des NAND-Glieds 337 gemäß Fig. 3 einen hohen Signalpegel, wodurch entsprechend dem Block 932 a das Verknüpfungssignal F+1 mit niedrigem Pegel auftritt. Dadurch werden die Schreibadressenzähler-Flip-Flops 320 und 321 des FIFO-Puffers 203 auf den nächsten Speicherplatz weitergerückt. Gemäß dem Block 941 wird die Bit-Position FIFO 41+ des Signalpegels in der Bit-Position FIFO 41+ entsprechend dem Entscheidungsblock 942 zeigt die Ausführung einer Aktualisierungsoperation in dem Block 952 an.

Das am Q-Ausgang des Flip-Flops 323 (Fig. 3) auftretende Verknüpfungssignal CYFIFO erhält einen hohen Pegel, wenn die Schreibadressenzähler-Flip-Flops 320 und 321 auf den nächsten Speicherplatz vorrücken. Dadurch erhält das Ausgangssignal FEMPTY+ des Vergleichers 318 einen niedrigen Pegel. Dies führt zum Setzen des Flip-Flops 313 und zur Einleitung der zyklischen Abgabe des Signals CLOCKO+. Das Auftreten des einen hohen Pegel besitzenden Signals CYFIFO bewirkt gemäß Fig. 2 die Übertragung des Ausgangssignals des FIFO- Puffers 203 zu dem Register 204 und das Weiterschalten der Leseadressen-Flip-Flops 316 und 317 des FIFO-Puffers 203, indem dem Verknüpfungssignal BUMP UP ein niedriger Pegel gegeben wird. Die 18 Bits umfassende Adressensignale FIFO 00-17+ werden über den 2 : 1-Multiplexer 208 zur Einleitung einer Suchoperation in dem Verzeichnis 202 übertragen. Außerdem wird das Signal F/F 41 des Registers 204 gemäß Fig. 3 zurückgesetzt, um das Q-Ausgangssignal AKTUALISIEREN nimmt einen hohen Pegel an. Durch die Spaltenadresse ADDR 08-17-10 werden vier Speicherplätze, und zwar einer in jeder Ebene, für die Eingänge der vier Vergleicher 221 a-d ausgelesen. Diese Ausgangssignale ADDR 00-07-20, 21, 22 und 023 werden mit der Zeilenadresse ADDR 00-07-10 verglichen.

Wenn kein Treffer festgestellt wird, was bedeutet, daß sämtliche 4 Ausgangssignale HIT 0-3+ auf niedrigem Pegel verbleiben, dann wird entsprechend dem Block 955 keine weitere Maßnahme bezüglich der Daten unternommen. Wenn hingegen ein Treffer vorhanden ist, was bedeutet, daß eines der 4 Ausgangssignale HIT 0-3+ einen hohen Pegel annimmt, dann wird entsprechend dem Block 956 das Flip-Flop 330 (Fig. 3) gesetzt, und das -Ausgangssignal CYREAD nimmt einen niedrigen Pegel an. Dadurch werden die ausgewählten Schreibleitungen WRITE 0-3 freigegeben. Das mit niedrigem Pegel auftretende Schaltersignal AUSTAUSCH des 2 : 1-Multiplexers 223 ermöglicht, daß das ausgewählte Verknüpfungssignal HIT 0-3+ die entsprechende Verknüpfungssignalleitungen WRITE 0-3 auf einen hohen Pegel bringt, vorausgesetzt allerdings, daß das Freigabesignal CYREAD des 2 : 1-Multiplexers 223 mit niedrigem Pegel auftritt. Wenn ein Byte zu aktualisieren ist, wählen die Verknüpfungssignale BYTE MOD und FIFO 18+ oder FIFO 18- den Datenpuffer 264 oder 265 für die Aktualisierung aus. Wenn das Verknüpfungssignal BYTE MOD mit niedrigem Pegel auftritt, dann wird das Datenwort in dem Spaltenadressenspeicher platz ADDR 08-17-10 innerhalb der Datenpuffer 264 und 265 akualisiert, und die Operation wird abgeschlossen.

Das in Fig. 10 dargestellte Zeitdiagramm veranschaulicht den Aktualisierungszyklus. Das mit hohem Pegel auftretende Verknüpfungssignal BSDCNN+70 zeigt den Beginn des die Busleitung 5 betreffenden Buszyklus an. Dadurch wird das Abtastsignal FWRITE 72 des FIFO-Puffers 203 auf einem niedrigen Pegel gebracht, wodurch der FIFO-Puffer 203 von dem Empfänger 213, 215 und 217 her geladen wird. Wenn die Signale BSMREF 71, BSWRITE 72 und BSACKR jeweils mit hohem Pegel auftreten, dann schaltet das Verknüpfungssignal F+1 den Schreibadressenzähler des FIFO-Puffers 203 weiter, wodurch das Signal FEMPTY+20 76 einen niedrigen Pegel erhält. Dadurch wird die Abgabe des Signals CLOCKO+ 77 begonnen, durch dessen Auftreten das Signal CYFIFO 70 einen hohen Pegel erhält. Dadurch wird eine Information aus dem FIFO-Puffer 203 zu dem Register 204 hin übertragen. Der Suchvorgang in dem Verzeichnis 202 wird durchgeführt und wenn eine Übereinstimmung festgestellt wird, dann wird eines der Treffersignale HIT HIT 0-3 78 mit hohem Pegel auftreten, wodurch das Signal CYREAD 81 dann mit niedrigem Pegel auftreten wird. Dies gibt das Einschreiben in den Datenpuffer 201 und in das Verzeichnis 202 frei. Tritt kein Treffersignal HIT 0-3 78 mit hohem Pegel auf, so zeigt dies an, daß die Information sich nicht in dem Datenpuffer 201 befindet. Sodann verbleibt das Signal CYREAD 81 auf hohem Pegel, wodurch der letzte (gestrichelt angedeutete) Zyklus des Signals CLOCKO+ 77 unterdrückt und die Ausführung eines Schreibzyklus verhindert wird. Der Leseadressenzähler des FIFO-Puffers 203 wird durch das mit niedrigem Pegel auftretende Verknüpfungssignal BUMP UP weitergeschaltet. Wenn keine zusätzliche Information in dem FIFO-Puffer 203 enthalten ist, nimmt das Verknüpfungssignal FEMPTY+20 76 einen hohen Signalpegel an.

Wenn hingegen ein Treffersignal vorhanden war, beendet der Anstieg des Signals CLOCKO+ 77 an der Stelle B den Zyklus.

Beschreibung der Umlauf- bzw. Rundschreibeinrichtung 224 (vgl. Fig. 14)

Das Verknüpfungssignal CYWRIT tritt zwischen der FIFO- Lese/Schreibsteuerung 230, den Eingängen von Verzögerungsleitungen 603 und 605 und den CLK-Eingängen der Flip-Flops 610 und 611 auf. Der Ausgang der Verzögerungsleitung 603 ist am Eingang eines UND-Glieds 604 angeschlossen. Der Ausgang der Verzögerungsleitung 605 ist an einem Eingang eines Inverters 614 angeschlossen, dessen Ausgang an dem anderen Eingang des UND-Glieds 604 angeschlossen ist. Der Ausgang des UND-Glieds 604 ist an den Eingängen eines Inverters 606 und eines NAND-Glieds 607 angeschlossen. Der Ausgang des Inverters 606, der das Verknüpfungssignal WRTPLS- führt, ist an dem Freigabeanschluß des 2 : 1-Multiplexers 223 angeschlossen. Das Austauschsignal tritt zwischen dem Register 204, dem anderen Eingang des NAND- Glieds 607 und dem Auswahlanschluß des 2 : 1-Multiplexers 223 auf. Die Ausgangssignale LEVELO-3+ des UND-Glieds 613 a-d werden den "1"-Eingangsanschlüssen des 2 : 1-Multiplexers 223 zugeführt. Das Ausgangssignal RNDWRT- des NAND-Glieds 607 wird den Schreibfreigabeanschlüssen der Speicher 601 und 602 zugeführt, die Speicher mit wahlfreiem Zugriff sind und deren Lesefreigabeanschlüsse geerdet sind.

Die Signalleitungen ADDR 08-17+ liegen zwischen dem 2 : 1- Multiplexer 208 und den Adressenauswahlanschlüssen der RAM-Speicher 601 und 602. Das Verknüpfungssignal RNDADD+ tritt zwischen dem NOR/UND-Glied 612 und dem Dateneingang des RAM-Speichers 602 auf, dessen Datenausgang ROUND 0+0 A an dem D-Eingang eines Flip-Flops 610 angeschlossen ist.

Die Verknüpfungssignale BAOR 11+10 und BAOR 12+10 treten zwischen dem Adressenregister 207 und den Eingängen eines NOR-Glieds 608 auf, dessen Ausgangssignal ROUNDR- dem D-Eingang eines Flip-Flops 609 zugeführt wird. Das Verknüpfungssignal FIFO tritt zwischen der FIFO-Lese/Schreib- Steuerung 230 und dem CLK-Eingang des Flip-Flops 609 auf. Das -Ausgangssignal ROUND 0-0 R wird den CLR-Eingängen der Flip-Flops 610 und 611 zugeführt. Das Verknüpfungssignal CYQLTO+ tritt zwischen der Zyklussteuerung 232 und dem CLR-Eingang des Flip-Flops 609 auf.

Der das Verknüpfungssignal ROUND 0+ führende Ausgang Q des Flip-Flops 610 ist an den Eingängen des NOR/UND-Glieds 612, des UND-Glieds 613 c und des UND-Glieds 613 d angeschlossen. Der das Verknüpfungssignal ROUND 0- führende Ausgang ist an den Eingängen des 2-NOR-Glieder und UND-Glied umfassendes Verknüpfungsglieds 612, des UND-Glieds 613 a und des UND- Glieds 613 b angeschlossen. Der das Verknüpfungssignal ROUND 1+ führende Q-Ausgang des Flip-Flops 611 ist an den Eingängen des das eine NOR-Glied und UND-Glied umfassendes Verknüpfungsglieds 612, des UND-Glieds 613 b und des UND-Glieds 613 d angeschlossen. Der das Verknüpfungssignal ROUND 1- führende -Ausgang ist an den Eingängen des die beiden NOR-Glieder und ein UND-Glied besitzenden Verknüpfungsglieds 612, des UND- Glieds 613 a, des UND-Glieds 613 c und am Dateneingang des RAM 602 angeschlossen. Der Datenausgang des RAM-Speichers 602 gibt ein Verknüpfungssignal ROUND 1+0 A an den D-Eingang des Flip-Flops 611 ab.

Die Signalleitungen 0-3+ verlaufen zwischen den Vergleichsausgängen 221 a-d und dem 0-Anschluß des 2 : 1-Multiplexers 223. Die Signalleitungen 0-3+ verlaufen zwischen dem Anschluß 2 des 2 : 1-Multiplexers 223 und dem Datenpuffer 201 sowie dem Verzeichnis 202.

Die Umlauf- bzw. Rundschreibeinrichtung 224 (engl.: Round Robin) wählt die nächste Ebene des Datenpuffers 201 und des Verzeichnisses 202 (Fig. 2) aus, in die eine neue Information eingeschrieben wird. Die Umlaufeinrichtung 224 zeigt auf die älteste Information bezüglich der Spaltenadresse ADDR 08-17. Dabei handelt es sich um die für den Austausch bereitstehende In formation.

Die beiden 1-Bits von den RAM-Speichern 601 und 602 werden für jede Spaltenadresse auf die Ebene 0 gesetzt. Diese bedeutet, daß die 1024 Adressen in dem RAM-Speicher 601 und die 1024 Adressen in dem RAM-Speicher 602 während des QLT-Betriebs auf 0 gesetzt werden.

Zu Beginn tritt das Verknüpfungssignal CYQLTO+ am CLR-Eingang des Flip-Flops 609 mit hohem Pegel auf. Den beiden Eingangssignalen BAOR 11+10 und BAOR 12+10 des NOR-Glieds 608 werden niedrige Pegel gegeben, wodurch das Ausgangssignal ROUNDR- mit hohem Pegel auftritt. Wenn das Verknüpfungssignal CYFIFO einen hohen Pegel annimmt, wird das Flip-Flop 609 gesetzt und das -Ausgangssignal ROUND 0-0 R nimmt einen niedrigen Pegel an, wodurch das Setzen der Flip-Flops 610 und 611 verhindert ist. Die Verknüpfungssignale ROUND 0- und ROUND 1- führen einen hohen Pegel, wodurch dem Ausgangssignal 0+ des UND-Glieds 613 a ein hoher Pegel gegeben wird.

Die beiden Eingangssignale ROUND 0- und ROUND 1- für das die beiden NOR-Glieder und ein UND-Glied umfassende Verknüpfungsglied 612 führen einen hohen Pegel, wodurch das Ausgangssignal RNDADD+ mit niedrigem Pegel auftreten wird. Demgemäß wird das Dateneingangssignal für den RAM-Speicher 601 mit niedrigem Pegel auftreten. Da das -Ausgangssignal ROUND 1- des Flip-Flops 611 mit hohem Pegel auftritt, tritt das Dateneingangssignal für den RAM-Speicher 602 mit hohem Pegel auf.

Während des QLT-Betriebs werden die ersten 4096 in dem Hauptspeicher 3 enthaltenen Datenwörter in den Datenpuffer 201 und die entsprechenden Zeilenadressen ADDR 00-07-10 der betreffenden Datenwörter in das Verzeichnis 202 eingeschrieben. Die ersten 1024 Datenwörter mit ihren Zeilenadressen werden in die Ebene 0, die zweiten 1024 Datenwörter mit ihren Zeilenadressen in die Ebene 1, die dritten 1024 Datenwörter mit ihren Zeilenadressen in die Ebene 2 und die letzten 1024 Datenwörter werden mit ihren Zeilenadressen in die Ebene 3 eingeschrieben. Die betreffenden Ebenen werden durch die RAM-Speicher 601 und 602 ausgewählt.

Für jeden der ersten 1024 Schreibzyklen tritt das Verknüpfungssignal CYWRIT am Eingang der Verzögerungsleitungen 603 und 605 mit hohem Pegel auf. 20 ns später tritt das Ausgangssignal der Verzögerungsleitungen 603 mit hohem Pegel auf. Die beiden Eingangssignale des UND-Glieds 604 besitzen einen hohen Pegel und das Ausgangssignal WRITPLS+ tritt mit hohem Pegel auf. Das Austauschsignal tritt im QLT-Betrieb mit hohem Pegel auf. Dadurch erhält das Ausgangssignal RNDWRT- des NAND- Glieds 607 einen niedrigen Pegel, wodurch die Schreibfunktion der RAM-Speicher 601 und 602 freigegeben ist. Das Verknüpfungssignal WRTPLS- des Inverters 606 tritt mit niedrigem Pegel auf und gib den 2 : 1-Multiplexer 223 frei. 50 ns später tritt das Ausgangssignal der Verzögerungsleitung 605 mit hohem Pegel auf, wodurch das Ausgangssignal des Inverters 614 mit niedrigem Pegel auftritt. Dadurch gibt das UND-Glied 604 ein Ausgangssignal mit niedrigem Pegel ab, woraufhin das Ausgangssignal WRTPLS- des Inverters 606 mit hohem Pegel auftritt. Das Ausgangssignal RNDWRT- des NAND-Glieds 607 tritt mit hohem Pegel auf, wodurch der Schreibfreigabeimpuls beendet ist.

In die 1024 aufeinanderfolgenden Adressen des RAM-Speichers 601 werden lediglich Nullen und in die 1024 aufeinanderfolgenden Adressen (9-1023) des RAM-Speichers 602 werden nur Einsen eingeschrieben.

Wenn die Adresse 1024 (2000₈) in dem Adreßregister 207 gespeichert ist, tritt das Signal BAOR 12+10 mit hohem Pegel auf, wodurch das NOR-Glied 608 ein Ausgangssignal ROUDNR- mit niedrigem Pegel abgibt. Wenn das Verknüpfungssignal CYFIFO mit hohem Pegel auftritt, wird das Flip-Flop 609 zurückgesetzt, und das -Ausgangssignal ROUND 0-0 R tritt mit hohem Pegel auf. Die Flip-Flop 610 und 611 sind nunmehr aktiviert. Mit dem Signal ADDR 08-18+ wird die Adressen 0000₈ der RAM- Speicher 601 und 602 ausgewählt. Das Datenausgangssignal ROUND 0+0 A tritt mit niedrigem Pegel und das Verknüpfungssignal ROUND 1+0 A mit hohem Pegel auf. Wenn das Verknüpfungssignal CYWRIT einen hohen Pegel annimmt, wird das Flip-Flop 611 gesetzt und das Q-Ausgangssignal ROUND 1+ tritt mit hohem Pegel auf. Bei mit hohem Pegel auftretenden Verknüpfungssignalen ROUND 1+ und ROUND 0- wird das Ausgangssignal 1+ des UND- Glieds 613 b ausgewählt. Außerdem tritt das Ausgangssignal des NOR/UND-Glieds 612 mit hohem Pegel auf, wodurch eine "1" in den RAM-Speicher 601 und eine "0" in den RAM-Speicher 602 unter der Adresse 000₈ eingeschrieben werden.

Diese Ablauffolge setzt sich so lange fort bis 1024 Speicherplätze der Ebene 1 in dem Datenpuffer 201 und in dem Verzeichnis 202 gefüllt sind, der RAM-Speicher 601 speichert insgesamt Einsen und der RAM-Speicher 602 speichert insgesamt Nullen.

Das Verknüpfungssignal BAOR 11+10 tritt mit hohem Pegel für die Übertragung von Datenwörtern in die Adressen 2048 bis 4096 auf, wobei das Flip-Flop 609 im zurückgesetzten Zustand bleibt. Für das Einschreiben der dritten 1024 Datenwörter mit ihren Zeilenadressen in den Datenpuffer 201 und in das Verzeichnis 202 bleiben das Flip-Flop 610 gesetzt und das Flip-Flop 611 zurückgesetzt. In diesem Fall tritt das Ausgangssignal 2+ des UND-Glieds 613 c mit hohem Pegel auf. Während dieser dritten Ablauffolge werden Einsen in sämtliche Adressen der RAM-Speicher 601 und 602 eingeschrieben.

Während der vierten Ablauffolge sind die Flip-Flops 610 und 611 gesetzt, wodurch das mit hohem Pegel auftretende Ausgangsverknüpfungssignal 3+ des UND-Glieds 613 d ausgewählt wird. Dies führt dazu, daß insgesamt Nullen in die RAM-Speicher 601 und 602 eingeschrieben werden. Während der Ablauffolge, während der das 4096. Datenwort aus dem Hauptspeicher 3 übertragen und in den Cachespeicher 1 eingeschrieben wird, tritt das Verknüpfungssignal CYQLTO+ mit niedrigem Pegel auf, wodurch das Flip-Flop 609 zurückgesetzt wird. Dadurch werden die Flip-Flops 610 und 611 für die anschließende Austauschoperation freigegeben.

Das Flip-Flop 609 ist eine Verknüpfungsschaltung mit der Bezeichnung 74 S 74, wie sie auf Seite 5-22 des obenerwähnten Datenbuchs beschrieben ist. Die Flip-Flops 610 und 611 sind Verknüpfungsschaltungen mit der Bezeichnung 74 S 175, wie sie auf Seite 5-46 des obenerwähnten Datenbuchs beschrieben sind. Das NOR/UND-Glied 612 ist eine Verknüpfungsschaltung mit der Bezeichnung 74 LS 51, wie sie auf Seite 5-16 des obenerwähnten Datenbuchs beschrieben ist.

Erläuterung der Betriebsweise

In Fig. 16 ist anhand eines Flußdiagramms der Qualitätsverknüpfungstestbetrieb (QLT) veranschaulicht. Bei einer System-Inbetriebnahme wird ein negatives CLEAR-Signal über die Busleitung 6 an den Cachespeicher 1 ausgesendet. Als Folge der Aufnahme des Signals CLEAR- wird der Inhalt der ersten 4096 Adressenspeicherplätze in dem Hauptspeicher 3 in den vier Ebenen des Datenpuffers 201 gespeichert. Das Verzeichnis 202 wird mit den entsprechenden Reihenadressen der ersten 4096 Adressenspeicherplätze geladen, und die RAM- Speicher der Umlaufschaltung 224 werden so eingestellt, daß sie auf die Ebene 0 als der ersten Ebene in dem Datenpuffer und in dem Verzeichnis 202 als derjenigen Ebene hinzeigen, in der ein Austausch vorzunehmen ist.

Fig. 15 veranschaulicht anhand eines Zeitdiagramms die QLT- Operation; das betreffende Zeitdiagramm wird in Verbindung mit Fig. 16 im Zuge der Erläuterung der gesamten Betriebsweise herangezogen werden.

Mit START 901 ist ein die Busleitung 5 betreffender Übertragungszyklus bezeichnet. Der Cachespeicher 1 nimmt sämtliche über die Busleitung 5 erfolgende Übertragungen für eine mögliche Aktualisierung oder einen möglichen Austausch auf.

Beim QLT-Betrieb wird das Verknüpfungssignal CLEAR- von dem Cachespeicher 1 über die Busleitung 5 aufgenommen. Dies ist durch START 900 gekennzeichnet.

In dem Entscheidungsblock 901 wird der QLT-Betrieb 902 ausgewählt, und gemäß dem Block 903 wird das Flip-Flop 571 (Fig. 5) mit dem Ansteigen des Verknüpfungssignals CLEAR- gesetzt, und das Q-Ausgangsverknüpfungssignal CYQLTC+ nimmt einen hohen Pegel an. Dadurch gibt das NOR-Glied 561 ein Ausgangssignal mit niedrigem Pegel ab und das Ausgangsverknüpfungssignal CYQLTO-1 A des Inverters 567 tritt mit hohem Pegel auf. Das Verknüpfungsausgangssignal CYQLTO+0 B der Verzögerungsleitung 562 bleibt während einer Dauer von 160 ns auf hohem Pegel. Gemäß Fig. 4 nimmt das Ausgangssignal des NAND-Glieds 443 einen niedrigen Pegel an, wodurch das NOR-Glied 419 sein Ausgangsverknüpfungssignal AORCNT mit hohem Pegel abgibt.

Nach dem Block 904 führen die Ausgangssignalleitungen AORO 05-22+ des Addierers 211 gemäß Fig. 2 die Adresse 00000068. Das mit hohem Pegel auftretende Ausgangssignal des NAND-Glieds 241 schaltet den 2 : 1-Multiplexer 209 derart um, daß die Signalleitungen AORO 05-22+ mit der Eingangsseite des Adressenregister 207 verbunden werden können.

Durch das Verknüpfungssignal AOROCNT gemäß Fig. 4 werden die Ausgangsverknüpfungssignale BAWRIT des NAND-Glieds 416 auf einen niedrigen Pegel und das Ausgangssignal BAORCK des NAND-Glieds 424 auf einen niedrigen Pegel gebracht. Ferner werden das Datenwort PRA 00000₈ in das Adreßregister 207 gemäß Fig. 2 und der Speicherplatz 00 in die Änderungsadressendatei 206 eingeschrieben. 70 ns später tritt das am Ausgang des Inverters 423 auftretende Verknüpfungssignal AORCNT-30 mit niedrigem Pegel auf, wodurch der Schreibadressenzähler 234 der Änderungsadressendatei auf den Speicherplatz 01 weitergeschaltet wird.

160 ns nach Ansteigen des Verknüpfungssignals CYQLTO+ nimmt das Verknüpfungsausgangssignal CYQLTO+00 des NOR-Glieds 565 gemäß Fig. 5 einen niedrigen Pegel an, wodurch das Flip-Flop 503 gesetzt wird. Dadurch tritt das Q-Ausgangssignal MEMREQ+ mit hohem Pegel auf, wie dies der Block 905 erkennen läßt, und das Flip-Flop 511 wird gesetzt. Daraufhin tritt das Q- Ausgangsverknüpfungssignal CYCREQ+ gemäß dem Block 906 mit hohem Pegel auf, was dazu führt, daß entsprechend dem Block 907 ein die Busleitung 5 betreffender Busleitungszyklus angefordert wird.

Gemäß Fig. 15 tritt das Zeitsteuersignal CLEAR- 701 bei 0 ns der ersten, die Busleitung 5 betreffenden Zyklusanforderung mit hohem Pegel auf, wodurch das Signal CYQLTO+ 702 einen hohen Pegel erhält. Dies führt dazu, daß die Signale BAWRIT 710 und BAORCK 711 mit niedrigem Pegel auftreten, wodurch die Adresse 000000₈ in das Adreßregister 207 und in die Änderungsadressendatei 206 eingeschrieben wird. Durch das Signal AORCNT-30 713 wird der Schreibadressenzähler 234 der Änderungsadressendatei auf den Speicherplatz 01 weitergerückt. 160 ns nach dem Ansteigen des Signals CYQLTO+ 702 fällt das Signal CYQLTO+0 D 703 ab, wodurch das Signal MEMREQ+ 704 mit hohem Pegel auftritt, was zur Folge hat, daß das Signal CYCREQ+ 705 mit hohem Pegel auftritt.

In dem Entscheidungsblock 907 a tritt das Eingangsverknüpfungssignal BSBUSY- des NAND-Glieds 513 gemäß Fig. 5 mit hohem Pegel auf. Da das Verknüpfungssignal CYCREQ+ mit hohem Pegel auftritt, wird das Flip-Flop 513 gesetzt, und das Q-Ausgangssignal MYREQT nimmt gemäß dem Block 907 b einen hohen Pegel an.

Wenn keine Anforderung höherer Priorität bezüglich der Busleitung 5 vorhanden ist, dann wird entsprechend dem Block 907 c das Ausgangssignal des NAND-Glieds 542 einen niedrigen Pegel annehmen und das Flip-Flop 541 setzen. Das Q-Ausgangsverknüpfungssignal MYDCNN+ nimmt einen hohen Pegel an, wodurch entsprechend dem Block 907 d die Treiber 212, 214 und 218 dafür freigegeben werden, entsprechend dem Block 907 c an die Busleitung 5 das Ausgangssignal des Adreßregisters 207, nämlich 000000₈, die Cachespeicher-1-Identifizierung und den Funktionskode, BSDBPL und BSMREF, auszusenden.

Das Antwortsignal BSACKR von dem Hauptspeicher 3 entsprechend dem Entscheidungsblock 907 f quittiert die Aussendung der Information von dem Cachespeicher 1 und wird über die Busleitung 5 zurückgesendet. Dadurch tritt das Ausgangssignal des NOR- Glieds 543 gemäß Fig. 5 mit niedrigem Pegel auf.

Dies bedeutet, daß das Flip-Flop 543 entsprechend dem Block 907 i wieder gesetzt wird, wodurch das Flip-Flop 514 gesetzt wird, welches das Flip-Flop 515 zurücksetzt. Die Q-Ausgangssignale MYDCNN+ und MYREQT treten nunmehr mit niedrigem Pegel auf, und entsprechend dem Block 907 k wird die Bus zyklusanforderung abgeschlossen.

Wenn entsprechend dem Entscheidungsblock 907 f vom Hauptspeicher 3 das Antwortsignal BSWAIT geliefert wurde, dann wird entsprechend dem Entscheidungsblock 907 g das Ausgangssignal des NOR-Glied 543 entsprechend Fig. 5 einen niedrigen Pegel annehmen, wodurch das Flip-Flop 541 zurückgesetzt wird. Das Q-Ausgangssignal MYDCNN+ nimmt einen niedrigen Pegel an. Entsprechend den Blöcken 907 h und 907 j tritt das Ausgangssignal des NOR-Glieds 572 gemäß Fig. 5 mit hohem Pegel auf, wodurch dem Ausgangssignal des UND-Glieds 512 ein hoher Pegel gegeben wird. Dadurch wird das Flip-Flop 515 gesetzt gehalten, wobei das Q-Ausgangsverknüpfungssignal MYREQT einen hohen Pegel führt. Dies fordert einen weiteren Zyklus betreffend die Busleitung 5 an.

Die Adresse PRA+1 (000000₈) tritt nunmehr am Ausgang des Addierers 211 gemäß Fig. 3 entsprechend dem Block 908 auf.

Durch das Antwortsignal BSACKR auf die erste die Busleitung 5 betreffende Buszyklusanforderung hin wird das Flip-Flop 504 gemäß Fig. 5 gesetzt, und das Q-Ausgangssignal BLOCKF+ tritt mit hohem Pegel auf. Da der Schreibadressenzähler 234 auf den Speicherplatz 01 gesetzt ist, tritt das Ausgangssignal des NOR-Glieds 417 gemäß Fig. 4 mit niedrigem Pegel auf. Dadurch wird das Ausgangsverknüpfungssignal AORCNT des NOR-Glieds 419 einen hohen Pegel führen. Dadurch wird entsprechend dem Block 909 die Größe 000001₈ in das Adreßregister 207 und den Speicherplatz 01 der Änderungsadressendatei 206 geladen. Wenn das Verknüpfungssignal AORCNT-30 einen niedrigen Pegel einnimmt, schaltet der Schreibadressenzähler der Änderungsadressendatei auf den Speicherplatz 02 weiter.

Wenn gemäß Fig. 15 das Signal MYREQT 706 einen hohen Pegel annimmt, wird das Signal MYDCNN+ 707 einen hohen Pegel führen, wenn die Busleitung 5 verfügbar ist. Durch das Signal MYDCNN- wird die Information des Cachespeichers 1 auf die Busleitung 5 gegeben, und wenn der Hauptspeicher 3 die Information aufnimmt, sendet er das Signal BSACKR 708 zurück, durch das das Signal MYDCNN+ 707 zurückgesetzt und das Signal BLOCKF 709 gesetzt werden. Das mit niedrigem Pegel auftretende Signal MYDCNN+ bewirkt das Zurücksetzen des Signals MYREQT 706. Wenn die Busleitung 5 nicht länger belegt ist, tritt das Signal MYREQT 706 mit hohem Pegel auf, wodurch ein weiterer, die Busleitung 5 betreffender Zyklus angefordert wird. Wenn das Signal BLOCK F 709 einen hohen Pegel zu Beginn der zweiten Buszyklusanforderung annimmt, wird mit Hilfe der Signale BAWRIT 710 und BAORCK 711 die am Ausgang des Addierers 211 gemäß Fig. 2 auftretende Adresse in das Adreßregister 207 und in die Änderungsadressendatei 206 eingegeben. Durch das Signal AORCNT-30 713 wird dann der Schreibadressenzähler 234 der Änderungsadressendatei auf den Speicherplatz 02 weitergeschaltet.

Da das Signal CYCREQ+ 705 bei der zweiten Buszyklusanforderung noch einen hohen Pegel führt, nimmt auch das Signal MYREQT 706 einen hohen Pegel an, wodurch der Buszyklus angefordert wird.

Der Block 907-1 (siehe Fig. 16, Blatt 2) forder den zweiten Buszyklus an, und in entsprechender Wiederholung wird die nächste Adresse in der Ablauffolge an die Busleitung 5 mit der Cachespeicher-Identifizierung 0002₈, dem Funktionskode BSDBPL und BSMREF ausgesendet.

Gemäß Fig. 15 leitet das mit hohem Pegel auftretende Signal MYREQT 706 die zweite, die Busleitung 5 betreffende Buszyklusanforderung dadurch ein, daß dem Signal MYDCNN+ 707 ein hoher Pegel gegeben wird. Dadurch wird das Signal CYCREQ+ 705 zurückgesetzt, und die auf der Busleitung 5 auftretende Information wird wie zuvor abgetastet. Wenn der Hauptspeicher 3 die Information aufnimmt, wird das Signal BSACKR 708 über die Busleitung 5 an den Cachespeicher 1 ausgesendet, und ferner wird das Signal MYDCNN+ 707 zurückgesetzt, was zum Zurücksetzen des Signals MYREQT 706 führt.

Gemäß dem Block 910 wartet der Cachespeicher 1 auf das erste Datenwort von dem Hauptspeicher 3. Entsprechend dem Block 900 befindet sich die Information auf der Busleitung 5. In dem Entscheidungsblock 901 wird das Signal CLEAR nicht gesetzt, wodurch die Auswahl des Entscheidungsblocks 911 erfolgt, gemäß dem das Signal BSDCNN+ mit hohem Pegel auftritt. Dies zeigt an, daß die auf der Busleitung 5 befindliche Information in den FIFO-Puffer 203 gemäß dem Block 912 einzuschreiben ist. Nach dem Block 912 a bewirkt das Ausgangsverknüpfungssignal FWRITE des NAND-Glieds 332 gemäß Fig. 3, daß am Schreibfreigabeanschluß des FIFO-Puffers 203 ein niedriger Pegel auftritt. Außerdem werden gemäß Fig. 2 die Ausgangssignale der Empfänger 214, 215 und 217 in den FIFO-Puffer 203 übertragen. Wie durch den Block 912 b veranschaulicht, wird der FIFO-Puffer 203 mit dem Datenwort auf das Antreten der ersten Buszyklusanforderung hin geladen, wobei die Größe PRA 000000₈ an den Hauptspeicher 3 ausgesendet wurde. In den FIFO-Puffer 203 werden ferner die Cachespeicher-Identifizierung (0002₈) und der Funktionskode (00₈) geladen, wobei die Verknüpfungssignale BSDBPL und BSSHBC mit hohem Pegel und das Verknüpfungssignal BSMREF mit niedrigem Pegel auftreten.

Gemäß dem Entscheidungsblock 912 c wird der Cachespeicher- Identifizierungskode bezüglich 0002₈ überprüft, wobei das Signal BSMREF mit niedrigem Pegel auftritt. Im Falle der Fig. 5 tritt das Verknüpfungsausgangssignal MYCHAN des UND-Glieds 546 mit hohem Pegel auf, wodurch der zweite Bushalbzyklus entsprechend dem Block 913 begonnen wird.

Gemäß dem Block 913 a tritt bei Vorhandensein des einen hohen Pegel besitzenden Verknüpfungssignals MYCHAN das CLK-Eingangsverknüpfungssignal BSDCND+ des Flip-Flops 516 mit hohem Pegel auf. Das Flip-Flop 516 wird dabei gesetzt, und das Q-Ausgangsverknüpfungssignal MYACKR tritt mit hohem Pegel auf und quittiert dem Hauptspeicher 3, daß die Information aufgenommen wurde.

Gemäß dem Block 913 b setzt das Ausgangsverknüpfungssignal F+1 des NAND-Glieds 322 gemäß Fig. 3 das Schreibadressen zählerflipflop 320 des FIFO-Puffers 203, wodurch der Zähler weitergeschaltet wird. Dadurch tritt das Ausgangssignal des Vergleichers 318 mit niedrigem Pegel auf, was zum Setzen des Flip-Flops 313 führt. Das -Ausgangsverknüpfungssignal FEMPTY+20 tritt mit niedrigem Pegel auf, wodurch die zyklische Abgabe des Zeitsteuersignals CLOCKO+, des Ausgangssignals des NOR-Glieds 311, entsprechend dem Block 913 c begonnen wird.

Da der Funktionskode mit 00₈ gegeben ist, tritt das Signal BSAD 23 gemäß dem Entscheidungsblock 313 d mit niedrigem Pegel auf. Sodann wird entsprechend dem Block 913 f das Signal FCHZRO von dem Flip-Flop 413 gemäß Fig. 4 eingestellt, und in die Bitposition 42 des FIFO-Puffers 203 wird eine "1" eingeführt.

Gemäß dem Entscheidungsblock 913 g wird überprüft, ob das Signal BSDBPL mit hohem Pegel auftritt. Im QLT-Betrieb besitzt das Signal BSDBPL einen niedrigen Pegel, und das Flip-Flop 574 gemäß Fig. 5 bleibt zurückgesetzt. Das -Ausgangsverknüpfungssignal BSDBPL- tritt dabei mit hohem Pegel auf, wodurch dem Ausgangssignal des NAND-Glieds 506 ein niedriger Pegel gegeben wird. Dadurch tritt das Ausgangsverknüpfungssignal DATACK- des NOR-Glieds 507 mit niedrigem Pegel auf. Dies wiederum hat zur Folge, daß das Datenzählerflipflop 508 entsprechend 508 entsprechend dem Block 913 h gesetzt wird.

Entsprechend dem Entscheidungsblock 913 i wird geprüft, ob das Flip-Flop 509 gemäß Fig. 5 gesetzt ist. In diesem Fall ist das Flip-Flop 509 nicht gesetzt, und das Ausgangssignal des NAND-Glieds 510 verbleibt auf einem hohen Pegel. Nach dem Entscheidungsblock 913 j wird das Verknüpfungssignal BSDCNN+ überprüft, und 60 ns nach dem Zeitpunkt, zu dem es auf einen niedrigen Pegel entsprechend dem Block 913 k absinkt, wird das Flip-Flop 516 zurückgesetzt. Ferner sinkt das Q-Ausgangssignal MYACKR ab, und der Cachespeicher 1 geht in einen Leerzyklus-Wartezustand entsprechend dem Startblock 900 über.

Das zweite Datenwort in Beantwortung der zweiten Buszyklusanforderung, 907-1, wird in den Cachespeicher 1 übertragen. Wenn der FIFO-Schreibblock 912-1 aktiviert, da das Datenwort aus einem ungeradzahligen Adressenspeicherplatz des Hauptspeichers 3 stammt.

Die beschriebene FIFO-Schreibfolge wird unter Durchlaufen der Blöcke 912 a-c bis zur zweiten Hälfte des Buszyklus entsprechend dem Block 913-1 wiederholt. Die zweite Hälfte der Buszyklusfolge wird entsprechend den Blöcken 913 a-g wiederholt. Gemäß dem Block 913 h wird das Datenzählerflipflop 509 gemäß Fig. 5 gesetzt, und die mit hohem Pegel auftretenden Q-Ausgangsverknüpfungssignale CYFIFO und DATCTI bewirken entsprechend dem Entscheidungsblock 913 i, daß das NAND-Glied 510 ein niedriges Ausgangssignal abgibt, auf dessen Auftreten hin das Flip-Flop 503 entsprechend dem Block 913 n zurückgesetzt wird. Außerdem sinkt das Q-Ausgangssignal MEREQ+ ab.

Das MYACKR-Flip-Flop 516 wird entsprechend dem Block 913 m zurückgesetzt, wenn in dem Entscheidungsblock 913 l das Verknüpfungssignal BSDCNN+ mit niedrigem Pegel auftritt. Nach dem Block 913 n nimmt das Verknüpfungssignal MEMREQ+ einen niedrigen Pegel an, wodurch die Flip-Flops 508, 509, 504 gemäß Fig. 5 und 413 gemäß Fig. 4 zurückgesetzt werden. Dadurch nehmen die Verknüpfungssignale DATCTO, DATCTI, BLOCKF+ und FCHZRO gemäß dem Block 913 o einen niedrigen Pegel an.

Der Cachespeicher 1 kehrt zum Start 900 für den ersten Lesezyklus des FIFO-Puffers 203 zurück.

Gemäß Fig. 15 tritt das Signal BSDCNN+ 714 mit hohem Pegel auf, um den FIFO-Schreibzyklus zu beginnen, gemäß dem das erste Datenwort aus dem geradzahligen Adressenspeicherplatz des Hauptspeichers 3 zu dem Cachespeicher 1 hin übertragen wird. Durch das Signal FWRITE 715 wird die auf der Busleitung 5 befindlichen Information in den FIFO-Puffer 203 übertragen. Dem Signal MYACKR 716 wird ein hoher Pegel gegeben, wenn der FIFO-Puffer 203 die Cachespeicher-Identifizierung 0002₈ enthält und wenn das Signal BSMREF einen niedrigen Pegel besitzt. Das mit hohem Pegel auftretende Signal MYACKR 716 schaltet den FIFO-Schreibadressenzähler dadurch weiter, daß dem Signal F+1 717 ein niedriger Pegel gegeben wird.

Der FIFO-Puffer 203 ist nunmehr nicht leer, und das Signal FEMPTY+20 nimmt einen niedrigen Pegel an, womit die zyklische Abgabe des Signals CLOCKO+ 719 begonnen und der erste Lesezyklus des FIFO-Puffers 203 eingeleitet wird.

Während des ersten Wortzyklus bezüglich des Cachespeichers bewirkt das mit niedrigem Pegel auftretende Signal BSDBPL, daß der Datenzähler-Taktimpulse DATACK 728 mit niedrigem Pegel auftritt. Während des zweiten FIFO-Schreibzyklus tritt das Signal BSDBPL wieder mit niedrigem Pegel auf, und das Signal DATACK 728 tritt ebenfalls mit niedrigem Pegel auf, wodurch das Signal DATCTI 729 wieder mit hohem Pegel auftritt. Dadurch wird das Signal MEMREQ+ 704 zurückgesetzt, welches die Signale BLOCK F 709 und DATCTI 729 zurückgesetzt.

Gemäß dem Block 913 b wird in der zweiten Hälfte des Buszyklus der FIFO-Schreibadressenzähler weitergeschaltet. Dadurch wird das Ausgangssignal des Vergleichers 318 gemäß Fig. 3, nämlich das Verknüpfungssignal FEMPTY+, auf einen niedrigen Signalpegel gebracht, was in dem Entscheidungsblock 916 anzeigt, daß der FIFO-Puffer 203 nicht leer ist. Damit wird mit der Taktzyklussteuerung durch Setzen des Flip-Flops 313 gemäß dem Block 913 c begonnen, und außerdem wird mit einer FIFO-Leseoperation entsprechend dem Block 914 begonnen.

Die FIFO-Leseadressenzähler-Flip-Flops 316 und 317 wählen entsprechend dem Block 914 a die FIFO-Adresse aus, aus der eine Information von dem FIFO-Puffer 203 zu dem Register 204 übertragen wird.

Da das Ausgangssignal des Entscheidungsblocks 914 b mit hohem Pegel auftritt, bedeutet dies, daß die Bit-Position 41 des FIFO-Puffers 203 einen hohen Pegel führt. Außerdem wird der Austauschblock 915 ausgewählt. Der Aktualisierungsblock 914 c ist bei der QLT-Operation nicht aktiv.

Die Änderungsadressendatei 206 speichert die Adresse für das Datenwort, welches in dem ausgewählten Adressenspeicherplatz des FIFO-Puffers 203 gespeichert ist. Entsprechend dem Block 915 a wählt der Leseadressen-Multiplexer der Änderungsadressendatei, das sind die 4 : 1-Multiplexer 414 und 415 gemäß Fig. 4, den Speicherplatz 00 aus. Das Verknüpfungssignal CYQLTO- tritt mit niedrigem Pegel auf und bewirkt, daß das Ausgangssignal des NOR-Glieds 440 mit hohem Pegel auftritt. Dadurch wird der einen hohen Signalpegel führende Anschluß 2 der 4 : 1-Multiplexer 414 und 415 ausgewählt. Da die Bitposition 18 des FIFO-Puffers 203 einen niedrigen Pegel führt, führen die Auswahlanschlüsse 1 der 4 : 1-Multiplexer 414 und 415 einen niedrigen Pegel, wodurch der Eingangsanschluß 2 freigegeben ist. Der Eingangsanschluß 2 des 4 :1 -Multiplexers 414 führt einen niedrigen Pegel wie auch der Eingangsanschluß 2 des 4 : 1-Multiplexers 415.

Gemäß dem Block 915 b werden die Adresse aus dem Speicherplatz 00 der Änderungsadressendatei 206 sowie das Datenwort und die Steuersignale aus dem FIFO-Puffer 203 mit dem Ansteigen des Verknüpfungssignals CYFIFO zu dem Register 204 hin übertragen. Das Ausgangssignal des UND-Glieds 324 gemäß Fig. 3 tritt mit hohem Pegel auf, und auf die Signalanstiegsflanke des Zeitsteuersignals CLOCKO+ hin wird das Flip-Flop 323 gesetzt und das Q-Ausgangssignal CYFIFO nimmt einen hohen Pegel an, wodurch das Register 204 geladen wird.

In dem Entscheidungsblock 915 c werden die Signale BAOR 11 und BAOR 12 überprüft. Wenn beide Signale mit niedrigem Pegel auftreten, zeigt dies an, daß die ersten 1024 Datenwörter übertragen werden. Sodann wird entsprechend dem Block 915 d das Umlauf-Register im Rücksetzzustand gehalten, wodurch die Ebene 0 des Datenpuffers 201 und des Verzeichnisses 202 ausgewählt wird. Gemäß Fig. 14 tritt das Ausgangssignal ROUNDR- des NOR-Glieds 608 mit hohem Pegel auf. Wenn das Verknüpfungssignal CYFIFO einen hohen Pegel annimmt, wird das Flip-Flop 609 gesetzt, und das -Ausgangssignal ROUND-0 R nimmt einen niedrigen Pegel an, wodurch die Flip-Flops 610 und 611 im Rücksetzzustand gehalten werden. Gemäß dem Block 915 e treten daher die -Ausgangssignale ROUND 0- und ROUND 1- mit hohem Pegel auf, wodurch das Ausgangssignal LEVEL 0+ des UND-Glieds 613 a einen hohen Pegel führt.

Entsprechend dem Block 915 h wird unter der ausgewählten Spaltenadresse das Datenwort in dem Datenpuffer 201 eingeschrieben, und die Zeilenadresse wird in das Verzeichnis 202 eingeschrieben. Die RAM-Speicher der Umlaufeinrichtung werden um +1 erhöht. Das Ausgangssignal des NOR-Glieds 340 gemäß Fig. 3 tritt mit hohem Pegel auf, wodurch das Ausgangssignal des NOR-Glieds 325 mit niedrigem Pegel auftritt, wenn das Verknüpfungssignal CYFIFO einen hohen Pegel führt. Dadurch gibt das NOR-Glied 327 ein Ausgangssignal mit hohem Pegel ab. Dies hat zur Folge, daß das Flip-Flop 330 gesetzt wird und daß das Q-Ausgangssignal CYWRIT mit hohem Pegel auftritt. Gemäß Fig. 14 erzeugt das mit hohem Pegel auftretende Verknüpfungssignal CYWRIT einen negativen 30-ns-Impuls, der um 20 ns verzögert ist un der dem Freigabeeingang des 2 : 1-Multiplexers 223 zugeführt wird. Dadurch tritt das Verknüpfungssignal WRITEO mit hohem Pegel auf, wodurch das Datenwort in die Ebene 0 des Datenpuffers 201 eingeschrieben wird und wodurch die Zeilenadresse in das Verzeichnis 202 unter der ausgewählten Spaltenadresse eingeschrieben wird. Das Ausgangssignal des NAND-Glieds 607 nimmt einen niedrigen Pegel an, wodurch die Schreibeingänge der RAM-Speicher 601 und 602 derart freigegeben sind, daß eine "1" in den RAM-Speicher 602 und eine "0" in den RAM- Speicher 601 eingeführt wird, und zwar unter der ausgewählten Spaltenadresse ADDR 08-17+, da das Verknüpfungssignal ROUND 1- mit hohem Pegel und das Verknüpfungssignal RNDADD+ mit niedrigem Pegel auftreten.

Gemäß dem Entscheidungsblock 915 c befinden sich die Datenwörter an der Adressenstelle zwischen 1024 und 4095 an den Bit-Position BAOR 12+10, wobei das Ausgangssignal des Adreßregisters 207 (Fig. 2) mit hohem Pegel auftritt. In dem Block 915 f läuft eine normale Operation der Umlaufeinrichtung 224 aus, was auf Fig. 14 bezogen bedeutet, daß das Ausgangssignal der RAM-Speicher 601 und 602 an dem Spaltenadressenspeicherplatz ADDR 08-17+ in die Flip-Flops 610 und 611 mit Ansteigen des Verknüpfungssignals CYWRIT geladen wird. Die Ausgangssignale der Flip-Flops 610 und 611 werden mittels des UND-Glieds 613 a-d in dem Block 915 g dekodiert, um diejenige Ebene in dem Verzeichnis 202 und in dem Datenpuffer 201 auszuwählen, in die das Datenwort eingeschrieben wird. Dies wurde oben bereits beschrieben.

Die FIFO-Lesezeitsteuerung (Fig. 15) veranschaulicht, daß das Signal F+1 717 die Schreibadressenzähler- Flip-Flops 320 und 321 (Fig. 3) des FIFO-Puffers 203 weiterschaltet. Dies führt dazu, daß das Flip-Flop 313 gesetzt wird, wodurch das -Ausgangssignal FEMPTY+20 718 einen niedrigen Pegel animmt, woraufhin mit der Abgabe des Signals CLOCKO+ und der Steuerbits aus dem FIFO-Puffer 203 und des Adressenspeicherplatzes aus der Änderungsadressendatei 206 in das Register 204. Das Signal 726 des örtlichen Registers veranschaulicht die betreffende Zeitsteuerung.

Die Signale CYREAD 721 und CYWRITE 722, die beiden Ausgangssignale bzw. Q des Flip-Flops 330 (Fig. 3) werden auf das Ansteigen des Signals CLOCKO+ 719 hin eingeschaltet, wenn das Signal CYFIFO 720 mit hohem Pegel auftritt. Das Signal 723 (AUSTAUSCH) tritt mit hohem Pegel auf, da die FIFO-Bitposition 41 für die QLT-Operation einen hohen Pegel führt. Das Signal 723 tritt mit Ansteigen des Signals CYFIFO 720 mit hohem Pegel auf und bleibt auf dem hohen Pegel für die 4096-Datenwort-QLT-Übertragung.

Das Signal SCHREIBE 0-3 727 wird in der Umlaufeinrichtung 224 (Fig. 14) erzeugt. Das Ausgangsverknüpfungssignal CYWRIT des UND-Glieds 604 besitzt als positiver Impuls eine Dauer von 30 ns; es wird um 20 ns verzögert und durch den Inverter 606 invertiert abgegeben. Es gibt den 2 : 1- Multiplexer 223 frei. Da das Auswahl-Eingangsverknüpfungssignal AUSTAUSCH mit hohem Pegel auftritt, ist der 1-Eingangsanschluß aktiviert. Mit Auftreten des Anstiegs des Verknüpfungssignals CYWRIT wird das ausgewählte Ausgangssignal der RAM-Speicher 601 und 602 in die Flip-Flops 610 und 611 eingeführt, wodurch eines der Verknüpfungsausgangssignale 0-3+ der UND-Glieder 613 a-d auf einen hohen Pegel gebracht wird. Dieses ausgewählte Signal wird dem Eingangsanschluß 1 des 2 : 1-Multiplexers 223 zugeführt, und das am Anschluß 2 auftretende Ausgangssignal wird durch den Inverter 255 (Fig. 2) invertiert und bewirkt die Freigabe des Einschreibens in den Datenpuffer 201 und das Verzeichnis 202 als negativer Impuls WRITE 0-3-, der eine Breite von 30 ns besitzt.

Der FIFO-Leseadressenzähler wird durch das Signal BUMP UP 724 weitergeschaltet, wodurch veranlaßt wird, daß das Signal FEMPTY+20 718 einen hohen Pegel annimmt, und die zyklische Abgabe des Signals CLOCKO+ 719 angehalten wird. Das ungeradzahlige Wort aus dem Hauptspeicher 3 wird jedoch von dem Cachespeicher 1 aufgenommen, so daß das Signal F+1 717 den FIFO-Schreibadressenzähler wieder weiterschaltet. Dadurch wird das Signal FEMPTY+20 718 auf einen niedrigen Pegel gebracht, wodurch die zyklische Abgabe des Signals CLOCKO+ 719 erreicht wird. Dadurch wird das ungeradzahlige Wort in dem Datenpuffer 201 gespeichert und dessen Zeilenadresse wird in dem Verzeichnis 202 gespeichert. Nachdem das ungeradzahlige Wort gespeichert ist, verbleibt das Signal FEMPTY+ 718 auf hohem Pegel, und das Signal CLOCKO+ 720 verbleibt am Ende des Zyklus auf hohem Pegel, in welchem das Datenwort aus dem ungeradzahligen Speicherplatz im Cachespeicher 1 gespeichert wird.

Nach Fig. 16 wird in dem Entscheidungsblock 915 i eine Überprüfung bezüglich des 4096-Kennworts vorgenommen. Wenn das letzte Wort nicht aufgenommen worden ist, dann wird entsprechend dem Block 915 j die Adresse am Ausgang des Addierers 211 gemäß Fig. 2 um +1 erhöht und der RAF-Schreibadressenzähler 234 wird weitergeschaltet.

Sodann wird eine Überprüfung entsprechend dem Entscheidungsblock 915 k durchgeführt. Wenn das Datenwort in den FIFO-Puffer 203 aus einem geradzahligen Adressenspeicherplatz des Hauptspeichers 3 aufgenommen wird, dann kehrt der Cachespeicher 1 zu dem Start 900 zurück, um das nächste Wort aus dem Hauptspeicher 3 abzuwarten und zwar aus dem ungeradzahligen Adressenspeicherplatz. Wenn das in dem FIFO-Puffer 203 aufgenommene Datenwort aus einem ungeradzahligen Adressenspeicherplatz des Hauptspeichers 3 stammt, dann wird entsprechend dem Block 915 l die nächste Adresse in das Adreßregister 207 und in die Änderungsadressendatei 206 geladen, und der Schreibadressenzähler 234 wird weitergeschaltet. Es sei darauf hingewiesen, daß entsprechend dem Block 915 j der Schreibadressenzähler 234 auf jedes übertragene Datenwort hin um jeweils eine Zählerstellung weitergeschaltet wird. Der Grund hierfür liegt darin, daß der Schreibadressenzähler 234 den geradzahligen Adressenspeicherplatz in dem Speicherplatz 00 der Änderungsadressendatei 206 und den geradzahligen Adressenspeicherplatz im Speicherplatz 01 der Änderungsdatei 206 speichert. Die Plätze 02 und 03 werden nicht benutzt.

Entsprechend dem Block 915 m wird das Flip-Flop 503 (Fig. 5) in folgender Art und Weise gesetzt. Das Ausgangssignal des UND-Glieds 567 tritt mit hohem Pegel auf. Die Verknüpfungssignale CYWRIT, REPLACE und FIFO 17+20 treten mit hohem Pegel auf. Dadurch tritt das Ausgangsverknüpfungssignal MEMREQ+0 C des NOR-Glieds 569 mit niedrigem Pegel auf, wodurch das NOR-Glied 502 ein Ausgangssignal mit hohem Pegel auftritt, auf dessen Auftreten das Flip-Flop 503 gesetzt wird und zwar mit dem nächsten Ansteigen des Zeitsteuersignals CLOCKO+. Das mit hohem Pegel auftretende Q-Ausgangsver knüpfungssignal MEMREQ+ beginnt einen Speicheranforderungszyklus dadurch, daß zum Block 906 zurückgekehrt wird, gemäß dem das Zyklusanforderungs-Flip-Flop 511 gesetzt wird und gemäß dem das Q-Ausgangssignal CYCREQ+ mit hohem Pegel auftritt.

Gemäß Fig. 15 tritt das Signal MEMREQ+ 704 am Ende des Zyklus mit hohem Pegel auf, innerhalb dessen das Datenwort aus dem ungeradzahligen Adressenspeicherplatz im Hauptspeicher 3 in den Cachespeicher 1 eingeschrieben wird. Dies tritt dann auf, wenn das Signal CYWRITE 722 mit dem letzten Ansteigen des Signals CLOCKO+ 719 einen hohen Pegel führt.

Der Cachespeicher 1 setzt den zyklischen Betrieb fort, wobei zunächst zwei Datenwörter aus dem Hauptspeicher 3 angefordert werden, woraufhin diese Datenwörter in den Datenpuffer 201 eingeschrieben und die Zeilenadresse in das Verzeichnis 202 eingetragen wird, bis entsprechend dem Entscheidungsblock 915 i das 4096. Wort in dem Register 204 (Fig. 2) aufgenommen ist. In diesem Fall tritt das eine Eingangssignal BAOR 10+10 des NAND-Glieds 570 (Fig. 5) mit hohem Pegel auf. Wenn das Ausgangssignal des UND-Glieds 567 während desjenigen Zyklus einen hohen Pegel führt, innerhalb dessen das Datenwort aus dem ungeradzahligen Adressenspeicherplatz in den Cachespeicher eingeschrieben wird, dann nimmt das Ausgangssignal des NAND-Glieds 570 einen niedrigen Pegel an, wodurch das Flip-Flop 571 zurückgesetzt wird. Gemäß Block 915 n führt dies dazu, daß das Q-Ausgangssignal CYQLTO+ einen niedrigen Pegel führt, wodurch die QLT-Operation abgeschlossen wird.

Das mit hohem Pegel auftretende Signal BAOR 10+10 bewirkt, daß das Ausgangssignal QLTDU- des Inverters 568 mit niedrigem Pegel auftritt. Dadurch gibt das NOR-Glied 569 ein Ausgangssignal MEMREQ+0 C mit hohem Pegel ab. Dies wiederum führt dazu, daß das Ausgangssignal des NOR-Gliedes 502 mit niedrigem Pegel auftritt. Wenn das D-Eingangssignal einen niedrigen Pegel führt, wird das Flip-Flop 503 auf das nächste Ansteigen des Zeitsteuersignals CLOCKO+ hin zurückgesetzt, und das Q-Ausgangssignal MEMREQ+ tritt mit niedrigem Pegel auf. Dadurch werden weitere Anforderungen verhindert.

Gemäß Fig. 15 tritt das Signal QLTDUN 712 während der letzten, die Busleitung 5 betreffenden Zyklusanforderung mit hohem Pegel auf, wodurch das Signal MEMREQ+ 704 mit dem nächsten Signalanstieg des Signals CLOCKO+ 719 mit niedrigem Pegel auftritt. Das Signal CYQLTO+ 702 führt während des nächsten Zyklus einen niedrigen Pegel, wenn das Signal CYWRITE 722 einen hohen Pegel führt. Das Datenwort aus dem ungeradzahligen Adressenspeicherplatz befindet sich mit dem letzten Ansteigen des Signals CLOCKO+ 719 in dem Register 726.

Claims

1. Datenverarbeitungsanlage mit einer Systembusleitung (5) zur Übertragung von Datenworten, Hauptspeicheradressen und Befehls- oder Steuersignalen, mit einem an diese Systembusleitung (5) angeschlossenen adressierbaren Hauptspeicher (3), der in einer Vielzahl von Speicherplätzen die Speicherung von Datenworten gestattet und wobei diese Speicherplätze mittels der Hauptspeicheradressen zugreifbar sind, mit einer Zentraleinheit (2) und mindestens einem Eingabe/Ausgabe-Mulitplexer (7), der auch mit der Systembusleitung (5) verbunden ist, zum Zweck der Übermittlung und des Empfangs von Information über diese Busleitung während eines Systembuszyklus, und mit einer Cachespeichereinheit (12), die ebenfalls mit der Systembusleitung (5) verbunden ist und die einen Datenpuffer (201) zur Speicherung von Datenworten in einer Vielzahl von Pufferspeicherplätzen umfaßt, wobei die in den Pufferspeicherplätzen gespeicherten Datenworte dieselben sind wie die in den Hauptspeicherplätzen gespeicherten Datenworte, und die ferner ein Cachespeicherverzeichnis (202) für die Speicherung der Adressen für jedes im Datenpuffer (201) enthaltene Datenwort umfaßt, wobei diese Adressen diejenigen Hauptspeicheradressen repräsentieren, deren Hauptspeicherplätze dieselben Worte enthalten, die sich auch im Datenpuffer (201) befinden, gekennzeichnet durch

- einen FIFO-Ein/Aus-Puffer (203) für die Bereithaltung von Hauptspeicheradressen und Datenworten;
- mit dem FIFO-Ein/Aus-Puffer (203) verbundene Empfänger (213, 215, 217), die von der Systembusleitung (5) Aktualisierungsadressen, Datenworte bzw. Steuersignale in den FIFO-Ein/Aus-Puffer (203) übertragen;
- eine aktivierbare Adressensteuereinheit (13), die bei Aktivierung die Cachespeichereinheit (12) derart steuert, daß der Inhalt eines Pufferspeicherplatzes durch Einschreiben eines Datenwortes aus dem Inhalt des FIFO-Ein/Aus-Puffers (203) aktualisiert wird;
- eine Austausch- und Aktualisierungs-Schalteinheit (11) für die Aufnahme nachfolgend gekennzeichneter, auf der Systembusleitung (5) übermittelter Steuersignale:
- (a) ein erstes Steuersignal (BSMREF) zur Kennzeichnung, daß die auf der Systembusleitung (5) übertragene Information eine Hauptspeicheradresse enthält,
- (b) ein zweites Steuersignal (BSWRIT) zur Kennzeichnung, daß die auf der Systembusleitung (5) übertragene Information für eine Hauptspeicher-Schreiboperation bestimmt ist, und
- (c) ein drittes Steuersignal (BSACKR) zur Kennzeichnung, daß die auf der Systembusleitung (5) übertragene Information vom Hauptspeicher (3) zur Einleitung einer Schreiboperation in demselben aufgegriffen worden ist,

wobei die genannte Austausch- und Aktualisierungs-Schalteinheit (11) auf das Auftreten der genannten Steuersignale (a, b, c) anspricht und die genannte Adressensteuereinheit (13) aktiviert.

2. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß die genannte aktivierbare Adressensteuereinheit (13) - sobald sie aktiviert ist - die Durchsuchung des Cachespeicherverzeichnisses (202) einleitet um festzustellen, ob dieses Cachespeicherverzeichnis (202) eine Adresse enthält, die der in dem FIFO-Ein/Aus-Puffer (203) vorgehaltenen Hauptspeicheradresse ent spricht, und daß diese Adressensteuereinheit (13) im Falle des Sucherfolgs den Inhalt des der Adresse entsprechenden Pufferspeicherplatzes durch das in dem FIFO-Ein/Aus-Puffer (203) vorgehaltene Datenwort ersetzt.