DE2843493B2 - Schaltungsanordnung zum Erzeugen von phasendifferenzmodulierten Datensignalen - Google Patents
Schaltungsanordnung zum Erzeugen von phasendifferenzmodulierten DatensignalenInfo
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- DE2843493B2 DE2843493B2 DE19782843493 DE2843493A DE2843493B2 DE 2843493 B2 DE2843493 B2 DE 2843493B2 DE 19782843493 DE19782843493 DE 19782843493 DE 2843493 A DE2843493 A DE 2843493A DE 2843493 B2 DE2843493 B2 DE 2843493B2
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- H04L27/2032—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner
- H04L27/2092—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner with digital generation of the modulated carrier (does not include the modulation of a digitally generated carrier)
Description
Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Erzeugen von phasendifferenzmodulierten
Datensignalen, die einen Codierer enthält, der von einer
Datenquelle abgegebenen Eingangssignal die Phasenlagen darstellende, in zwei orthogonale Kanäle
aufgeteilte Codesignale zuordnet, die unter Verwendung eines Festwertspeichers zu vorgegebenen Abtastzeitpunkten
Summen von Produkten aus den Codesignalen und die zeitlich begrenzte Impulsantwort eines
Sendefilters darstellenden Stützwerte bildet und die mit Momentanwerten von orthogonalen Trägersignalen
multiplizierte Summen als Datensignale abgibt
Aus einer Veröffentlichung »Microprocessor Implementation of High-Speed Data Modems« IEEE
Transactions on Communications, Vol. Com-25, No. 2, Februar 1977, Seiten 238 bis 250 ist es bekannt, Modems
für eine Übertragung von Daten mit einer Übertragungsgeschwindigkeit von größer als 1200 bit/s unter
Verwendung von bipolaren Mikroprozessoren aufzubauen. Im Datensender des Modems erfüllt der
Mikroprozessor die Aufgabe eines Codierers, der entsprechend einer Phasendifferenzmodulation zwei
Komponenten eines Vektors an zwei orthogonale Kanäle abgibt, eines Sendefilters und eines Modulators
in jedem Kanal und eines Addierers für die an den Ausgängen der Modulatoren abgegebenen Signale. Für
die Realisierung des Sendefilters mit Hilfe des Mikroprozessors werden bei dem bekannten Modem
Stützwerte der Impulsantwort des Sendefilters in einem Festwertspeicher gespeichert Die Impulsantwort ist
zeitlich begrenzt und erstreckt sich über mehrere Periodendauern der am Ausgang des Codierers
abgegebenen Codesignale. Die Stützwerte müssen daher bei der Erzeugung der Ausgangssignale des
Sendefilters mit jeweils einer entsprechenden Anzahl von Codesignalen multipliziert werden. Es ist auch
denkbar, anstelle der Stützwerte der Impulsantwort die Produkte aus den Komponenten der Codesignale und
den Stützwerten als Koeffizienten abzuspeichern. In jedem Fall ist eine Vielzahl von Befehlen des
Mikroprozessors erforderlich, um in Abhängigkeit von den Codesignalen entsprechend der Übertragungsfunktion
des .Sendefilters die Ausgangssignale zu erzeugen. Falls in dem Festwertspeicher die Stützwerte gespeichert
sind, müssen diese zwischen zwei Abtastzeitpunk-
ten zunächst mit den Codesignalen multipliziert und anschließend summiert werden.
Alis einer weiteren Veröffentlichung »Digital Generation
of linearly Modulated Dats Waveforms«, IEEE Transactions on Communications, VoL Com-23, No. 11, s
November 1975, Seiten 1259 bis 1270 ist ein digitales Filter beschrieben, bei dem die Codesignale in einem
Zirioilationsregister gespeichert sind, dessen Ausgang
mit den ersten Eingängen eines Multiplizierers verbunden sind, an dessen zweiten Eingängen ein Speicher mit ι ο
den Stützwerten angeschlossen ist Dem Ausgang des Multipüzierers ist ein Akkumulator nachgeschaltet, der
die mit Hilfe des Multiplizierers berechneten Produkte summiert
Bei einer hohen Übertragungsgeschwindigkeit steht die für die Multiplikation und die anschließende
Summation erforderliche Zeitdauer nicht zur VerfüguDg,
so daß eine Erzeugung der phasendifferenzmodulierte Datensignale unter Verwendung eines Rechenwerkes
nicht mehr ohne weiteres möglich ist .
Die DE-OS 26 44 478 offenbart eine Schaltungsanordnung
zum Erzeugen von phasendifferenzmodulierten Datensignalen, bei der die jeweils einem Dibit
zugeordneten Datensignale wechselweise in zwei Kanälen erzeugt werden. Die in den beiden Kanälen
erzeugten Datensignale werden mit Arnplitudensigmalen
multipliziert und wechselweise zur Übertragungsstrecke durchgeschaltet In jedem Kanal ist ein
Schieberegister vorgesehen, das den jeweiligen Phasenwinkel darstellende Binärzeichen enthält Diese Binärzeichen
werden einem Multiplexer zugeführt, der ate Binärzeichen wechselweise an einen Festwertspeicher
anlegt In dem Festwertspeicher sind Datenwörter gespeichert die die Produkte aus den mit dem
Phasenwinkel behafteten Trägersignalen und den Amplitudensignalen darstellen. Der Ausgang des
Festwertspeichers ist Ober eine Komplementiereinrichtung, die das Vorzeichen der Momentanwerte auswertet
mit einem Digital-Analogwandler verbunden. Die beiden Kanäle stellen keine orthogonalen Kanäle dar
und dienen lediglich dazu, in Verbindung mit den Amplitudensignalen weiche Übergänge der Phasenlagen
der Datensignale zu erzeugen. Weiterhin wird durch die bekannte Schaltungsanordnung kein Sendefilter
mit einer vorgegebenen Impulsantwort realisiert 4
Es ist bereits bekannt phasendifferenzmodulierte Datensignale unter Verwendung von Bauelementen der
Analogtechnik aufzubauen. Diese Schaltungsanordnungen haben jedoch den Nachteil, daß die Bauelemente
von Umgebungsbedingungen, wie beispielsweise der so
Temperatur und von Herstellungstoleranzen abhängig sind und daß sie sich nicht ohne weiteres auf andere
Übertragungsgeschwindigkeiten umstellen lassen.
Der Erfindung liegt daher die Aufgabe zugrunde, eine
Schaltungsanordnung zum Erzeugen von phasendifferenzmodulierten Datensignalen anzugeben, die weitgehend
digital arbeitet und bei der zur Realisierung des Sendefilters keine Multiplikationen und Akkumulationen,
d.h. Additionen mit anschließender Speicherung erforderlich sind.
Erfindungsgemäß wird die Aufgabe bei der Schaltungsanordnung der eingangs genannten Art dadurch
gelöst daß ein Schieberegister vorgesehen ist, das jeweils eine der Dauer der Impulsantwort zugeordnete
Anzahl von aufeinanderfolgenden Codesignalen spei 6Ί
chert, daß dem Schieberegister ein Multiplexer nachgeschaltet ist der abwechselnd die Codesignale der beiden
Kanäle zu ersten Adresseneingängen des Festwertspeichers durchschaltet daß ein Adressenzähler vorgesehen
ist der durch einen Abtasttakt fortgeschaltet wird und dessen Ausgänge mit den zweiten Adresseneingängen
des Festwertspeichers verbunden sind, daß der Festwertspeicher Teilsummen der !Produkte aus den
Stützwerten und den Codesignalen enthält und zu durch den Inhalt des Adressenzählers festgelegten Zeitpunkten
die Teilsummen gleichzeitig ausgibt und daß eine Addierstufe vorgesehen ist die die mit den Momentanwerten der orthogonalen Trägersignale multiplizierten
Teilsummen summiert und die Datensignale abgibt
Die Schaltungsanordnung gemäß der Erfindung hat den Vorteil, daß sie einen geringen Aufwand erfordert,
da weder eine Multiplikation noch eine Akkumulation erforderlich ist Sie ermöglicht eine hohe Übertragungsgeschwindigkeit
da keine aufwendigen Rechenvorgänge durchzuführen sind. Die Schaltungsanordnung
arbeitet mit großer Genauigkeit da durch die Speicherung der Teilsummen anstelle der Stützwerte
oder der Produkte sich die Rundungsfehler der Stützwerte bzw. der Produkte nicht summieren.
Außerdem erfordert die Schaltungsanordnung wegen der Aufteilung der Summe in mehrere Teilsummen
einen geringen Speicherbedarf. Es wäre denkbar, anstelle der möglichen Teilsummen auch die möglichen
Gesamtsummen zu speichern, doch würde dies gegenwärtig einen großen Aufwand an Speicherbausteinen
bedeuten. Die Schaltungsanordnung ist größtenteils aus digitalen Bausteinen aufgebaut und sie ist daher
weitgehend unabhängig von Bauelementetoleranzen und Umwelteinflüssen. Außerdem ist sie auf einfache
Weise auf andere Übertragungsfrequenzen umschaltbar.
Die Schaltungsanordnung ist für hohe Übertragungsgeschwindigkeiten, insbesondere dann in vorteilhafter
Weise einsetzbar, wenn die Addierstufe Digital-Analog-Wandler
enthält denen die Teilsummen zugeführt werden und eine analog arbeitende Summierstufe
enthält die mit den Ausgängen der Digital-Analog-Wandler verbunden ist und die die Datensignale abgibt.
Falls die Übertragungsgeschwindigkeit es zuläßt ist es vorteilhaft wenn die Addierstufe aus einem digital
arbeitenden Volladdierer gebildet wird, dessen Eingängen die Teilsummen zugeführt werden und der an
seinem Ausgang über einen Digital-Analog-Wandler die
Datensignale abgibt
Die Modulation der gefilterten Signale mit zwei orthogonalen Trägern, von denen nur die Hauptwerte
und die Nulldurchgänge berücksichtigt werden, wird auf besonders einfache Weise erreicht wenn im Verbindungsweg
zwischen dem Festwertspeicher und der Addierstufe ein Zwischenspeicher vorgesehen ist in
dem in Abhängigkeit von der Polarität der Trägersignale die Teilsummen invertiert oder nichtinvertiert
gespeichert werden. Durch den Zwischenspeicher werden auch Laufzeittoleranzen des Festwertspeichers
ausgeglichen.
Ein besonders günstiger Verlauf des Sendespektrums innerhalb des Sprachbands wird erreicht wenn die
gefilterten und modulierten Signale den Digital-Analog-Wandlern nicht in Form einer Treppenkurve, sondern in
Form von einzelnen Impulsen zugeführt werden. Hierzu ist es günstig, wenn einem Rücksetzeingang des
Zwischenspeichers der Abtasttakt zugeführt wird. Dieser Abtasttakt setzt nach jedem Abtastzeitpunkt das
Schieberegister zurück, so daß den Digital-Analog-Wandlern
nur während jeweils einer kurzen Dauer binäre Datenworte zugeführt werden.
Die Adressierung des Festwertspeichers wird besonders einfach, wenn bei einer vektoriellen Darstellung
der Phasendifferenzen der sich ergebende Phasenstern derart gedreht ist, daß die Vektoren immer durch zwei
orthogonale Komponenten dargestellt werden. Bei 5 einer achtstufigen Phasendifferenzmodulation wird er
um 22,5° gedreht. Eine günstige Codierung der Phasen wird erreicht, wenn die Codesignale die Phasenlagen
durch drei Binärzeichen codieren, wobei ein Binärzeichen das Vorzeichen der dem ersten Kanal zugeordneten
horizontalen Komponente, ein Binärzeichen das Vorzeichen der dem zweiten Kanal zugeordneten
vertikalen Komponente und ein Binarzeichen den Betrag der horizontalen bzw. vertikalen Komponente
angibt
Falls kein geeigneter Festwertspeicher zur Verfügung steht der die geforderte Speicherkapazität aufweist und
der gleichzeitig zwei Teilsummen abgibt ist es vorteilhaft wenn der Festwertspeicher aus mehreren
Speichereinheiten gebildet wird, aus denen die jeweiligen Teilsummen gleichzeitig ausgelesen werden.
Im folgenden wird ein Ausführungsbeispiel der Schaltungsanordnung gemäß der Erfindung anhand von
Zeichnungen beschrieben. Es zeigt
F i g. 1 eine vektorielle Darstellung von Phasenlagen bei einer achtstufigen Phasendifferenzmodulation,
F i g. 2 Zeitdiagramme an verschiedenen Punkten der Schaltungsanordnung,
In F i g. 1 sind die möglichen Endpunkte von Vektoren bei einer vektoriellen Darstellung einer
achtstufigen Phasendifferenzmodulation dargestellt Die Endpunkte sind gegenüber einer üblichen Darstellung
um einen Phasenwinkel von 224° entgegen dem
Uhrzeigersinn verdreht so daß keiner der Endpunkte auf der Abszissenachse oder der Ordinatenachse zu
liegen kommt Es wird angenommen, daß von einem Vektor Vn ausgegangen wird, der einer Phasenlage von
67,5" entspricht Der Vektor Vn hat eine kleine positive
Komponente pn in Abszissenrichtung und eine große positive Komponente qn in Ordinatenrichtung. Bei der
Codierung der zu Obertragenden Bin&rwerte werden diese bei einer achtstufigen Phasendifferenzmodulation
jeweils zu Tribits zusammengefaßt Unter der Annahme, daß auf den Vektor Vn ein Vektor V(n + 1) folgt, bei
dem das Tribit einem Winkel M/von 135" entspricht hat
dieser Vektor V(n +1) eine große negative Komponente p(n + 1) in Abszissenrichtung und eine kleine
negative Komponente q(n + 1) in Ordinatenrichtung. In Abhängigkeit von den weiteren Tribits können die
folgenden Vektoren die dargestellten Endpunkte einnehmen. Die Vektoren bilden dann einen Phasenstern.
Durch die Drehung des Phasensterns um ttfi" wird
eine besonders einfache Codierung; der Vektoren und damit der Phasenlagen erreicht Immer wenn der
Vektor eine kleine horizontale Komponente hat hat er eine große vertikale Komponente. Ebenso hat er immer
dann, wenn er eine große horizontale Komponente hat immer eine kleine vertikale Komponente. Die horizontale
Komponente entspricht dabei jeweils dem Cosinus und die vertikale Komponente dem Sinus des Winkels
zwischen dem Vektor und dem positiven Ast der Abszissenachse. Die Phasenlagen können daher durch
Codesignale S, C und B dargestellt werden. Das Codesignal S gibt das Vorzeichen der dem Sinus
zugeordneten vertikalen Komponente an, während das Codesignal C das Vorzeichen der dem Cosinus
zugeordneten horizontalen Komponente angibt Beispielsweise wird dem positiven Vorzeichen der Binärwert 0 und dem negativen Vorzeichen der Binirwert I
zugeordnet Da die Beträge der Komponenten in den beiden Kanälen immer unterschiedlich sind, genfigt zur
Codierung der Beträge das Binärzeichen B, wobei beispielsweise der Binärwert B — 0 einer kurzen
Komponente und der invertierte Binärwert B— 1 einer langen Komponente zugeordnet ist
Bei dem in F i g. 2 dargestellten Zeitdiagramm sind in Abszissenrichtung die Zeit t und in Ordinatenrichtung
die Momentanwerte von Signalen an verschiedenen Punkten der Schaltungsanordnung dargestellt Weiterhin
sind Koeffizienten Kl, K 5 und K 6 dargestellt die
Produkten aus Komponenten ρ der Vektoren und der Impulsantwort Hn eines in der Schaltungsanordnung
vorgesehenen Sendefüters zugeordnet sind.
Es wird angenommen, daß sich die Impulsantwort Hn
über sechs Periodendauern Γ der die Komponenten ρ und q darstellenden Codesignale Q S und B ersteckt
Weiterhin wird angenommen, daß während jeder Periodendauer Γ neun Stützwerte H der Impulsantwort
Hn vorhanden sind. Da sich die Impulsantwort Hn Ober
sechs Periodendauern T erstreckt müssen zur Ermittlung der Ausgangssignale des Sendefüters die Anteile
von sechs Impulsantworten Hn berücksichtigt werden.
Da die Werte der Impulsantworten Hn nur zu den Abtastzeitpunkten vorliegen, werden auch die Ausgangssignale
nur zu diesen Abtastzeitpunkten ermittelt Die Ausgangssignale erhält man nach der Gleichung:
wobei Af die Anzahl der Periodendauern angibt über die
sich die Impulsantwort erstreckt O/die Komponenten ρ
oder q des entsprechenden Vektors angibt H den Stützwert der Impulsantwort angibt und M die Anzahl
der Abtastungen pro Periodendauer T angibt. Zur Ermittlung jedes Abtastwerts An müssen für den
angenommenen Fall N — 6 Produkte aus D wi
und Stützwerten gebildet und anscfafieBend diese Produkte summiert werden. Die Abtastwerte A1 bis
A 9 ergeben sich damit entsprechend der folgenden Tabelle:
Al = D\ ■ HAS + Dl //36 + Z>3 · HZl + DA ■ HlS + DS H9 + D6 HO
Al = Dl- H46 + Dl - #37 + D3 ■ HIi + DA ■ H19 + DS - ClO + D6 ■ Hl
Entsprechend der Tabelle erfolgt beispielsweise die Ermittlung des Ausgangssignals des Sendefilters zum
Zeitpunkt <3 entsprechend der Gleichung:
Bei der Darstellung in F i g. 2 wurden aus Gründen der Übersichtlichkeit nur die Komponenten ρ und nicht
die Komponenten q dargestellt Außerdem wurden die Komponenten ρ uncodiert dargestellt Die Komponenten
ρ 5 und ρ 6 entsprechen den Komponenten pn bzw.
p/7 + 1 in Fig. 1. Zur Ermittlung des Ausgangssignals des Sendefilters zwischen den Zeitpunkten ti und f4
werden die den Komponenten ρ 1 bis ρ 6 zugeordneten Impulsantworten berücksichtigt Durch die Koeffizienten
Ki, K5 und K 6 werden die mit den Komponenten
ρ Ij η S und ρ 6 multiplizierten Stützwerte H der
Impulsantwort Hn dargestellt Die Impulsantwort Hn wird aus einer Hauptschwingung, die sich fiber zwei
Periodendauern Γ erstreckt und jeweils zwei Vor- und zwei Nachschwingern gebildet Sie entspricht einer
-Funktion und ist auf die sechs Periodendauern T
begrenzt
Die Ausgangssignale des Sendefilters werden mit zwei orthogonalen Tragersignalen 7771 und 77? 2
multipliziert Die Folgefrequenz der Trägersignale TR1
und 7772 ist derart auf die durch Abtastsignale AT
festgelegten Abstände der Abtastwerte abgestimmt, daß zu den Abtastzeitpunkten nur die Hauptwerte und
die Nulldurchgänge der Trägersignale 7771 und 777 2 benutzt werdea Dabei ergibt sich von selbst, daß immer
dann, wenn eines der Trägersignale 7771 und 777 2 den
Hauptwert annimmt das jeweils andere Trägersignal 7772 bzw. 7771 einen Nulldurchgang aufweist Die
Modulation der Ausgangssignale des Sendefilters mit den Trägersignalen 7771 und 7772 kann damit zeitlich
nacheinander durch dieselbe Anordnung erfolgen. Auch ist kein Addierer für eine Addition der modulierten
Signale erforderlich, da jeweils immer eines der Trlgersignale 7771 und 777 2 den Wert 0 hat
Weitere Einzelheiten des Zeitdiagramms werden zusammen mit dem in Fig.3 dargestellten Schaltbild
beschrieben.
Bei der in F i g. 3 dargestellten Schaltungsanordnung gibt eine Datenquelle DQ die zu übertragenden Daten
darstellende Signale DS i mit einer Folgefrequenz von beispielsweise 4800bit/s an einen Codierer CD ab.
Dieser faßt, gesteuert durch Taktimpulse TA 1, jeweils drei Binärzeichen der Signale DSi zu einem Tribit
zusammen und ordnet diesem Tribit jeweils eine so vorgegebene Phasendifferenz zu, die der Drehung des
Vektors in Fig. 1 entspricht Der Codierer CZ? gibt
Codesignale £ B und C ab, die die Lage der Vektoren beschreiben. Die Codesignale 5 geben das Vorzeichen
der Komponente 9 an, die Codesignale C geben das ss
Vorzeichen der Komponenten ρ an, während die Codesignale B den Betrag der Komponente 9 angeben.
Die invertierten Codesignale B geben dann den Betrag der Komponenten pan.
Die Schaltungsanordnung enthält ein aus drei Registern Ri bis /73 gebildetes Schieberegister, das,
gesteuert durch Taktimpulse TA 2 mit einer Folgefrequenz von 1600Hz die Codesignale S, Bund Cin die
Register Rl bis R 3 einspeichert Jedes der Register
enthält sechs Stufen, da zur Ennitthmg der Ausgangssignale
des Sendefilters jeweils sechs den Impulsantworten der verschiedenen Komponenten zugeordnete
Koeffizienten berücksichtigt werden müssen. Die Ausgänge des Schieberegisters sind derart mit den
Dateneingängen eines Multiplexers M verbunden, daß dieser jmmer wechselweise die Signale S oder C und B
oder B zu seinen Ausgängen durchschaltet Gesteuert wird der Multiplexer Mdurch Taktimpulse MTmii einer
Folgefrequenz von 3,6 kHz. Mit dieser Folgefrequenz werden am Ausgang des Multiplexers M abwechselnd
die den beiden orthogonalen Komponenten ρ und q zugeordneten Werte zu ersten Adresseneingängen
eines aus zwei Speichern SPl und SP2 gebildeten Festwertspeichers durchgeschaltet A.n zweiten Adresseneingängen
liegen Signale Z an, die von einem durch den Abtasttakt AT fortgeschalteten Abtastzähler AZ
abgegeben werden.
In dem Speicher SPi sind alle möglichen Teilsummen gespeichert, an denen die Codesignale S1 bis 5 3, C1 bis
C3 und Bi bis B 3 bzw. Bi bis B 3 beteiligt sind. In
entsprechender Weise sind in dem Speicher SP 2 alle möglichen Teilsummen T2 gespeichert, an denen die
Codesignale 54 bis 56, CA bis C6, B 4 bis B 6 und B 4
bis B6 beteiligt sind. Die Teilsummen Ti und Tl
werden jeweils gleichzeitig abgegeben, und zwar zu den durch den Zählerstand des Adressenzählers AZ
festgelegten Zeitpunkten. Die Teilsummen Π und Tl
werden durch einen Obernahmetakt UB mit einer Folgefrequenz von 7,2 kHz in einen Zwischenspeicher
ZS eingespeichert Anschließend werden die gespeicherten Teilsummen Γ11 bzw. Γ21 an eine Addierstufe
abgegeben. Die Addierstufe besteht beispielsweise aus einem digital arbeitenden Volladdierer, der die beiden in
digitaler Form vorliegenden Teilsummen 7Ί1 und Γ21 addiert und dem ein Digital-Analog-Wandler nachgeschaltet
ist, an dessen Ausgang die phasendifferenzmodulierten Datensignale DS abgegeben werden. Die
Addierstufe kann auch aus zwei Digital-Analog-Wandlern DA 1 und DA 2 und einem nachgeschalteten,
analog arbeitenden Summierer SL'gebildet werden. Die
Digital-Analog-Wandler DA 1 bzw. DA 2 erzeugen den Teilsummen Γ11 bzw. Γ21 zugeordnete Analogsignale
7Ί2 bzw. Γ22 und der aus einem Operationsverstärker V und drei Widerständen /71 bis /73 gebUdete
Summierer addiert die Analogsignale Γ12 bzw. T22
und gibt an seinem Ausgang die Datensignale DS ab.
Wie bereits angegeben wurde, erfolgt die Modulation der Ausgangssignale des Sendefilters durch abwechselnde
Multiplikation mit den Hauptwerten der Trägersignale 7771 und 777 2. Zu diesem Zweck wird
dem Zwischenspeicher ZS ein Modulationssignal MD mit einer Folgefrequenz von 1800Hz zugeführt, das
immer dann in den Zwischenspeicher ZS die Teilsummen Ti und Γ2 invertiert bzw. nichtinvertiert
einspeichert, wenn die Trägersignale 7771 und 7772
negatives bzw. positives Vorzeichen haben. Der Zwischenspeicher ZS wird außerdem mit dem Abtasttakt
ΑΓ mit der Folgefrequenz von 14,4 kHz jeweils
zurückgesetzt, damit die Signale Γ12 und Γ22 keinen treppenförmigen Verlauf, sondern einen impulsförmigen
Verlauf aufweisen und eine günstige Spektralverteilung der Datensignale DS erreicht wird.
Zum Zeitpunkt f2 in Fig.2 sind alle Komponenten
ρ 1 bis ρ 6 und 91 bis 9 6 durch die Codesignale S, Cund
B im Schieberegister eingespeichert Der Taktimpuls AfThat den Binärwert 1 und der Multiplexer M schaltet
10
die den Komponenten ρ zugeordneten Werte zum Festwertspeicher durch. Der Abtastzähler AZ, der
ständig von 0 bis 8 gezählt wird, um die neun Abtastwerte des Datensignals DS zu erhalten, hat den
Zählerstand 0. Aus dem Festwertspeicher werden die Teilsummen Ti und T2 ausgelesen, die unter der durch
die Signale Z und die vom Multiplexer M abgegebenen Signale angegebenen Adresse gespeichert sind. Die
Teilsumme Tl ist die Summe aus den Produkten
p\ · C45+p2 ■ C36+p3 · C27,
während die Teilsumme T2 gleich ist der Summe aus den Produkten
p4 · C18+p5 · C9+p6- CO. |5
Die Produkte ρ 1 · //45, p5 · //9 und p6 · HO sind
durch die Koeffizienten Ki1KS und K 6 zum Zeitpunkt
12 dargestellt Das Trägersignal 77? 1 hat zum Zeitpunkt
r2 den Wert 0 und wird für die Modulation nicht berücksichtigt. Das Trägersignal 7"2 hat positives
Vorzeichen und das Modulationssignal MD hat daher den Binärwert 1. Die Teilsummen Π und T2 werden
damit nicht invertiert durch das Signal UB in den Zeichenspeicher ZS eingespeichert Mit der Rückflanke
des Abtasttakts AT wird der Zwischenspeicher ZS gelöscht, so daß an den Digital-Analog-Wandlern DA 1
und DA 2 impulsförmige Signale 7*12 bzw. Γ22
abgegeben werden.
Zum Zeitpunkt /3 hat der Taktimpuls MT den Binärwert 0 und es werden daher die den Komponenten qzugeordneten Codesignale C1 bis C6 und Bi bis B6 zum Festwertspeicher durchgeschaltet Der Abtastzähler AZ hat den Wert 2 und aus dem Festwertspeicher werden die dem Datensignal DS zu diesem Zeitpunkt zugeordneten Teilsummen 7Ί und T2 ausgelesen. Das Trägersignal 77? 2 hat zu diesem Zeitpunkt den Wert 0, während das Trägersignal Tl negatives Vorzeichen hat. Das Modulationssignal MD hat den Binärwert 0 und die Teilsummen Tl und T2 werden zur Modulation invertiert in den Zwischenspeicher ZSeingespeichert. In ähnlicher Weise werden die Datensignale DS zu den Abtastzeitpunkten 4, 6 und 8 ermittelt Zu den Abtastzeitpunkten 1,3,5 und 7 werden die Datensignale DS erst während der nächstfolgenden Periodendauer T ermittelt Anschließend erfolgt wieder die Ermittlung der Datensignale DS zu den geradzahligen Abtastzeitpunkten.
Zum Zeitpunkt /3 hat der Taktimpuls MT den Binärwert 0 und es werden daher die den Komponenten qzugeordneten Codesignale C1 bis C6 und Bi bis B6 zum Festwertspeicher durchgeschaltet Der Abtastzähler AZ hat den Wert 2 und aus dem Festwertspeicher werden die dem Datensignal DS zu diesem Zeitpunkt zugeordneten Teilsummen 7Ί und T2 ausgelesen. Das Trägersignal 77? 2 hat zu diesem Zeitpunkt den Wert 0, während das Trägersignal Tl negatives Vorzeichen hat. Das Modulationssignal MD hat den Binärwert 0 und die Teilsummen Tl und T2 werden zur Modulation invertiert in den Zwischenspeicher ZSeingespeichert. In ähnlicher Weise werden die Datensignale DS zu den Abtastzeitpunkten 4, 6 und 8 ermittelt Zu den Abtastzeitpunkten 1,3,5 und 7 werden die Datensignale DS erst während der nächstfolgenden Periodendauer T ermittelt Anschließend erfolgt wieder die Ermittlung der Datensignale DS zu den geradzahligen Abtastzeitpunkten.
Es ist auch möglich, im Festwertspeicher keine Teilsummen Tl und T2, sondern alle möglichen
Gesamtsummen zu speichern. Dies erfordert jedoch einen sehr großen Speicheraufwand. Durch die Speicherung
von zwei oder mehr Teilsummen, die anschließend ohne Akkumulation summiert werden, wird dieser
Speicheraufwand erheblich reduziert Beispielsweise kann der Festwertspeicher dann aus den beiden
Speichern SFl und SP2 aufgebaut werden, die jeweils
eine Speicherkapazität von 8 kBit aufweisen.
Claims (8)
1. Schaltungsanordnung zum Erzeugen von phasendiffsrenzmodulierten Datensignalen, die
einen Codierer enthält, der von einer Datenquelle abgegebenen Eingängssignalen die Phasenlagen
darstellende, in zwei orthogonale Kanäle aufgeteilte Codesignale zuordnet, die unter Verwendung eines
Festwertspeichers zu vorgegebenen Abtastzeitpunkten Summen von Produkten aus den Codesignalen
und die zeitlich begrenzte Impulsantwort eines Sendefilters darstellenden Stützwerten bildet
und die mit Momentanwerten von orthogonalen Tragersignalen multiplizierten Summen als Datensignale
abgibt, dadurch gekennzeichnet,
daß ein Schieberegister (R 1 bis R 3) vorgesehen ist,
das jeweils eine der Dauer der Impulsantwort zugeordnete Anzahl von aufeinanderfolgenden
Codesignalen (S, B, C) speichert,
daß dem Schieberegister (R 1 bis A3) ein Multiplexer (M) nachgeschaltet ist, der abwechselnd die Codesignale (S, B bzw. Q B) der beiden orthogonalen Kanäle (p, q) zu ersten Adresseneingängen des Festwertspeichers (SP 1, SP2) durchschaltet,
daß ein Adressenzähler (AZ) vorgesehen ist, der durch einen Abtasttakt (A T) fortgeschaltet wird und dessen Ausgänge mit zweiten Adresseneingängen des Festwertspeichers (SP 1, Sf 2) verbunden sind,
daß der Festwertspeicher (SPi, SP2) Teilsummen (Ti, T2) der Produkte aus den Stützwerten (H) und den Codesignalen (S, B, C) enthält und zu durch den Inhalt des Adressenzählers (AZ) festgelegten Zeitpunkten die Teilsummen (Ti, T2) gleichzeitig ausgibt und
daß dem Schieberegister (R 1 bis A3) ein Multiplexer (M) nachgeschaltet ist, der abwechselnd die Codesignale (S, B bzw. Q B) der beiden orthogonalen Kanäle (p, q) zu ersten Adresseneingängen des Festwertspeichers (SP 1, SP2) durchschaltet,
daß ein Adressenzähler (AZ) vorgesehen ist, der durch einen Abtasttakt (A T) fortgeschaltet wird und dessen Ausgänge mit zweiten Adresseneingängen des Festwertspeichers (SP 1, Sf 2) verbunden sind,
daß der Festwertspeicher (SPi, SP2) Teilsummen (Ti, T2) der Produkte aus den Stützwerten (H) und den Codesignalen (S, B, C) enthält und zu durch den Inhalt des Adressenzählers (AZ) festgelegten Zeitpunkten die Teilsummen (Ti, T2) gleichzeitig ausgibt und
daß eine Addierstufe (DA i, DA 2, SU) vorgesehen
ist, die die mit den Momentanwerten der orthogonalen
Trägersignale (TRi, TR 2) multiplizierten Teilsummen (TU, 7*21) summiert und die Datensignale
(DS) abgibt
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Addierstufe Digital-Analog-Wandler
(DA i, DA 2) enthält, denen die Teilsummen (TU, T2i) zugeführt werden und eine
analog arbeitende Summierstufe (SU) enthält, die mit den Ausgängen der Digital-Analog-Wandler
(DA 1, DA 2) verbunden ist und die die Datensignale (DS^abgibt
3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Addierstufe aus einem
digital arbeitenden Volladdierer gebildet wird, dessen Eingängen die Teilsummen (TU, T2i)
zugeführt werden und der an seinem Ausgang über einen Digital-Analog-Wandler die Datensignale
(DS) abgibt
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß im
Verbindungsweg zwischen dem Festwertspeicher (SPi, SP2) und der Addierstufe ein Zwischenspeicher
iZSJvorgesehen ist, in dem in Abhängigkeit von der Polarität der Trägersignale (TRi, TR 2) die
Teilsummen (Ti, 7*2) invertiert oder nichtinvertiert gespeichert werden.
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß einem Rücksetzeingang des
Zwischenspeichers (ZS) der Abtasttakt (A T) zugeführt wird. b5
6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, bei der die Phasenlagen der Datensignale
vektoriell dargestellt werden, dadurch gekennzeichnet, daß der sich ergebende Phasenstern derart
gedreht ist, daß die Vektoren (Vn, V(n+1)) immer
durch zwei orthogonale Komponenten (pn, qn und p(n+1), φ+1)) dargestellt werden.
7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Codesignale (S, Q B) die
Phasenlagen durch drei Binärzeichen codieren, wobei ein Binärzeichen (C) das Vorzeichen der dem
ersten Kanal zugeordneten horizontalen Komponente (q), ein Binärzeichen (S) das Vorzeichen der
dem zweiten Kanal zugeordneten vertikalen Komponente (p)und ein Binärzeichen (B) den Betrag der
horizontalen bzw. vertikalen Komponente (q bzw. p) angibt
8. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß
der Festwertspeicher ?us mehreren Speichereinheiten (SPi, SP2) gebildet wird, aus denen die
jeweiligen Teilsummen (Ti, 72) gleichzeitig ausgelesen werden.
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DE19782843493 DE2843493C3 (de) | 1978-10-05 | 1978-10-05 | Schaltungsanordnung zum Erzeugen von phasendifferenzmodulierten Datensignalen |
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