DE2842175A1 - Anpassungsfaehige emitterschaltungen mit strombedingter logik - Google Patents
Anpassungsfaehige emitterschaltungen mit strombedingter logikInfo
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Description
Beschreibung
Schaltkreise mit strombedingter Logik (Current Mode Logic = CML) für schnelle digitale
Systeme enthalten Transistoren, die aus der Sättigung mit relativ kleinem Spannungshub arbeiten und eine sehr
hohe Ansprechgeschwindigkeit haben. Mit der Entwicklung der Großintegrationstechnik (LSI) für die Herstellung
einer großen Anzahl von Komponenten auf einem Chip wurde eine Klasse von logischen Schaltungen vom nichtinvertierenden
Typ geschaffen, die als Emitterschaltungen unter der englischen Bezeichnung Emitter Function Logic = EFL
bekanntgeworden sind und imstande sind, die meisten logischen Operationen am Emitter eines bipolaren Transistors
mit mehreren Emittern zu leisten. Diese nichtinvertierenden Mehremitter-EFL-Strukturen verkleinern die Verlustleistung,
arbeiten bei einer niedrigeren Spannung mit geringerer Laufzeitverzögerung und benötigen einen kleineren Chipbereich,
obgleich der Vorteil der CML-Schaltungen erhalten bleibt. Zwei derartige EFL-Gatter sind in der US-Patentsschrift
3 795 822 sowie in dem IEEE Journal Solid State Circuits, Oktober 1973, Seiten 356 bis 361, "Emitter Function Logic-Family
for LSI" von Z.E.Skokan beschrieben.
Dort ist dargelegt, daß Skokan die Verwendung von komplementären Ausgängen aus seinen EFL-Gattern vermied, um ihre
Arbeitsweise zu beschleunigen. Dem liegt der Gedanke zugrunde, das Aufladen der Basis-Kollektor-Kapazität des Eingangstransistors auf das Doppelte des Wertes der Eingangsspannungshubes
statt auf genau den einfachen Wert zu vermeiden. Dadurch verlor Skokan die Möglichkeit, eine Anzahl anderer logischer
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Konfigurationen zu schaffen, wie etwa ein Kipp-Flip-Flop
oder ein JK-Flip-Flop, da diese Konfigurationen eine
Inversion oder einen komplementären Ausgang erfordern, der auf den Eingang zurückgegeben wird. Diese Unmöglichkeit,
ein Hin- und Herkippen (toggeln) zu erreichen, beschränkt die Nützlichkeit der EFL-Gatter, da in den meisten
Systemen eine Kippfunktion erforderlich ist. Während daher die EFL-Gatter recht nützlich sind, gehen einige der Vorteile
der EFL-Schaltungen verloren, da die Familie an logischen Funktionen ohne einen komplementären Ausgang beschränkt
ist. Man hat versucht, dieses Problem dadurch zu lösen, daß der Ausgang des EFL-Gatters mit einem üblichen
CML-Gatter zur Gewinnung des komplementären Ausgangs verbunden wurde, jedoch ist der Nachteil dieser Maßnahme die
zusätzliche Gatterverzögerung vom Ausgang des EFL-Gatters durch das CML-Gatter. Das CML-Gatter benötigt ferner zusätzlichen
Chipbereich und verbraucht zusätzliche Energie.
Man hat jedoch gefunden, daß eine Verriegelungsschaltung vom EFL-Typ mit einem logisch wahren und einem dazu komplementären
Ausgang geschaffen werden kann, die mit der LSI-Technologie kompatibel ist, ohne daß zusätzliche Gatter und
somit zusätzliche logische Blöcke zu der Skokan-Schaltungs-Familie
verwendet werden müßten.
Mit anderen Worten, die Erfindung ermöglicht die Schaffung einer Verriegelungsschaltung vom D-Typ mit wahren und komplementären
Ausgängen, ein gekoppeltes D-Flip-Flop mit wahren und komplementären Ausgängen, eine RS-Verriegelungsschaltung
und ein JK-Flip-Flop, so daß auf diese Weise die logische Familie der EFL-Schaltungen durch eine geringere
Einbuße an möglichem Betriebsverhalten vervollständigt wird, als dies bisher möglich gewesen ist.
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Erfindungsgemäß umfaßt eine die erwähnten Nachteile
bekannter Einrichtungen beseitigende Schaltung eine modifizierte EPL-Verriegelungsschaltung mit einem Dateneingangstransistor
und einer bistabilen Speicherzelle mit einem ersten und zweiten Transistor. Der wahre Ausgang
ist mit dem Kollektor des ersten Transistors einer Zelle, einem Mehr-Emitter-Transistor, verbunden, und
der komplementäre Ausgang ist mit dem Kollektor des zweiten Transistors der Zelle und mit dem Dateneingangstransistor
verbunden- Diese Einrichtung vervollständigt die Familie der logischen EFL-Schaltungen.
Die Erfindung wird nachstehend anhand der beigefügten Zeichnungen im einzelnen beschrieben. Es zeigen:
Fig. 1 ein Schaltbild einer logischen EFL-Schaltung in Form einer gegatterten Verriegelungsschaltung;
Fig. 2 ein Schaltbild einer gegatterten EFL-Verriegelungsschaltung,
die so modifiziert ist, daß sie in kompatibler Weise mit einem üblichen CML-Gatter gekoppelt werden kann, um auf diese
Weise wahre und komplementäre Ausgänge zu erhalten;
Fig. 3 ein Schaltbild einer erfindungsgemäßen Einrichtung,
bei der wahre und komplementäre Ausgänge aus einer logischen EFL-Schaltung erhalten
werden,die die Form einer gagatterten D-Verriegelungsschaltung hat;
Fig. 4 zwei Verriegelungsschaltungen von der Art, wie sie Fig. 2 zeigt, die zur Bildung eines gekoppelten
D-Flip-Flops zusammengeschaltet sind;
Fig. 5 zeigt die beiden Verriegelungsschaltungen von der Art, wie sie Fig. 3 und 4 darstellen,
die zur Bildung eines Kipp-Flip-Flops zusammengeschaltet
sind;
Fig. 6 ein Schaltbild einer erfindungsgemäßen Einrichtung
in der Form einer RS-Verriegelungsschaltung;
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Fig. 6A eine logische Wahrheitstafel für die RS-Verriegelungsschaltung
aus Fig. 6;
Fig. 6B eine alternative Ausführungsform für die Verriegelungsschaltung aus Fig. 6 als Steuereinrichtung
zur Beherrschung der Eingangstransistoren;
Fig. 7 das JK-Flip-Flop aus Fig. 8 in symbolischer
logischer Darstellung;
Fig. 7A die logische Wahrheitstafel für das JK-Flip-Flop
aus der Fig. 7 und 8; und
Fig. 8 zwei Verriegelungsschaltungen, von denen eine vom RS-Typ gemäß Fig. 6 und die andere
vom D-Typ gemäß Fig. 3 sind, sowie zwei logische Gatter, die zur Bildung eines gekoppelten JK-Flip-Flops
zusammengeschaltet sind.
Die Erfindung kann besser verstanden werden, nachdem zunächst eine bekannte EFL-Verriegelungsschaltung erläutert
worden ist, von der Fig. 1 als Beispiel eine gegatterte Verriegelungsschaltung 10 vom EFL-Typ zeigt. Diese weist
ein Paar Mehr-Emitter-npn-Transistoren Q1 und Q2 auf, die differentiell verbunden sind; Transistor Q1 bildet die
Eingangsstufe und Transistor Q2 bildet den gemeinsamen Kollektorstromverstärker für den Mehr-Emitter-Ausgang.
Dateneingangspunkt 12 ist mit einem Emitter des Transistors Q1 verbunden, und nimmt binäre Eingangssignale (von hohem
und niedrigem Pegel) auf, und der Ausgang Q am Punkt 14 wird an einem Emitter des Transistors Q2 abgenommen. Ein
anderer Ausgangs-Emitter des Transistors Q2 ist mit einem zweiten Emitter des Transistors Q1 zurück verbunden, und
der Kollektor des Transistors Q1 ist mit der Basis des Transistors Q2 verbunden. Beide Kollektoren der Transistoren
Q1 und Q2 sind jeweils mit einer Bezugsspannungsquelle VCC über einen Widerstand R1 verbunden, der zwischen
VCC und Punkt 16 eingeschaltet ist, welcher sowohl mit
dem Kollektor des Transistors Q1 wie auch mit der Basis
des Transistors Q2 verbunden ist. Die Basis des Transistors Q1
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ist mit einer Referenz-oder Schwellwertspannung VT1
verbunden.
Ein Stromschalter weist differentiell zusammengeschaltete
npn-Transistoren Q3 und Q4 auf, deren Emitter über einen Konstant-Strom-Generator G zusammen an eine negative
Versorgungsspannung VEE angeschlossen sind, und deren Kollektoren jeweils zwischen Punkt 12 und einem Emitter
des Transistors Q1 bzw. die zusammengeschalteten Emitter von Qi und Q2 verbunden sind. Der Stromschalter Q3, Q4
ist mit ein einphasigen Takt gekoppelt, wobei das Taktsignal der Basis des Transistors Q3 zugeführt wird, während
die Basis des Transistors Q4 mit einer zweiten Schwellwertspannung VT2 verbunden ist.
Wenn ein niedriger Taktzustand auftritt, befindet sich Transistor Q3 in gesperrtem Zustand und Transistor Q4
in leitendem, d.h. eingeschaltetem Zustand, und Strom fließt entweder über Transistor Q1 oder Q2, je nach dem
Zustand der Verriegelungsschaltung in dem Zeitpunkt, an dem das Taktsignal abfällt.
Wenn 'andererseits das Taktsignal auf hohem Pegel liegt,
und somit Transistor Q3 leitet, wird die Rückkopplungsleitung, d.h. die Rückkopplung des Emitters von Transistor
Q2 zurück zum Emitter des Transistors Q1 gesperrt, und der Dateneingang bestimmt den Zustand der Verriegelungsschaltung.
Somit erscheint die Verriegelungsschaltung transparent und der Ausgang Q am Punkt 14 liegt auf hohem
oder niedrigen Niveau je nachdem, ob der Dateneingang hoch oder niedrig ist.
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Die soweit beschriebene Verriegelungsschaltung 10 ist ähnlich derjenigen Verriegelungsschaltung, die
in dem eingangs genannten Artikal von Skokan erläutert ist.
Fig. 2 zeigt eine gegatterte Verriegelungsschaltung 10 vom EFL-Typ, die wiederum durch einen einphasigen Takt
mit einem Taktsignal betrieben wird. Die gleichen Bezugszeichen und -Buchstaben bezeichnen in dieser Figur ähnliche
Funktionskomponenten wie in der Schaltung aus Fig. 1. Hier ist jedoch Transistor Q 2 ein Transistor mit einem
einzigen Emitter, und der wahre Ausgang Q ist mit seiner Basis verbunden. Somit bilden die Transistoren Q1 und Q2
eine bistabile Speicherzelle wie bei einer CML-Schaltung. Der Dateneingangspunkt 12 ist mit der Basis eines zusätzlichen
(Eingangs-)Transistors Q5 verbunden, dessen Emitter zusammen mit dem Dateneingangsemitter von Q1 gelegt ist und mit
dem Kollektor des Transistors Q3 verbunden ist, wobei der letztere den Taktschalter bildet. Eingangstransistor Q5
mit dem Diodenspannungsabfall über die Basis-Emitterverbindung paßt das EFL-Gatter an den CML-Spannungshub von 400 mV
an. Die Schwellwertspannungen sind bei einer typischen Realisierungsmöglichkeit: VT1= -20OmV und VT2 = -200 mV +
einem Diodenspannungsabfall = - 1000 mV.
Diese Verriegelungsschaltung spricht auf die Taktsignale
in der gleichen Weise wie die im Zusammenhang mit Fig. 1 beschriebene Schaltung an. Man bemerke jedoch, daß der
Ausgang aus dem EFL-Gatter 10 durch ein übliches CML-Gatter hindurchgegeben wird, das in seiner Gesamtheit mit 20 bezeichnet
ist und das eingangs erwähnte Verfahren repräsentiert, welches die Gewinnung eines wahren und komplementären
Ausgangs Q und Q aus der EFL-Einrichtung zu erhalten. In dieser Schaltung ist der Punkt 16 mit der Basis des
Transistors Q6 verbunden, der einer des differentiellen
Paares von Transistoren Q6 und Q7 ist. In typischer Weise
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für ein CML-Gatter sind die Kollektoren der Transistoren Q6 und Q7 mit den Ausgangspunkten 22 und 24 verbunden,
wobei Punkt 24 der invertierte oder komplementäre Ausgang zum Punkt 22 ist, und zwar aufgrund der invertierenden
Funktion des Transistors Q6. Da Funktion und Arbeitsweise der CML-Gatter an sich bekannt sind, erscheint eine weiter
ins einzelne gehende Beschreibung hier nicht notwendig, da diese Figur nur das bekannte Verfahren zur Gewinnung
der wahren und komplementären Ausgänge aus einem EFL-Gatter erläutern soll.
Wie erwähnt, besteht der Nachteil dieses üblichen EFL-Gatters
in dem Fehlen eines komplementären Ausgangs Q, der bislang nur durch Verwendung eines zusätzlichen Gatters
erhalten werden konnte, das natürlich eine weitere Verzögerung in der Arbeitsweise der Einrichtung mit sich bringt.
Zweck der weiteren Ausführungen ist die Erläuterung dessen, wie der komplementäre Ausgang Q erhalten werden kann, ohne
daß eine zusätzliche Gatterverzögerung erforderlich ist, was anhand der Fig. 3 erläutert werden soll. Aus dieser
Figur sieht man, daß der komplementäre Ausgang Q dadurch erhalten werden kann, daß die Phaseninversion am Kollektor
des Stromverstärkers Q2 des EFL-Gatters mit Vorteil ausgenutzt wird.
Auch in dieser Zeichnung sind gleiche Teile wie in den vorhergehenden Zeichnungen mit den gleichen Bezugszeichen
versehen. Bei der in Fig. 3 dargestellten Schaltung wird die bistabile Speicherzelle aus Fig. 2 verwendet, wobei
jedoch der wahre Ausgang Q am Punkt 16' mit dem Kollektor des Transistors Q1 auf der gleichen Seite des Widerstandes
R1 verbunden ist. Ferner ist der komplementäre Ausgang Q am Punkt 26 mit dem Kollektor Q3 und dem Kollektor des
Transistors Q5 verbunden. Ein zusätzlicher Widerstand R2
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ist zwischen Punkt 26 und der Referenzspannungsquelle
VCC verbunden (R1 = R2 = 400 Ohm, vorzugsweise).
Der einphasige Taktschalter bestehend aus den Transistoren Q3 und Q4 ist der gleiche wie in Fig. 2. Wenn das Taktsignal
auf hohem Pegel liegt, wird Q3 leitend, und Ausgang Q wird durch die Inversionsfunktion des Transistors Q5
gewonnen, und wenn das Taktsignal niedriges Niveau hat, ist der Transistor Q4 leitend, wobei der Strom durch
Transistor Q1 oder Q2 fließt, je nach dem Zustand der
Verriegelungsschaltung zu dem Zeitpunkt, wenn das Taktsignal auf niedriges Niveau übergeht, wobei die Inversion
oder der Ausgang Q durch den Transistor Q2 abgeleitet wird.
Wenn somit das Taktsignal auf hohem Pegel liegt, fließt der Strom durch Transistor Q3 und durch Transistor Q5 oder
Q1 je nach dem Zustand des Dateneingangs. Wenn Transistor Q5 leitend ist (Datensignal auf hohem Pegel), fließt Strom
durch Transistor Q5 aus dem Transistor Q3 und bewirkt somit einen Spannungsabfall am Punkt 26, der zu einem niedrigen
Q führt. Da der Transistor Q1 nicht leitet, ist die Spannung am Punkt 16' die gleiche wie VCL, so daß Q als wahres Ausgangssignal
auf hohem Pegel liegt. Wenn andererseits der Transistor Q5 nicht leitet (Dateneingang ist auf niedrigem
Pegel), dann fließt Strom durch Transistor Q1 vom Transistor Q3 und schafft einen Spannungsabfall am Punkt 16', wodurch
der Ausgang O abfällt. Da die Basis des Transistors Q5 auf
niedrigem Potential liegt, ist dieser Transistor gesperrt und die Spannung am Punkt 26 liegt hoch, wodurch der Ausgang
Q auf hohes Potential gelangt und damit das Komplement von Q repräsentiert. Die vorstehende Beschreibung bezieht
sich auf den sogenannten transparenten Betriebsmodus der Verriegelungsschaltung vom D-Typ, bei der der Ausgang Q
dem Dateneingang folgt.
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Wenn andererseits das Taktsignal auf niedrigem Pegel übergeht, wird Strom durch den Transistor Q4 und durch
Transistor Q1 oder Q2 fließen, je nach ihren jeweiligen Leitungszuständen in dem Zeitpunkt, in welchem das Taktsignal
auf niedriges Niveau übergeht. Man bemerke, daß bei niedrigem Taktsignal der Transistor Q3 gesperrt ist,
so daß ohne Rücksicht auf den Dateneingang für den Transistor Q5 der Transistor Q5 weder den Zustand des komplementären
Ausgangs Q noch des wahren Ausgangs Q ändern kann, die Vorrichtung somit also verriegelt ist, d.h. ohne Rücksicht
auf den Zustand des Dateneinganges bleibt der Zustand des Ausgangs der Verriegelungsschaltung der gleiche.
Wie man jetzt aus Fig. 4 erkennt, ist dort eine gegatterte Verriegelungsschaltung 10a dargestellt, die der Verriegelungsschaltung
10 aus Fig. 2 entspricht, wobei der Ausgang
2 am Schaltungspunkt 16" abgenommen ist und auf eine gegatterte Verriegelungsschaltung 30a gekoppelt wird, die
der Verriegelungsschaltung 30 aus Fig. 3 in einer Master-Slave-configuration
entspricht und ein Master-Slave (gekoppeltes) Flip-Flop vom D-Typ darstellt. Die Verwendung
dieses Flip-Flop-Typs zu Speicherzwecken und zu Verhinderung des Durchgehens ist an sich bekannt und stellt einen wichtigen
logischen Baustein für eine vollständige EFL-Logik-Gruppe dar. Wieder sind in dieser Figur die aus den anderen
Figuren bekannten gleichen Baugruppen und -Teile mit den gleichen Bezugszeichen sowie mit dem Anhang a versehen.
Das Flip-Flop in der Fig. 4, von denen jedes seine eigene Stromschalteinrichtung aufweist, ist mit einem einphasigen
Takt verbunden, der die Basis des Transistors Q3a und die Basis des Transistors Q4 treibt, wobei die Basis des Tran-'
sistors Q4a und des Transistors Q3 zusammen mit einer
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Schwellwertspannungsquelle VT2 verbunden sind. In dieser Konfiguration ist der Nachläufer (Slave) verriegelt und
der dominierende Kreis (master) ist transparent in dem Augenblick, in dem das Taktsignal auf ein niederes Potential
übergeht. Wenn das Taktsignal hoch geht, ist der Nachläufer transparent und der dominierende Schaltkreis
verriegelt. Da die Arbeitsweise der beiden Verriegelungsschaltungen die gleiche ist die vorstehend im Zusammenhang
mit Fig. 3 beschrieben mit der Ausnahme, daß der logisch wahre Ausgang Q der Dateneingang für die Nachläufer-Verriegelungsschaltung
ist, wird eine weitergehende Beschreibung hier nicht mehr für nötig erachtet.
Bei Verwendung dieser Master-Slave-Verriegelungsschaltungen
vom D-Typ gemäß Fig. 3, die wiederum in einer Master-Slave-Konfiguration
geschaltet sind, erläutert Fig. 5, in welcher Weise ein hin-und herkippendes Toggle-Flip-Flop gebildet
wird. Ähnlich wie in Fig. 4 sind auch hier zwei Verriegelungsschaltungen 30 und 30a dargestellt, die die gleichen Bauteile
haben und in der gleichen Weise geschaltet sind, wie das in Verbindung mit den Fig. 1 und 3 erläutert wurde,
d.h. der Eingang zur Basis des Transistors Q5 ist der lo-
gisch wahre Ausgang Q aus der dominierenden Verriegelungsschaltung 30. Außerdem jedoch ist der Ausgang Q aus der
Nachlaufer-Verriegelungsschaltung am Punkt 32 zurück zum
Dateneingang des Transistors Q5 der dominierenden Verriegelungsschaltung (Master-Latch) geführt. Q aus der
Nachlaufer-Verriegelungs am Punkt 32 zurück zum Dateneingang
des Transistors Q5 der dominierenden Verriegelungsschaltung (Master-Latch) geführt. In dieser Konfiguration kippt das
Flip-Flop von einem Zustand in den anderen bei jedem Wechsel des Taktimpulses in üblicher Weise.
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Diese Konfiguration zeigt eine gemeinsame Verwendung des
komplementären Ausgangs Q sowie dessen Vorteil bei einer EFL-Gatter-Konfiguration. Eine Realisierung dieser Funktion
gemäß dem Stand der Technik würde eine zusätzliche Gatter-Verzögerung eingeführt haben, um den für die Rückkopplung
zum Dateneingang notwendigen komplementären Ausgang Q zu haben und die Toggle-Konfiguration zu bilden.
Fig. 6 zeigt jetzt eine RS-Verriegelungsschaltung 40
gemäß der Erfindung, die dadurch gebildet ist, daß Emitter den Transistoren zugeführt werden, die dem Transistoren
Q5, Q1 und Q2 in den vorhergehenden Figuren entsprechen, und in dem ein zusätzlich differentiell geschaltetes Paar
von Transistoren Q8 und Q9 hinzugefügt wird, um die zusätzlichen Emitter der Transistoren Q5, Q1 und Q2 miteinander
in Beziehung zu bringen. Wieder sind die Bauteile, die in der Verriegelungsschaltung die gleichen Funktionen ausführen
wie die in den vorhergehenden Verriegelungsschaltungen, mit
den gleichen Bezugszeichen und dem Anhang b versehen, wobei außerdem einige Emitter durchnumeriert sind.
Bei dieser Ausfuhrungsform haben die Transistoren Q5b und
Q3b zwei mit 1 und 2 bezeichnete Emitter und der Transistor 1b hat drei mit 1,2 und 3 bezeichnete Emitter. Der S-Eingang
für diese Verriegelungsschaltung ist mit der Basis des
Transistors Q5b verbunden und seine zwei Emitter 1 und 2 sind in stromlenkender Weise mit den Emittern 1 und 2 des
Transistors Q1b verbunden, während die Basis des letzteren mit einer ersten Schwellwertspannung VT1 als Referenz verbunden
ist. Emitter 1 von Transistor Q5b und Qib sind gemeinsam mit dem Kolektor des Transistors Q8 des differentiell
verbundenen Paares von Transistoren Q8 und Q9 verbunden.
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während die Basis des Transistors Q8 mit dem zweiten Eingang R für diese RS-Verriegelungsschaltung verbunden
ist, und die Basis des Transistors Q9 ist schließlich mit einer zweiten Schwellwert-Bezugsspannung VT2 verbunden.
Die mit 2 bezeichneten Emitter der Transistoren Q5b und Q1b sind am Punkt 32 zunächst mit dem Kollektor des
Transistors Q9 und mit dem Emitter Nr. 1 des Transistors Q2b verbunden. Der andere mit 2 bezeichnete Emitter des
Transistors Q2b ist am Punkt 34 mit dem mit 3 bezeichneten Emitter des Transistors Qib am Punkt 34 sowie mit dem
Kollektor des Transistors Q4b verbunden, der zu einem Paar von Transistoren Q3b und Q4b gehört, welche den
Taktschalter bilden. Die Basis des Transistors Q4b ist mit einer dritten Schwellwertspannungsquelle VT3 (zweckmäßig
VT3 = -200 mV + zwei Diodenspannungsabfälle = -1800 mV) verbunden, während die Basis des Transistors%Q3b mit der
Taktsignalquelle verbunden ist, und ihre jeweiligen Emitter sind gemeinsam über einen Konstantstromgenerator G an eine
Spannungsquelle VEE gelegt.. Schließlich ist der Kollektor des Taktschalttransistors Q3b gemeinsam mit den Emittern
der Transistoren Q3 und Q9 verbunden.
Wie man sieht, entspricht der wahre Ausgang Q dem üblichen logisch wahren Ausgang der üblichen EFL-Schaltung, wobei
zwar der Widerstand R2b dargestellt ist, jedoch entfallen kann, wenn der komplementäre Ausgang Q nicht benötigt wird.
Dies entspricht der Beschreibung des gekoppelten Flip-Flops vom D-Typ gemäß Fig. 4, bei dem der Q-Ausgang in der dortigen
Master-Slave-Verriegelungsschaltung vom D-Typ nicht verwendet
wurde.
Das RS-Flip-Flop arbeitet so, daß dann, wenn das Taktsignal
auf niedrigem Pegel liegt, und der Transistor Q3b gesperrt
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ist, das Flip-Flop in dem Zustand bleibt, in dem es sich befand, ehe das Taktsignal den niedrigen Pegel
annahm. Wenn also das Taktsignal auf niedrigem Pegel liegt, fließt Strom durch Transistor Q4b und dann
durch Emitter 3 des Transistors Qib oder Emitter 2 des Transistors Q2b. Wenn jetzt das Taktsignal zum hohen
Pegel übergeht, und Transistor Q3b leitet, und Transistor Q4b sperrt und beide R und S -Eingänge auf niedrigem Pegel
liegen, fließt Strom durch Transistor Q3b und durch Transistor Q9 und entweder durch Q1b Emitter 2 oder
Emitter 1 von Transistor Q2b. Wenn somit beide Eingänge S und R auf niedrigem Pegel liegen und das Taktsignal
hohen Pegel hat, verändert die Verriegelungsschaltung ihren Zustand nicht und das zeigt auch die logische
Wahrheitstafel aus Fig. 6a.
Wennman jetzt annimmt, daß der Eingang R auf hohem Pegel liegt und der Eingang S auf niedrigem Pegel liegt, dann
fließt Strom durch Transistor Q3b wie oben und durch Transistor Q8, da Q8 leitet, wenn R auf Ohm-Pegel liegt.
Da Transistor Q5b sperrt und sein Eingang auf niedrigem Pegel liegt, dann fließt der Strom durch Emitter 1 von
Transistor Q1b und verursacht einen Spannungsabfall im Kollektor des Transistors Q1b, der den Q-Ausgang auf
einen niedrigen Pegel führt. Dies ist in der Wahrheitstafel aus Fig. 6a eingetragen.
Wenn jetzt der Eingang S hoch geht und Transistor Q5b leitet und der Eingang R auf niedrigem Pegel liegt, und
der Transistor Q8 abschaltet, dann fließt der Strom durch Transistor Q3b und dann durch Transistor Q9, da R tief
liegt und da Q5b leitet, fließt Strom durch Emitter Nr. von Q5b und verursacht einen Spannungsabfall am Kollektor
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vom Transistor Q5b, der den komplementären Ausgang Q auf das niedrige Pegel zieht und gleichzeitig den Ausgang
Q auf hohen Pegel zieht, da Q1b sperrt und Q4b des Taktschalters ebenfalls sperrt.
Wenn die Eingänge S und R beide auf hohem Pegel liegen, das normalerweise ein unausgeglichener Zustand ist,
sieht man aus der Wahrheitstafel aus Fig. 6a, daß der Ausgang hoch liegen wird. Wenn beispielsweise R hoch
liegt, dann geht der durch Transistor Q3b kommende Strom durch Transistor Q8, da R hoch liegt und da S ebenfalls
hoch liegt, fließt der Strom durch Emitter 1 von Q5b. Dies zwingt den komplementären Ausgang Q nach unten und
den logisch wahren Ausgang Q nach oben. Dies ist vorteilhaft insofern, als es üblicherweise erwünscht ist, daß das Flip-Flop
in einen definierten Zustand übergeht statt in einen unbestimmten, d.h. in einen Zustand zwischen einem hohen
Pegel und einem tiefen Pegel, was eine typische RS-Verriegelungsschaltung tun wird.
Es ist möglich, daß entweder R oder S das andere Signal dominiert, wenn das Taktsignal auf hohem Pegel liegt
und beide Eingänge S und R auf hohem Pegel liegen, wie Fig. 6b zeigt. Diese Figur ist der Fig. 6 ähnlich mit
der Ausnahme, daß der Transistor Q5b in zwei Transistoren Q5 und Q5b' aufgeteilt worden ist. Somit bleibt der Emitter
Nr. 1 und Transistor Q5b aus Fig. 6, jetzt Q5, mit Emitter Nr. 1 von Q1b verbunden, jedoch ist jetzt Emitter Nr. 2
von Q5b der einzige Emitter aus dem Transistor Q5b' und
ist verbunden mit Emitter Nr. 2 von Transistor Qib. Wenn somit der Kollektor von Q5 mit dem Kollektor von Q2b verbunden
ist, überschreibt S das Signal R, oder wenn der
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Kollektor von Q5 mit dem Kollektor von Q1b verbunden ist, überschreibt R das Signal S, so daß wenn beide
Signale R und S auf hohem Pegel liegen, der Ausgang auf niedrigem Pegel liegen würde, und somit den unbestimmten
Zustand bekannter RS-Verriegelungsschaltungen
tatsächlich eliminiert.
Während es nach vorstehender Beschreibung unmöglich ist, bei einem RS-Gatter vom EFL-Typ einen unbestimmten Zustand
zu haben, ist es in üblicher Praxis unmöglich, daß R und S gleichzeitig auf hohem Pegel liegen, wenn
das RS-Flip-Flop als Master-Verriegelungsschaltung eines JK-Flip-Flops verwendet wird. Dies ist im Zusammenhang
mit Fig. 7 erläutert, die ein JK-Flip-Flop zeigt, welches die RS-Verriegelungsschaltung 40 aus Fig. 6 sowie
eine Verriegelungsschaltung 30 vom D-Typ aus Fig.3
als Slave-Verriegelungsschaltung verwendet. Es wird
hier hervorgehoben, daß zwar normalerweise die bekannten Master und Slave-Flip-Flops die gleichen sind, daß jedoch
im vorliegenden Beispiel ein RS-Flip-Flop als ein Mater-Flip-Flop und ein D-Typ-Flip-Flop als ein Slave-Flip-Flop
zur Bildung eines JK-Flip-Flops verwendet werden können. Der Vorteil liegt im Gewinn an Arbeitsgeschwindigkeit,
da die Kapazitäten in einem Master-Slave-Flip-Flop
vom D-Typ geringer sind (wegen der geringeren Anzahl von Emittern) als in dem RS-Flip-Flop, das mit mehreren
Emittern arbeitet.
Um die Schaltung aus Fig. 8 noch deutlicher verstehen zu können, betrachte man zunächst noch einmal Fig. 7,
die ein JK-Flip-Flop aus einer RS-Verriegelungsschaltung
40 und einer D-Verriegelungsschaltung 30 zeigt, wie das in Verbindung mit den vorhergehenden Figuren erläutert
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wurde, wobei jetzt jedoch die logischen Symbole in einer Master-Slave-Konfiguration dargestellt sind.
Ferner sind zwei typische CML- UND-Gatter 42 und 44 hinzugeführt, und der Akt ist mit einem invertierten
Eingang in dieser vereinfachten Form dargestellt. Gemäß der logischen Wahrheitstafel aus Fig. 7a arbeiten die Master-Slave-Verriegelungsschaltungen
als ein konventionelles JK-Flip-Flop, so daß eine weitere Beschreibung nicht notwendig erscheint.
Man vergegenwärtige sich, daß bei den Master-Slave-Verriegelungsschaltungen
gemäß Fig. 7, die mit einem komplementären Ausgang Q aus der Slave-Verriegelungsschaltung
30 nur die Verzögerung eines Gatters vom Ausgang Q zu dem S vorliegt. Nach dem Stand der Technik wären hier
zwei Gatter erforderlich, was folglich eine Verzögerung von zwei Gattern in der Arbeitsweise dieses JK-Flip-Flops
bedeutet. Dies erhöht beträchtlich die Maximalfrequenz, mit der dieses Flip-Flop betrieben werden kann.
Bei der Schaltung aus Fig. 8 ist die Master-Verriegelungsschaltung
40 identisch der in Verbindung mit Fig. 6 beschriebenen Verriegelungsschaltung und die Slave-Verriegelungsschaltung
ist identisch mit der in Verbindung mit Fig. 3 beschriebenen Schaltung, so daß die gleichen
Bezugszeichen und -Buchstaben in Fig. 8 wie bei Fig. 3 und Fig. 6 benutzt werden können. In dieser Figur ist
hervorzuheben, daß der logisch wahre Ausgang Q aus der Master-Verriegelungsschaltung 40 mit dem Dateneingang
der D-Verriegelungsschaltung am Transistor Q verbunden
ist, und daß der einphasige Takt zwischen den Transistoren Q4b der Master-Verriegelungsschaltung und Q3 der Slave-
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Verriegelungsschaltung verbunden ist, während die Basen der Transistoren Q3b der Master-Verriegelungsschaltung
und des Transistors Q4 der Slave-Verriegelungsschaltung
auf ein Referenz-Potential aus einer dritten Schwellwertspannungsquelle
VT3 (beispielsweise VT3 = -18 00 mV) gelegt sind. Außerdem werden zwei typische CML-UND-Gatter
42 und 44 verwendet, die wie im Zusammenhang mit Fig. 7 beschrieben arbeiten. Ein Eingang für das UND-Gatter
42 wird der J-Eingang und ein Eingang für das zweiteGatter 44 wird der K-Eingang. Der zweite Eingang
für das erste UND-Gatter 42 ist mit dem komplementären Ausgang Q der Slave-Verriegelungsschaltung 30 verbunden,
und das zweite UND-Gatter 44 ist mit dem logisch wahren Ausgang Q der Slave-Verriegelungsschaltung 3 0 verbunden.
Statt des Mehremitter-Transistors für Q2 der Slave-Verriegelungsschaltung
30 ist Transistor Q2 in zwei Transisoten aufgeteilt, Q2 und Q21, wobei der zweite Eingang
zum UND-Gatter 44 mit dem Emitter von Q2' verbunden ist, so daß der logisch wahre Ausgang Q um eine Diode herunterübersetzt
ist (Emitterbasis-Verbindung von Q2'). Daher
ist dies eine Reihengatterbeziehung, wobei ein Spannungsübersetzer 46 zwischen Ausgang Q der Slave-Verriegelungsschaltung
30 und dem Eingang Q des Gatters 42 angeordnet ist und in ähnlicher Weise ist ein Spannungsübersetzer
48 zwischen den Ausgang (Kollektor des Transistors Q11) vom zweiten Gatter zum R1-Eingang des Master-Slave-Flip-Flops
zwischengeschaltet. Ferner ist ein Obersetzer 40
zwischen den Takteingang und den Konstantstromgenerator G zwischengeschaltet.
UND-Gatter 42 ist eine typische Reihengatterstruktur mit einem Eingangstransistor Q10, der differentiell mit einem
stromverstärkenden Mehremitter-Transistor QI1 verbunden ist,
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wobei die Basis des Transistors Q10 der oben erwähnte J-Eingang ist und die Basis von Q11 mit einer ersten
Schwellwertspannung VT1 verbunden ist. Der Emitter des Transistors Q10 ist mit einem von zwei Emittern des
Transistors Q1 1 verbunden und ist gemeinsam an den Kollektor des Transistors Q12 gelegt, der einer aus
einem Paar von Transistoren Q 12 und Q13 ist, die differentiell
so zusammengeschaltet sind, daß sie den zweiten umsetzenden Schalter des UND-Gatters bilden. Die Emitter der
Transistoren Q12 und Q13 sind gemeinsam an eine Spannungsquelle VEE über einen Konstant-Stromgenerator G gelegt,
während der Kollektor des Transistors Q13 mit dem zweiten Emitter des Transistors Q1 1 verbunden ist. Wie oben erwähnt,
ist der zweite Eingang des UND-Gatters 42, d.h. die Basis des Transistors Q12 mit dem komplementären Ausgang
Q der D-Verriegelungsschaltung 30 verbunden, und zwar am Punkt 26, während die Basis des Transistors Q13
mit einer zweiten Schwellwertspannungsquelle VT2 verbunden ist, und es sind schließlich die Kollektoren der Transistoren
Q10 und Q11 an VCC gelegt, und zwar über geeignete Kollektorwiderstände und der Kollektor des Transistors
Q11 ist außerdem noch mit dem Eingang zur RS-Verriegelungsschaltung
40, d.h. der Basis des Transistors Q5b geführt.
Das UND-Gatter 44 ist mit dem UND-Gatter 4 2 identisch, so daß dessen weitere Beschreibung nicht notwendig erscheint.
Da dies eine Reihengatteranordnung ist, sind wiederum Spannungsübersetzer wie 46,42 und 40 notwendig. Typischerweise
umfaßt übersetzer 46 einen Transistor Q14, dessen Emitter mit der Spannungsquelle VEE über einen Konstantstromgenerator
G verbunden ist, und in diesem Fall ist die Basis mit dem komplementären Ausgang Q der Verriegelungsschaltung 30 verbunden, und sein Kollektor ist mit der
Spannungsquelle VCC verbunden. Man bemerke, daß der komplementäre Ausgang Q für den Eingang zum UND-Gatter 42, das
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mit dem Emitter des Transistors Q14 verbunden ist, eine
Diode niedriger ist, d.h. der Spannungsabfall über der Basis-Emitter-Verbindung des Transistors Qi4,um eine
Anpassung an den Spannungsabfall durch das erste Gatter und das in Reihe geschaltete UND-Gatter 4 2 zu erreichen.
In ähnlicher Weise ist der Emitter des Transistors Q15 des Übersetzers 48 des zweiten UND-Gatters 44 mit der
Basis des Transistors Q8 des zweiten Eingangs der Verriegelungsschaltung 40 verbunden. Da die Taktschalter
aus den Transistoren Q3, Q4 und Q3b, Q4b ebenfalls um ein Gatter unterhalb der zweiten Seriengatterbeziehung
der Verriegelungsschaltung 40 liegen, wird der Spannungsübersetzer 50 verwendet. Der Spannungsübersetzer weist
zwei Transistoren Q16 und Q17 in Reihe zwischen VCC und
dem Konstantstromgenerator G auf, wobei der Takt mit der
Basis des Transistors Q16 verbunden ist, und wobei der Transistor Q17 als Diode geschaltet ist. Daher sind zwei
zusätzliche Dioden zwischen dem Punkt vorgesehen, der das Taktsignal den Basen von Q4b und Q3 zuführt. Da die
Übersetzer an sich bekannt sind, erscheint eine weitere Beschreibung dieser Baugruppen nicht notwendig. Ferner
bleibt noch zu erwähnen, daß die übersetzer wie die in dieser Figur gezeigten ebenfalls in den vorher beschriebenen
Schaltungen unnötig verwendet werden können. Aus der logischen Wahrheitstafel von Fig. 7a sieht man weiter
die Betriebsweise der RS-Verriegelungsschaltung dieser
Figur, wobei man zum besseren Verständnis auch die vorstehende Beschreibung des Betriebsverhaltens der Verriegelungsschaltungen
40 und 30 heranziehen kann.
Aus dem Vorstehenden sieht man, daß die ursprünglichen EFL-Gatter daraufhin entwickelt worden waren, die Kapazitäten
zu reduzieren und die Arbeitsgeschwindigkeit der
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Gatter zu erhöhen, daß sie jedoch dadurch ihre Verfügbarkeit als logische Baugruppen für Datenverarbeitungsanlagen
erheblich einschränkten. Durch Hinzufügen eines Widerstandes und eines Eingangs-Übersetzers zum EFL-Gatter
wie im Zusammenhang mit Fig. 3 beschrieben und durch die dadurch ermöglichte Eliminierung der Verzögerung
eines Gatters für den komplementären Ausgang Q, kann ein JK-Master-Slave-Flip-Flop wie etwa im Zusammenhang
mit Fig. 7 und 8 beschrieben, für einen Hochgeschwindigkeitszähler verwendet werden, der nur einen typischen
Strommodus-Hub von 400 mV arbeitet, was im Gegensatz zu den normalen emitter-gekoppelten Hüben von 800 mV steht.
Ferner wurde die Verfügbarkeit der EFL-Konfiguration mit einem komplementären Ausgang ohne Einbuße in der Arbeitsgeschwindigkeit
erreicht.
Insgesamt wurde eine Verriegelungsschaltung von EFL-D-Typ beschrieben, die sowohl einen logisch wahren wie
auch einen logisch komplementären Ausgang hat, und einen Dateneingangstransistor und eine bistabile Speicherzelle
mit ersten und zweiten Transistoren, von denen wenigstens einer ein Mehremitter-Transistor ist, aufweist, welche
so geschaltet sind, daß der logisch wahre Ausgang mit dem Kollektor des ersten Transistors der Speicherzelle und
der logisch komplementäre Ausgang mit dem Kollektor des Dateneingangstransistors verbunden sind, und der zweite
Transistor der Speicherzelle aus der Phasenumkehr des letzten Transistors Vorteil zieht, je nachdem welcher
dieser Transistoren von Strom durchflossen wird. Ferner ist eine EFL-Schaltung mit komplementären Ausgang beschrieben,-die
als ein D-Master-Slave-Flip-Flop eine RS-Verriegelungsschaltung,
und ein JK-Master-Slave-Flip-Flop geschaltet werden kann, welches eine RS-Master-Verriegelungsschaltung
und eine D-Slave-Verriegelungsschaltung verwendet. Ferner
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ist ein Toggle-Flip-Flop beschrieben worden, das mit
einem D-Flip-Flop erreicht wird, wodurch die EFL-Schaltungsfamilie
vervollständigt wird.
Θ09815/0829
Leerseite
Claims (8)
1. Verriegelungsschaltung mit einem ersten Verstärkerelement
(Q1), dessen Basis mit einer ersten Schwellwertreferenzspannung (VT1) verbunden ist, dessen Kollektor
als logisch wahrer Ausgang dient und das mehrere Emitter aufweist, mit einem zweiten Verstärkerelement (Q2), dessen
Basis mit dem Kollektor des ersten Verstärkereiements
verbunden ist, dessen Kollektor als komplementärer Ausgang (Q) dient, und das mindestens einen Emitter aufweist,
der mit einem ersten Emitter des ersten Verstärkerelements (Q1) zusammengeschaltet ist; mit einem dritten Verstärkerelement
(Q5), dessen Basis als Eingang dient und dessen Kollektor mit dem Kollektor des zweiten Verstärkerelements
zusammengeschaltet ist und das mindestens einen Emitter aufweist, der mit einem zweiten Emitter des ersten Verstärker-
HZ/gs
909815/0829
2842Ί75
elements zusammengeschaltet ist; wobei die Gatterschaltung mit einer Konstantstromquelle (G), einer negativen Versorgungsspannung
(VEE) und einer positiven Versorgungsspannung (VCC) verbunden ist und eine Widerstandsschaltung
(R1,R2) zwischen der positiven Versorgungsspannung (VCC) und dem gemeinsamen Verknüpfungspunkt (26) der
Kollektoren der zweiten und dritten Verstärkerelemente geschaltet ist.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß eine Taktschalteinrichtung einen Strompfad durch
das dritte Verstärkerelement oder durch das erste Verstärkerelement öffnet je nach dem Eingangssignal bezüglich
der ersten Schwellwert-Referenzspannung an der Basis des dritten Verstärkerelements.
3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Taktschalteinrichtung ein Paar differentiell
verbundener Verstärkerelemente (Q3,Q4) mit zusammengeschlossenen Emittern aufweist, wobei die Basis eines
der Elemente als Takteingang dient und die Basis des anderen Verstärkerelementes mit einer Schwellwert-Referenzspannung
(VT2) verbunden ist, die von der ersten Schwellwert-Referenzspannung verschieden ist.
4. Schaltung nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß das zweite und das dritte Verstärkerelement jeweils
einen zusätzlichen Emitter haben, wobei der zusätzliche Emitter des ersten Verstärkerelements mit dem zusätzlichen
Emitter des dritten Verstärkerelements und dem zweiten
Emitter des zweiten Verstärkerelements verbunden ist; daß eine Stromschalteinrichtung mit den zusammengeschalteten
Emittern der ersten und dritten Verstärkereiemente sowie
909815/0829
mit den zusammengeschalteten Emittern des ersten und dritten Verstärkerelements verbunden ist; und daß
eine Taktschalteinrichtung zwischen die Stromschalteinrichtung und die zusammengeschalteten Emitter des
ersten und zweiten Verstärkerelements geschaltet ist.
5. Schaltung nach Anspruch 4, dadurch gekennzeichnet,
daß die Stromschalteinrichtung ein Paar Verstärkerelemente aufweist, deren Emitter zusammengeschaltet sind, wobei
die Basis eines Verstärkerelements den R-Eingang bildet und die Basis des anderen Verstärkerelements mit der
zweiten Schwellwertspannung verbunden ist, und wobei
die Basis des dritten Verstärkerelements den S-Eingang einer RS-Verriegelungsschaltung bildet.
6. Schaltung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Gatterschaltung als
Master-Slave-Konfiguration ausgelegt ist und ein JK-Flip-Flop
bildet, wobei die Gatterschaltung nach Anspruch 4 der Master und die Gatterschaltung nach Anspruch 1 der
Slave ist, und wobei der wahre Ausgang des Masters mit dem Eingang des dritten Verstärkerelements des Slave
verbunden ist, und ein erstes UND-Gatter und ein zweites UND-Gatter jeweils einen ersten und einen zweiten Eingang
haben, wobei der wahre Ausgang des Slaves mit dem zweiten Eingang durch das zweite UND-Gatter mit der Basis des
ersten Verstärkerelements der Stromschalteinrichtung des Mastersverbunden ist und der komplementäre Ausgang des
Slaves mit dem ersten Eingang durch das erste UND-Gatter mit der Basis des dritten Verstärkerelements des Masters
verbunden ist, und wobei der andere Eingang der UND-Gatter die JK-Eingänge für ein JK-Flip-Flop bilden.
8Ü981S/QS29
7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß eine Taktsignalquelle mit dem Master invertiert
und mit dem Slave direkt verbunden ist.
8. Verriegelungsschaltung vomEFL-Typ mit einem logisch wahren und einem logisch komplementären Ausgang vorzugsweise
nach einem der vorstehenden Ansprüche, wobei ein Dateneingangs-Transistor vom npn-Typ mit seiner
Basis an eine Dateneingangsquelle angeschlossen ist und einen Kollektor und wenigstens einen Emitter aufweist,
wobei ferner eine bistabile Speicherzelle erste und zweite npn-Transistoren aufweist, von denen wenigstens
einer mehrere Emitter besitzt, der Emitter des ersten Transistors mit dem Emitter des zweiten Transistors
verbunden und der Kollektor sowohl des ersten wie auch des zweiten Transistors über eine Widerstandseinrichtung
an eine positive Spannungsquelle angeschlossen ist; wobei ferner der Emitter des Dateneingangstransistors
mit einem Emitter des ersten Transistors verbunden und der Kollektor zusammen mit dem Kollektor des zweiten
Transistors zur Bildung des logisch komplementären Ausgangs verbunden ist, und somit ein Ausgangssignal
liefert, das für das Inverse des Dateneingangssignals repräsentativ ist, das der Basis des Eingangstransistors
zugeführt worden war, derart, daß der Kollektor des ersten Transistors den logisch wahren Ausgang liefert, der für
das der Basis des Eingangstransistors zugeführte Dateneingangssignal repräsentativ ist; und wobei eine Taktschalteinrichtung
mit einer Konstantstromquelle verbunden ist und einen Strompfad durch den Eingangstransistor oder
durch den ersten und zweiten Transistor in Abhängigkeit von dem an die Basis des Eingangstransistor angelegten
Eingangssignals öffnet.
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