DE2817556A1

DE2817556A1 - Verfahren zur steuerung eines dynamischen speichers

Info

Publication number: DE2817556A1
Application number: DE19782817556
Authority: DE
Inventors: Darmstadt Dipl Maly-Hans-Peter
Original assignee: Robert Bosch GmbH
Current assignee: Philips GmbH
Priority date: 1978-04-21
Filing date: 1978-04-21
Publication date: 1979-10-31
Also published as: DE2817556C2; GB2020069A; GB2020069B

Description

ROBERT BOSCH GMBH - 3 -

Rl.-Nr.1851/78

Kurzfassung

Es wird ein Verfahren zur Steuerung eines dynamischen Speichers mit wahlfreiem Zugriff für Videosignale vorgeschlagen. Nach dem Verfahren wird ein Speicher in mehrere Bereiche unterteilt, die beim Auslesen in zyklischer Folge spaltenweise ausgelesen werden. Die Spalten enthalten Videoinformationen von Zeilenperioden des Videosignals. Besondere Zyklen zum Durchlaufen bestimmter Adressenfolgen für ein Auffrischen von in Speicherzellen des dynamischen Speichers enthaltenen Informationen können bei diesem Verfahren entfallen.

Stand der Technik

Die Erfindung geht aus von einem Verfahren nach der Gattung des Hauptanspruchs.

Aus der Zeitschrift "Fernseh- und Kino-Technik", Nr.12, 1977, Seiten 440 - 442_; ist es bekannt, Videosignale in Speicher mit wahlfreiem Zugriff einzuschreiben und auszulesen. Als Speicher finden integrierte Schaltkreise Verwendung, deren matrixförmig angeordnete Speicherzellen ein dynamisches Speicherverhalten aufweisen. In den Speicherzellen werden die zu speichernden Videoinformationen als elektrische Ladung in Kondensatoren gespeichert. Da durch Leckströme die Speicherkondensatoren entladen werden, muß die elektrische Ladung periodisch (typisch al 2 ms) aufgefrischt werden. Dies wird beispielsweise durch einen periodischen Durchlauf von Reihenadressen der Speicherzellen erreicht.

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Aufgabe der vorliegenden Erfindung ist es, ein Verfahren nach der eingangs genannten Art anzugeben, bei welchem sogenannte Auffrischzyklen zur Sicherung von in einem flüchtigen dynamischen Speicher befindlichen Videoinformationen entfallen können. Bei in Bild-Synchronisatoren (frame synchronizer) eingesetzten Speichern stünden für deratige Auffrischzyklen nur die Zeiten der horizontalen Austastlücken zur Verfügung, da diese Speicher kontinuierlich und zu verschiedenen Zeiten eingeschrieben und/oder ausgelesen werden müssen.

Vorteile der Erfindung

Die Erfindung mit den kennzeichnenden Merkmalen des Hauptanspruchs hat den Vorteil, daß besondere Intervalle zum Auffrischen des flüchtigen Speicherinhalts nicht mehr benötigt werden. Als weiterer Vorteil ist anzusehen, daß nunmehr auch besondere Stufen zur Ableitung der bisher erforderlichen Auffrischadressen entfallen können.

Die Erfindung beruht auf der Erkenntnis, daß ein Auffrischen des flüchtigen Speicherinhalts nur beim Auslesen des Speichers relevant ist« Da aber zum Erhalt eines Fernsehbildes gemäß der Fernsehnorm die in den Zeilen des Fernsehrasters zugehörigen Bildpunkte fortlaufend nach einer bestimmten Regel aus dem Speicher gelesen werden müssen, läßt sich eine Steuerung des Speichers angeben derart, daß während des Auslesens alle Auffrischadressen innerhalb der minimalen Wiederauffrischperiodendauer des Speichers durchlaufen werden.

Durch die in den Unteransprüchen angegebenen Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des im Hauptanspruch angegebenen Verfahrens möglich.

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Zeichnung

Weitere Vorteile und Einzelheiten der Erfindung werden im folgenden in einer Zeichnung mit einer Figur anhand eines Ausführungsbeispiels näher beschrieben und erläutert. Die Figur zeigt ein Blockschaltbild gemäß der Erfindung. Es sind nur die für das Auslesen eines Speichers maßgebenden Schaltungsteile dargestellt.

Beschreibung der Erfindung

In der Figur ist mit 1¹, 1", 1"' und 1"" ein dynamischer Speicher mit wahifreiem Zugriff dargestellt, welcher in dem vorliegenden Ausführungsbeispiel· in vier Bereiche unterteiit ist. Jeder dieser Bereiche wird übiicherweise mit einem integrierten Schaltkreis aufgebaut sein, bei welchem Speicherzellen matrixförmig spalten- und reihenweise angeordnet sind. Derartige integrierte Schaltkreise sind beispielsweise unter der Typenbezeichnung "2680" aus dem VALVO-Handbuch: "Signetics Integrierte Schaltungen 1976" bekannt. Der integrierte Schaltkreis vom Typ "2680" weist eine Speicherkapazität von 4096 Bit auf. Eine Anwahl der einzelnen SpeicherZe^en erfolgt durch Adressierung von 64 Reihenleitungen und 64 Spaltenleitungen. Die Reihenleitungen sind mit den Ausgängen eines Reihenadreßdecoders verbunden die Spalte^eitungen mit den Ausgängen eines Spaitenadreßdecoders. An den Eingängen des Reihenadreßdecoders liegen 6 binärcodierte Reihenadressen A bis A_g und an den Eingängen des Spaltenadreßdecoders 6 Adressen A_g bis A₁... In Abhängigkeit der jeweils anliegenden Reihen- und Spaltenadresse wird eine bestimmte Speicherzelle in der integrierten Schaltung zum Einschreiben oder Auslesen aktiviert.

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Wie eingangs erwähnt, muß der Inhalt dynamischer Speicher in bestimmten Zyklen - in dem vorliegenden Ausführungsbeispiel mindestens alle 2 ms - wieder aufgefrischt werden. Dies wird beispielsweise durch einen Lesezyklus aller 64 Reihenadressen (A bis A₅) erreicht.

In der Figur ist zur besseren Übersichtlichkeit nur ein Reihenadreßdecoder 2 und ein Spaltenadreßdecoder 3 für die vier Speicherbereiche 1' bis 1"" dargestellt, üblicherweise enthält jeder integrierte Schaltkreis einen eigenen Reihenadreßdecoder und einen eigenen Spaltenadreßdecoder. Die Adressen A bis An für den Reihenadreßdecoder 2 liegen in Form eines binärcodierten Signals am Ausgang eines ReihenadreßZählers 4. Der Reihenadreßzähler 4 zählt die Impulse eines an einer Klemme 5 liegenden Taktsignals f ,, = n-fg. Die Taktfrequenz ist in diesem Ausführungsbeispiel mit einem Vielfachen der Horizontalfrequenz f„ des auszulesenden Videosignals verkoppelt, η entspricht in diesem Beispiel der gespeicherten Bildpunktmenge in den Spalten der Speicherbereiche 1' bis 1"", wenn pro Spalte die Bildpunktmenge einer Zeilenperiode des auszulesenden Videosignals enthalten ist.

Der Spaltenadreßdecoder 3 wird von den Adressen A_g bis A₁₁ am Ausgang eines Spaltenadreßdecoders 6 angesteuert. Im Gegensatz zu dem Reihenadreßzähler 4 ist der Spaltenadreßzähler 6 nicht ein 6 Bit-Zähler, sondern ein 8 Bit-Zähler, bei welchem die beiden niederwertigsten Bits einem getrennten Decoder 7 zugeführt sind und die übrigen Bits dem Spaltenadreßdecoder 3. Der Spaltenadreßzähler 6 zählt Impulse eines an einer Klemme 8 liegenden horizontalfrequenten Impulssignals f„. Am Ausgang des Decoders 7 v/ird eine der vier Ausgangs leitungen in Abhängig-

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keit der anliegenden Binärinformation von logisch L nach logisch H geschaltet. Gleichzeitig wird damit einer der vier Speicherbereiche zum Einschreiben oder Auslesen freigegeben. Da jede Ausgangsleitung des Decoders 7 einem der vier Speicherbereiche 1' bis 1"" zugeordnet ist, wird demnach für die Dauer einer Zeilenperiode immer nur einer der vier Speicherbereiche aktiviert sein, so daß in der ersten Spalte des Speicherbereichs 1¹ die erste Zeile eines Fernsehrasters, in der ersten Spalte des Speicherbereiches 1" die zweite Zeile des Fernsehraster, in der ersten Spalte des Speicherbereiches 1"' die dritte Zeile des Fernsehraster, in der ersten Spalte des Speicherbereiches 1"" die vierte Zeile des Fernsehrasters, in der zweitenSpalte des Speicherbereiches 1' die fünfte Zeile des Fernsehrasters usw. ausgelesen wird. Bei einer Dauer von 64 με pro Zeilenperiode, entsprechend dem Durchlaufen aller Reihen-Adressen pro Spalte eines Speicherbereiches wird nach 4-64 \is = 256 \is in jedem der Speicherbereiche automatisch beim kontinuierlichen Auslesen ein Wiederauffrischen des Speicherinhalts durchgeführt.

Bei Verwendung eines derart gesteuerten Speichers, z.B. in einem Bildsynchronisator, bei welchem nahezu gleichzeitig an verschiedenen Plätzen des Speichers eingeschrieben und ausgelesen wird, ist das Auffrischen eines dynamischen Speichers immer somit automatisch gewährleistet.

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Leerseite

Claims

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ROBERT BOSCH GMBH _ { _ 10.April 1978

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Verfahren zur Steuerung eines dynamischen Speichers

Patentansprüche

Verfahren zur Steuerung eines dynamischen Speichers mit wahlfreiem Zugriff für Videosignale, dadurch gekennzeichnet, daß der dynamische Speicher in mehrere Speicherbereiche (1¹ bis 1"") unterteilt wird, daß das Videosignal bildpunktweise in Abhängigkeit von Reihen- und Spaltenadressen in Speicherzellen einer matrixförmigen Speicherzellenmatrix der unterteilten Speicherbereiche (V bis 1"") eingeschrieben wird und daß die Speicherzellen-Matrizen der unterteilten Speicherbereiche in einer zyklischen Folge angewählt und durch Steuerung einer bestimmten Adreßfolge der Reihen- und Spalten-Adressen spaltenweise ausgelesen werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß Videoinformationen von Zeilenperioden des Videosignals aus den Spalten der Speicherzellenmatrizen der unterteilten Speicherbereiche (V bis 1"") gelesen werden.
3. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, daß der dynamische Speicher in m Speicherbereiche unterteilt wird, wobei

^c minimale Wiederauffrischperiodendauer des Speichers - Durchlaufdauer erforderlicher Auffrischzyklen des

Speichers

ist.

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ORIGINAL INSPECTED

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4. Verfahren nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß die Reihenadressen für die unterteilten Speicherbereiche (1¹ bis 1"") von einem ersten Taktsignal (f™ j.. abgeleitet werden, dessen Frequenz ein Vielfaches der Horizontalfrequenz (f„) des Videosignals

rl

beträgt.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das erste Taktsignal binär gezählt wird und die erzeugten Binärwerte zum Erhalt der Reihenadressen decodiert werden.
6. Verfahren nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß die Spaltenadressen für die unterteilten Speicherbereiche (1¹ bis 1"") von einem zweiten Taktsignal abgeleitet werden, dessen Periodendauer gleich der Durchlaufzeit aller Reihenadressen ist.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß das zweite Taktsignal binär gezählt wird, daß die niederwertxgsten Bits der durch Binärzahlen erzeugten Binärwerte zur Ableitung von Signalen zum Aktivieren einzelner Speicherbereiche (1¹ bis 1"") decodiert werden und daß die übrigen Bits der erzeugten Binärwerte zum Erhalt der Spaltenadressen decodiert werden.

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