DE2756707C3

DE2756707C3 - Datenübertragungssystem

Info

Publication number: DE2756707C3
Application number: DE2756707A
Authority: DE
Inventors: Toshitake Tokyo Kouyama; Atsumi Sugimoto
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1976-12-20
Filing date: 1977-12-20
Publication date: 1981-04-30
Also published as: GB1588902A; FR2374787B1; JPS5377110A; DE2756707A1; US4181914A; FR2374787A1; DE2756707B2

Description

Die vorliegende Erfindung bezieht sich auf ein Paralleldatenspeichersystem nach dem Oberbegriff des Anspruchs 1.

Ein derartiges System, das aus der US-PS 39 09 839 bekanntgeworden ist und weiter unten anhand der F i g. 1 noch erläutert wird, besitzt eine starre Zuordnung zwischen den einzelnen das Informationssignal darstellenden Bits und den Speichereinheiten, so daß das Ausmaß von Übertragungsstörungen, wie sie aus einem Versagen irgendeiner der Übertragungswege resultieren, von der Wertigkeit des Bits abhängt, das über den fehlerhaften Übertragungsweg übertragen werden soll. Tritt der Ausfall beispielsweise auf demjenigen Übertragungsweg auf, über den das Bit mit dem geringsten Wert (LSB) übertragen wird, wird ein Rauschen von A/2" erzeugt, wobei A die maximale Amplitude des Informationssignals und η die Anzahl der das Informationssignal darstellenden Bits ist. In diesem Falle ist jedoch, da der Rauschpegel so gering ist, die Übertragungsstörung sehr stark begrenzt, so daß sie praktisch kein Problem darstellt. Tritt andererseits jedoch ein Ausfall auf demjenigen Übertragungsweg auf, auf den das höchstwertige Bit (MSE) übertragen wird, dann wird ein Rauschen von All erzeugt Dieser Rauschpegel ist halb so groß wie die maximale Amplitude des Informationssignals und in diesem Falle hat dies eine ernsthafte Übertragungsstörung zur Folge. Deswegen war es in Fällen, bei denen der Ausfal! auf einem Übertragungsweg auftrat, der für das MSB oder ein anderes höherwertiges Bit vorhanden ist, bisher notwendig gewesen, die Signalübertragung zu unterbrechen, um die Übertragungsstörung zu beseitigen.

Aufgabe der vorliegenden Erfindung ist es deshalb, ein einfaches solche Störungen reduzierendes System zu schaffen, das in der Lage ist, die Störung unabhängig von dem Ort der Störung in bezug auf die Wertigkeit des Bits stets auf ein solches gleichermaßen geringes Niveau zu reduzieren, das e.^c nicht erforderlich macht, den Betrieb des Systems bis zur Behebung der Störung zu unterbrechen.

Diese Aufgabe wird bei einem Paralleldatenspeichersystem der eingangs genannten Art durch die im Kennzeichen des Anspruchs 1 angegeben Merkmale gelöst.

Ausgehend von den Gedanken, daß eine Störung in der Speichereinheit, die normalerweise für das geringstwertige Bit vorgesehen ist, keine nennenswerte Gesamtstörung verursacht, die ein Abschalten rechtfertigen würde, sind also erfindungsgemäß so viel Schalter vorgesehen, wie Speichereinheiten vorhanden sind. Je nach der Größe der zulässigen Störung kann je nach Code-Wortlänge auch eine Störung in einem anderen geringerwertigen Bit zugelassen werden. Jedenfalls macht es die Erfindung auf diese Weise möglich, daß dann, wenn eine Speichereinheit versagt, die für ein höherwertiges Bit bestimmt ist, diese versagende Speichereinheit auf ein geringerwertiges Bit zugeschaltet werden kann, dessen Störungsausmaß als noch zulässig anzusehen ist. Gemäß einem Ausführungsbeispiel ist es dabei zweckmäßig, die Umschaltung jeweils derart vorzunehmen, daß der gestörten Speichereinheit das geringstwertige Bit zugeordnet wird, weil dann die Störung auf ein Minimum reduziert ist.

In der US-PS 38 65 991 und der DE-OS 24 1 556 ist zwar bereits die Reduzierung von Übertragungsstörungen angesprochen; jedoch wird dort von anderen relativ aufwendigen Möglichkeiten Gebrauch gemacht. Gemäß der US-PS 38 65 991 sind bei einem Paralleleutenübertragungssystem 9 Übertragungswege bei parallelen 8-Bit-Daten vorgesehen, d. h. 8 Übertragungswege für diese 8-Bit und einen Übertragungsweg für ein

Paritäts-Bit. Diese zusätzliche Übertragungsleitung dient als Ersatzleitung dann, wenn in einer der 8 Leitungen für die 8 Bits eine Störung auftritt, was allerdings dann auch auf Kosten der Übertragung des Paritäts-Bits geht. Dieses System ist also relativ aufwendig, da es einen zusätzlichen Weg für den Fall der Störung in einem Übertragungsweg vorsieht, d. h. bei /3-Bit also (n + 1) Übertragungswege. Die DE-OS 24 54 556 zeigt ein Gerät zum Aufzeichnen und Wiedergeben eines Audio-Signals in Form einer Folge paralleler binärer Code-Wörter. Bei diesem System werden die Bits jedes Code-Wortes gleichzeitig auf verschiedene Spuren und aufeinanderfolgende Bits gleicher Wertigkeit an jedem Abtastpunkt auf verschiedene Spuren aufgezeichnet, um die nachteiligen Auswirkungen eines Ausfalls zu verringern. Mit anderen Worten, die einzelnen Übertragungswege übertragen bei aufeinanderfolgenden Code-Wörtern nichts stets Bits derselben Wertigkeit, sondern gemäß einem

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bestimmten Muster Bits verschiedener Wertigkeit. Da also die Magnetaufzeichnungsspuren, auf denen die aufeinanderfolgenden Bits mit derselben Wertigkeit aufgezeichnet werden, hier voneinander verschieden sind, müssen auf zusätzlichen Spuren Zeitsteuerimpulse aufgezeichnet werden, um einen Punkt zu definieren, an welchem ein bestimmtes Bit auf einer bestimmten Spur aufgezeichnet worden ist Auch bei diesem System müssen also zusätzliche Wege bzw. Spuren vorgesehen sein.

Während also bei diesen bekannten Geräten zur Reduzierung von Störungen im ersten Falle ein zusätzlicher Übertragungsweg vorgesehen ist, auf den bei einer Störung in einem der Übertragungswege umgeschaltet wird, wird im zweiten Falle ein bestimmtes Übertragungsmuster gewählt, um ausgefallene Signale besser interpolieren zu können, wird demgegenüber bei der Erfindung unter Beibehaltung des seitherigen Aufwandes ein Vertauschen der Zuordnung der Bits einerseits und der Speichereinheiten andererseits derart vorgenommen, daß eine der ohnehin einem Bit zugeordnete Einheit, vorzugsweise die Einheit für das geringstwertige Bit, als Ersatz für die gestörte Einheit dient

Weitere Einzelheiten und Ausgestaltungen der Erfindung sind der folgenden Beschreibung zu entnehmen, in der die Erfindung anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher beschrieben und erläutert wird, die einen bei einem digitalen Übertragungssystem angewendeten Rahmensynchronisierer darstellen. Es zeigt

F i g. 1 das Blockschaltbild eines bekannten Rahmensynchronisierers,

Fig.2 das Blockschaltbild eines Rahmensynchronisierers gemäß einem ersten Ausführungsbeispiel vorliegender Erfindung,

Fig.3 das Blockschaltbild eines Rahmensynchronisierers gemäß einem zweiten Ausführungsbeispiel vorliegender Erfindung, und

F i g. 4 das Flußdiagramm der in F i g. 3 dargestellten Versuchsfolge-Steuerung.

Gemäß F i g. 1 enthält der herkömmliche Rahmensynchronisierer eine Eingangsklemme 1, an die ein analoges Fernsehvideosignal angelegt wird.

Das Eingangsvideosignal ist an einem Tiefpaßfilter (LPF) 2 hinsichtlich seiner Bandbreite begrenzt, um die Frequenzanteile von 5,35 MHz und darüber loszuwerden; dann wird es an einem A/D-Konverter 4 bei der Frequenz 10,7 MHz abgetastet, so daß es in parallele PCM-/3 (= 8)-Bit-Daten 5 umgewandelt wird. Der A/D-Konverter 4 hat hier einen Dynamikbereich von 135 Vpp(Volt Spitze-Spitze). Ein Schreib-Taktgenerator 11 erzeugt Schreib-Taktimpulse 12 (von 10,7 MHz), die mit dem Farbburst- bzw. -Synchronsignal des Eingangssignals synchronisiert sind, und ein Schreib Adressen- generator 13 erzeugt Einschreib-Adressendaten 14, die mit dem Synchronsignal des Eingangssignals synchronisiert sind. Die Information für einen Bereich (Teilbild) der parallelen/7-Bit-Daten 5(DATA-I - DATA-nJwird in einen nachgiebigen Digitalspeicher 6 (Einheiten # 1 bis # n), das eine Kapazität von etwa 1,5 Megabits besitzt, an Stellen ein^esi-tvieben, die durch die betreffenden Einschreibadressendaten 14 bezeichnet sind.

Auf der anderen Seite erzeugt ein Lese-Taktgenerator 11' Auslese-Taktimpulse 12', die mit dem Farbburst- bzw. -Synchronsignal des Auslese-Taktbezugssignals (Schwarzwert) 19 synchronisiert sind, und ein Auslese-Adressengenerator 13' erzeugt ein Auslese-Adressensignal 14' synchron mit dem Synchronsignal im Auslese-Taktbezugdsignal 19. Die im Speicher 6 gespeicherten PCM-Daten werden unter der Steuerung der Auslese-Adressendaten 14' und der Auslese-Taktimpulse 12' ausgelesen und in ein entsprechendes PAM-Signal im D/A-Konverter 8 umgewandelt Das PAM-Signal besitzt unechte bzw. wilde Bestandteile von 5,35 MHz und darüber, die im Tiefpaßfilter (LPF) 2' entfernt werden, wodurch ein Fernsehsignal 10 gebildet wird, das mit dem Auslese-Taktbezugssignal synchron umgewandelt oder synchronisiert wird.

Ein solcher herkömmlicher Rahmensynchronisierer ist im einzelnen in den US-PS 39 09 839 und 40 07 486 der Anmelderin beschrieben.

Ein solcher Rahmensynchronisierer findet hauptsächlich bei Fernsehstationen Verwendung und ist nahezu dauernd in Betrieb. Es sei nun angenommen, daß der Speicher π für die Übertragung des LSB verwendet wird; wenn die IC (integrierte Schaltung) einer solchen Speichereinheit ausfallen sollte, erscheint ein Rauschen von 1,35/2" =··= 1.35/2⁸ = 0,005 V_pp nur an einem Punkt im Bild des Ausgangssignals 10 des Rahmensynchronisierers, wie man es am Bildschirm eines Monitors beobachten kann; es folgen daraus praktisch keine bemerkbaren Übertragungsstörungen. Wenn jedoch die IC der Speichereinheit 1, die für das MSB da ist, ausfallen sollte, erscheint ein definiertes Rauschen von 1,35/2" = 0,675 V_cp kontinuierlich an einem Punkt des Monitorbildschirms; ein solches Rauschen ist sehr auffallend bzv/. deutlich.

Bei früheren Arten des Rahmensynchronisierers bzw. Bildsynchronisierers war es allgemeine Übung, die Speicher 1 bis η mit den DATA-I bis DATA-n der A/D- und D/A-Konverter fest zu verbinden. Deshalb mußte, wenn während des Eingeschaltetseins der Speicher IC für das MSB ausfiel, die Funkübertragung über bzw. durch den Rahmensynchronisierer für eine ganze Zeit unterbrochen werden, um die fehlerhafte IC mittels eines Speicheranalysierers zu lokalisieren und diese IC durch eine neue zu ersetzen. Somit war es bisher unmöglich, eine Notinstandsetzung sofort zu vollenden, wie sie ohne Unterbrechung der Sendung erforderlich ist.

Gemäß der vorliegenden Erfindung sind die Speicher 1 bis η mit den DATA-I bis DATA-ndes A/D-Konverters derart austauschbar bzw. auswechselbar verbunden, daß bei Ausfall bzw. Versagen eines beliebigen Speichers IC das DATA-n, d. h. das LSB, zu jeder Zeit in Verbindung mit dem fehlerhaften Speicher IC gebracht werden kann. Eine solche auswechselbare bzw. umschaltbare Speicherverbindung ermöglicht eine sofortige Notwiederherstellung, wodurch die Übertragungsstörung auf ein Minimum reduziert ist

F i g. 2 ist ein Blockschaltbild eines bevorzugten Ausführungsbeispiels vorliegender Erfindung, von dem nur diejenigen Merkmale beschrieben werden, die sich vom in F i g. 1 dargestellten System unterscheiden.

Wie in F i g. 2 dargestellt, ist eine Daten-Rotationswählerschaltung 20 in das System zwischen den A/D- Konverter 4 und den Speicher 6 und zwischen den Speicher 6 und den D/A-Konverter 8 eingesetzt. Diese Daten-Rotationswählerschaltung 20 enthält Sätze von Drehschaltern Sn — Si_n und S21 — Si_n, die betriebsmäßig einander zugeordnet sind und die Schalterstellungen P) — P_n besitzen, die im selben Muster angeordnet sind. Im einzelnen ist DATA-I (MSB) vom A/D-Konverter 4 mit dem Mittelpunkt des Drehschalters Sn verbunden;

DATA-2 mit dem Mittelpunkt von Si₂;...; und DATA-n (LSB) mit dem Mittelpunkt von Sim Der Eingang des Speichers 1 ist mit P\ von Su, mit P_n von Sn, mit P(_n-i) von Si3,..., und mit Pz von S\n verbunden. Der Eingang des Speichers 2 ist mit Pi von S\ \, mit P\ von S_n,..., und Pi von S\„ verbunden. Der Eingang des Speichers η ist

mit P_n von Sn, mit P(_n-i) von S\₂ und mit P] von S_1n

verbunden. Der Ausgang des Speichers 1 ist mit P₁ von 521, mit P_n von Sa, mit P_(n-1) von S₂₃,.. ·, und mit P₃ von S_2n verbunden. Der Ausgang des Speichers η ist mit P_n von Αι, mit Ρ(_Π-ο von 5₂₂, ..., und mit Pi von S_2n verbunden. DATA-I des MSB ist über den Mittelpunkt von 521, DATA-2 über den Mittelpunkt von S₂₂,..., und DATA-n über den Mittelpunkt von S_2n mit dem D/A- Konverter 8 verbunden.

Bei der oben beschriebenen Schaltungsanordnung funktioniert der Daten-Rotationswähler 20 wie folgt: Da alle Drehschalter schrittweise in die Position Pi, P₂,

P₃ P_m,..., und P_nbewegt werden, wird DATA-I des

MSB schrittweise mit den Speichern 1,2,3 m und

η verbunden, während DATA-n des LSB schrittweise

mit den Speichern n, 1, 2 (m— 1) und (n-\)

verbunden wird.

Wenn in dem Verbindungszustand der F i g. 2 der Speicher 1 ausfallen sollte, muß DATA-I des MSB, das in den D/A-Konverter 8 eintritt, kontinuierlich auf einem hohen oder einem niedrigen Pegel gehalten werden, der nur an einem bestimmten Punkt des Monitorbildschirms als sehr auffälliges Rauschen von 0,675 Vpp erscheint, jedoch kann selbst dann, wenn ein solches Speicherversagen während des Betriebs auftritt, der fehlerhafte Speicher 1 in richtiger Reihenfolge mit dem DATA-n des LSB d:s D/A-Konverters 8 dadurch wieder verbunden werden, daß die Drehschalter von der Position Pi nach P₂ verschoben werden. Auf diese Weise kann das Rauschen auf den praktisch unmerkbaren Pegel von 0,005 V_pp verringert werden.

Es ist dadurch leicht einsehbar, daß die Übertragungsstörung, die aus einem Speicherversagen resultiert, zu jeder Zeit, unabhängig davon, welches der fehlerhafte Speicher ist, dadurch auf ein Minimum reduziert werden kann, daß einfach die Drehschalter so positioniert werden, daß der fehlerhafte Speicher mit dem DATA-n des LSB verbunden wird. Wie dargestellt, sind bei der Rotationswählerschaltungsanordnung MSB und LSB zu jeder Zeit hinsichtlich der Schalterstellung einander benachbart; mit anderen Worten, die Schalterstellung für ein minimales Rauschen oder eine minimale Übertragungsstörung ist zu jeder Zeit unmittelbar derjenigen benachbart, die das auffallendste Rauschen abgibt Dies macht es leicht möglich, die beste Stellung für die Drehschalter dadurch auszuwählen, daß sie schrittweise in die Richtung Pi, P₂, .... P_n gedreht werden, während man das Ausgangssignal des Rahmensynchronisierers auf dem Bildmonitor beobachtet

F i g. 3 ist das Blockschaltbild eines anderen Ausführungsbeispiels vorliegender Erfindung, das derart aufgebaut ist, daß jegliches Speicherversagen ohne die Ve^rwendung eines Bildmonitors elektrisch abgetastet werden kann und daß eine Ausfallsanzeige mit einer Begrenzung der Übertragungsstörung auf ein Minimum geschaffen wird. Von diesem Ausführungsbeispiel seien ebenfalls nur die Merkmale beschrieben, die zum in F i g. 1 gezeigten System hinzukommen. Wie dargestellt,

ίο ist ein Datenwähler 25 zwischen den A/D-Konverter 4 und die Daten-Rotationswählerschaltung 20 eingesetzt und kann derart betrieben werden, daß Testdaten 23, die alle einen hohen Pegel besitzen, oder 24, die alle einen niedrigen Pegel besitzen, außer den Daten 5 vom A/D-Konverter 4 ausgewählt werden. Die Ausgangsdatcn vorn Datenvvähler 25, d. h. die Daten 26, werden zum Daten-Rotationswähler 20 und zu Vergleichern bzw. Komparatoren 27 und 29 geführt. Eingangsdaten zum D/A-Konverter 8, d. h. Daten 7 vom Speicher 6, werden den Komparatoren 27 und 29 zugeführt. Bei dieser Anordnung werden die DATA-I bis DATA-n zum Speicher 6 in den Komparatoren 27 und 29 mit den DATA'-l bis DATA'-n vom Speicher 6 verglichen, um abzutasten, ob während des Tests Koinzidenzimpulse kontinuierlich erzeugt werden oder nicht d.h. ob irgendeine der Speichereinheiten versagt hat oder nicht Im folgenden wird auf die F i g. 4 Bezug genommen,

die ein Flußdiagramm des Testfolge-Steuerschaltkreises 31 der F i g. 3 darstellt. Wie in F i g. 4 angedeutet wird, wenn während des Tests eine Nichtkoinzidenz A = B\n einem der Komparatoren (hier 27) abgetastet wird, ein Drehschalter-Steuersignal 33 erzeugt, um die Drehschalter der Daten-Rotationswählerschaltung 20 fortlaufend von der einen Stellung in eine andere zu verschieben, bis Nichtkoinzidenz-Impulse A = B auch im anderen Komparator 29 erzeugt werden und das DATA-n des LSB mit der fehlerhaften Speichereinheit verbunden ist Ferner erfolgt bei Erscheinen von A-B im Komparator 29 eine Störungsanzeige dafür, daß der

■40 nun für LSB dienende Übertragungsweg ausgefallen ist Mit der Anordnung nach F i g. 3 wird deshalb unter der Wirkung der Tcstfoigesteuerung der Fig.4 jedes Speicherversagen elektrisch abgetastet und die Übertragungsstörung ohne Verwendung eines Bildmonitors auf ein Minimum herabgesetzt und gleichzeitig der Ort des Speicherausfall angezeigt

Es sei ferner bemerkt, daß, wenn man dies will, eine weitere Speichereinheit (n + 1) zum Speicher 6 als Vorbereitungs- bzw. Voreinheit mit einer Zusatzstellung P(n + ι) auf den Drehschaltern hinzugefügt werden kann, damit die Notwiederherstellung sofort dadurch beendet werden kann, daß eine Daten-Rotationsauswahl derart bewirkt wird, indem der betreffende, als fehlerhaft festgestellte Speicher, nicht mehr verwendet wird.

Hierzu 4 Blatt Zeichnungen

Claims

Patentansprüche:

1. Paralleldatenspeichersystem zum Reduzieren von Übertragungsstörungen bei der Datenübertragung, mit dem ein Informationssignal in Form einer Folge von Code-Wörtern mit jeweils /7-Bits (bei ganzzahligen π + 1), die sich in ihrer Wertigkeit voneinander unterscheiden, speicherbar ist, mit einem Speicher mit jj-Speichereinheiten zum gleichzeitigen Speichern der n-Bits jedes Code-Wortes aufgrund von ersten Taktimpulsen, und mit einer Einrichtung zum Zuführen der n-Bits zu den /3-Speichereinheiten, dadurch gekennzeichnet, daß die Zuführungseinrichtung η erste Schalter (S in) zum Vertauschen der Zuordnung der /7-Biis zu den n-Speichereinheiten (6) aufweist.

2. System mit einer Einrichtung zum Auslesen dei gespeicherten /?-Bits jedes Code-Wortes aus den Λ-Speichereinheiten aufgrund von zweiten Taktimpulsen und zum Erzeugen von /J-Ausgangsbits für jedes Code-Wort, und mit n-AusgangsIeitungen für die /j-Ausgangsbits, nach Anspruch 1, dadurch gekennzeichnet, daß η zweite Schalter (S 2n) zum Vertauschen der empfangenen Ausgangsbits auf den n-Ausgangsleitungen vorgesehen sind.

3. System nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß das Vertauschen der λ-Ausgangsbits von den η zweiten Schaltern (S 2n) mit dem der Zuordnung der /7-Eingangsbits zu den η ersten Schaltern (Sin)'m Wechselbeziehung steht.

4. System nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die ersten und zweiten Schalter Drehschalter (SIn, S2n) sind, mit denen das Vertauschen in der Reihenfolge der Wertigkeit der Bits erfolgt.

5. System nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die durch die ersten und zweiten Schalter (Sin, S2n) bestimmte Zuordnung derart ist, daß stets das peringstwertige Bit (LSB) der gestörten Speichereinheit zugeordnet ist.