DE2740757C2 - Halbleiteranordnung und Verfahren zu deren Herstellung - Google Patents

Halbleiteranordnung und Verfahren zu deren Herstellung

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Description

Die Erfindung bezieht sich auf eine Halbleiteranordnung nach dem Oberbegriff des Anspruchs 1 und auf ein Verfahren zu der Herstellung einer Halbleiteranordnung gemäß dem Oberbegriff des Anspruchs 5.
Halbleiteranordnungen der im Oberbegriff des Anspruches 1 angegebenen Gattung sind bekannt (vgl. US-PS 38 01 880). Die Leitschichten weisen dabei Seitenwände auf, die unter einem Winkel von etwa 75° gegenüber der Hauptfläche des Halbleiterkörpers geneigt sind. Dies führt zu überhängenden Teilen der darauf aufgebrachten Isolierschicht, was zur Folge haben kann, daß die auf der Isolierschicht liegende Metall-Leitschicht keine gleichförmige Dicke längs der gesamten Isolierschicht aufweist. Dies führt zu Problemen. Die darauf liegende Leitschicht ist manchmal diskontinuierlich, d. h bei den überhängenden Teilen unterbrochen.
Auch kann sie während des Gebrauchs unterbrochen werden.
Zum besseren Verständnis der bekannten Halbleiteranordnungen wird auf F i g. 1 bezug genommen. Dabei sind ein Halbleiterkörper 2, eine erste Isolierschicht 4, eine erste Leitschicht 6, beispielsweise aus Aluminium, eine zweite Leitschicht 8, beispielsweise aus Kupfer und eine dritte Leitschicht 10, beispielsweise aus Aluminium, vorgesehen. Wie aus F i g. 1 ersichtlich ist, hängt die dann aufgebrachte zweite Isolierschicht 11 an den mit 12 bezeichneten Stellen über. Eine auf die Isolierschicht aufgebrachte weitere Leitschicht ist dann diskontinuierlich, d. h. bei den überhängenden Stellen 12 ggf. sogar unterbrochen.
Aus der DE-OS 23 07 754 ist es bekannt, sanft abfallende Seitenwände bei einer Aluminium-Leitschicht durch Oberflächenoxidation hervorzurufen, wodurch die oxydierte Oberfläche schneller geätzi wird. Trotzdem dauert das Ätzen der Oberfläche noch zu lang, jedenfalls ist eine unregelmäßige Oberfläche der Seitenwände festzustellen und die Herstellung feiner Leiterbahnstrukturen schwierig.
Der Erfindung, wie sie in den Ansprüchen 1 und 5 gekennzeichnet ist, liegt die Aufgabe zugrunde, eine Halbleiteranordnung nach der im Oberbegriff des Anspruches 1 angegebenen Gattung sowie ein Verfahren zu der Herstellung einer Halbleiteranordnung der im Oberbegriff des Anspruchs 5 angegebenen Art zur Verfügung zu stellen, bei der die Leitschichten ohne Diskontinuität oder Unterbrechungen dünn ausgebildet sind.
Die Erfindung wird nachstehend anhand der F i g. 2 bis 6 der Zeichnung, die beispielsweise Aui.'ührungsformen zeigen, näher erläutert In der Zeichnung zeigt
F i g. 1 eine Querschnittansicht eines Teils einer üblichen Halbleiteranordnung nach dem Aufbringen einer weiten Isolierschicht;
F i g. 2 eine teilweise Draufsicht auf eine erste Ausführungsform einer Halbleiteranordnung gemäß der Erfindung;
F i g. 3 einen Teil einer Querschnittansicht einer anderen Ausführungsform einer Halbleiteranordnung gemäß der Erfindung;
Fig.4A—4K eine Reihe von Stufen zur Herstellung der in F i g. 4 gezeigten Halbleiteranordnung nach einer Ausführungsform des erfindungsgemäßen Verfahrens;
Fig.5 Änderungen der Ätzrate, im folgenden Ätzausmaß genannt, von Aluminium und Molybdän gegenüber der Menge an Salpetersäure mit einer Konzentration von 70% in der Ätzlösung, wobei die Kurven A und B das Ätzausmaß von Aluminium bzw. Molybdän zeigen; und
F i g. 6 die Änderung des Neigungswinkels öder Seitenwand eines Laminats, das Aluminium- und Molybdänschichten umfaßt, gegenüber der Menge an Salpetersäure mit einer Konzentration von 70% in der Ätzlösung.
In Fig.2 ist eine Halbleiteranordnung gemäß einer Ausführungsform der Erfindung gezeigt. Bei dieser Ausführungsform weist der Halbleiterkörper 42 beispielsweise einen einzigen Transistor auf. Die Bezugszeichen 44, 46 und 48 benennen tiefer liegende Leitschichten, und das Bezugszeichen 50 eine obere Leitschicht. Die obere Leitschicht 50 ist auf den Leitschichten 44,46 und 76 ausgebildet und dazwischen ist eine Isolierschicht angeordnet. Die obere Leitschicht 50 steht mit einer der unteren Leitschichten, bezeichnet als 48, über ein Kontaktloch in der Isolierschicht in Berührung. Der Kontaktteil ist mit 52 bezeichnet Am Kreuzungspunkt 54 sind die obere Leitschicht 50 und die andere untere Leitschicht 46 ohne Kontakt und kreuzen sich nur über der Isolierschicht.
Die in F i g. 2 gezeigte Ausführungsform wird nunmehr unter Bezugnahme auf F i g. 3 näher erläutert. Ein einziger Transistor, der einen Kollektorbereich 56, einen Emitterbereich 58 und einen Basisbereich 60 aufweist, wird auf dem Halbleiterkörper 42 ausgebildet. In der Figur ist die Leitfähigkeit der Bereiche nicht illustriert, da sie für vorliegende Erfindung nicht von Bedeutung ist. Obwohl nur ein einziger Transistor in der Figur wiedergegeben ist, is* darauf hinzuweisen, daß eine große Anzahl von Transistoren üblicherweise auf einem Halbleiterkörper 42 ausgebildet wird und andere verschiedene Komponenten vorgesehen sein können. Der Bereich 62 ist ein Kollektorbereich mit einer hohen Konzentration an Störstoffen für Ohm'schen Kontakt Eine erste Isolierschicht 64 beispielsweise ein SiOz-FiIm, wird auf der Hauptfläche des Halbieiterkörpers 42 ausgebildet Die Kontaktlöcher 65a bis 65 c sind in der ersten Isolierschicht 64 in einem vorgegebenen Muster angeordnet Die niedrigeren Leitschichten 44, 46 sind
ίο auf der Isolierschicht 64 ausgebildet Die tieferen Leitschichten 44, 46 und 48 stehen mit dem Kollektorbereich 62, dem Emitterbereich 58 und dem Basisbereich 60 durch Kontaktlöcher 65a, 656 bzw. 65c in Verbindung. Die Seitenwand der Leitschichten 44,46 und 48 ist leicht nach außen zum Halbleiterkörper 42 geneigt Eine zweite Isolierschicht 66 mit mehreren Kontaktlöchern, die in vorgegebenem Muster angeordnet sind (in der Figur ist lediglich ein einziges mit 66a bezeichnetes Kontaktloch gezeigt) ist auf den unteren Leitschichten 44, 46 und 48 ausgebildet Die obere Metallschicht 50, die auf der zweiten Isolierschicht 66 ausgebildet ist, steht mit der unteren Leitschicht 48 durch das Kontaktloch 66a der zweiten Isolierschicht 66 in Berührung. Die unteren Leitschichten 44, 46 und 48 werden als Kollektorelektrode. Emitterelektrode bzw. Basiselektrode verwendet Die obere Leitschicht 50 wird gleichfalls als Basiselektrode verwendet.
Bei dem Halbleiter ist die Seitenwand der unteren Leitschichten 44, 46 und 48 so geneigt, daß sie sich gegenüber dem Halbleiterkörper 42 erweitert. Aus diesem Grund wird der Nachteil von üblichen Halbleitern vermieden, daß nämlich die zweite Isolierschicht 66 über die unteren Leitschichten 44, 46 und 48 überhängt. Das heißt, gemäß der Erfindung liegt die zweite Isolierschicht 66 gleichförmig über den Leitschichten 44, 46 und 48, wodurch eine Unterbrechung der oberen Leitschicht 50 vermieden wird.
Die unteren Leitschichten 44, 46 und 48 bestehen jeweils aus einem Laminat 76, das zwei Schichten 72 und 74 mit jeweils unterschiedlichem Ätzausmaß umfaßt. Das Laminat 76 umfaßt die auf der ersten Isolierschicht 64 ausgebildete Metallschicht 72 und eine andere Metallschicht 74, die auf der Metallschicht 72 liegt. Die Metallschicht 72 ist mit der Hauptfläche des Halbleiterkörpers 42 über die Kontaktlöcher 65a, 65b und 65c der ersten Isolierschicht 64 in Kontakt. Die Metallschicht 74 hat ein höheres Ätzausmaß als die Metallschicht 72. In diesem Beispiel besteht die Metallschicht 72 aus Aluminium und die Metallschicht 74 aus Molybdän.
In den Fig.4A bis 4K ist ein Beispiel eines Verfahrens zur Herstellung eines Halbleiters mit mehrschichtiger Metallisierung, wie er unter Bezugnahme auf F i g. 2 und 3 beschrieben wurde, dargestellt.
Ein Halbleiterkörper 42, beispielsweise aus Silicium, wird mit der erforderlichen Anzahl von PN-Anschlüssen zur Bildung eines Transistors hergestellt. Dies ist aus F i g. 4A ersichtlich. In der Figur sind die Symbole, die die Leitfähigkeit P und N angeben, nicht wiedergegeben, da diese für die vorliegende Erfindung nicht wesentlich sind. Danach wird eine erste Isolierschicht 64, beispielsweise aus SiO2, auf der Hauptfläche des Halbleiterkörpers 42, beispielsweise durch Oberflächenoxidation ausgebildet, wie dies aus Fig. 4B ersichtlich ist. Danach werden Kontaktlöcher 65a, 656 und 65c mit vorgegebener Anordnung in der ersten Isolierschicht 64 gebildet. Die dritte in F i g. 4C gezeigte Stufe wird beispielsweise mittels Photogravurverfahren durchgeführt Danach wird eine erste Metallschicht 72, beispielsweise
aus Aluminium, auf der ersten Isolierschicht 64 ausgebildet und danach eine zweite Metallschicht 74, beispielsweise aus Molybdän, auf der ersten Metallschicht 72 durch Aufdampfen, Zerstäuben od. dgl. aufgebracht, wie dies aus Fig.4D ersichtlich ist. Wie vorstehend beschrieben wurde, ist das Ätzausmaß der ersten Metallschicht 72 geringer als das der zweiten Metallschicht 74. Auf diese Weise wird ein Laminat 76 hergestellt, das eine erste Metallschicht 72 und eine zweite Metallschicht 74 umfaßt. Danach muß ein vorgegebenes Verdrahtungsmuster auf dem Laminat 76 ausgebildet werden, das als erste Leitschicht dient. Dies wird durch Photogravur des Laminats 76 erreicht. Die fünfte Stufe besteht in der Bildung einer Maske, die zum Ätzen des Laminats 76 verwendet wird. Dazu wird das Laminat mit einem photoresistenten Material unter Bildung eines Photoresistüberzugs 78 überzogen. Die sechste, in F i g. 4F gezeigte Stufe, besteht darin, den photoresisten Überzug selektiv Ultraviclettstrahlen auszusetzen und anschließend ein Muster auf den Photoresist 78, wie in F i g. 4F gezeigt, zu entwickeln. In der siebten Stufe, wie in Fig.4G gezeigt ist, wird die erste Leitschicht 76 geätzt, wobei der mit einem Muster versehene Photoresist 78 als Maske verwendet wird, um ein Verdrahtungsmuster für die erste Leitschicht, wie in Fig.4G gezeigt, auszubilden. Für diesen Zweck besteht die bevorzugte Ätzlösung aus einer Mischung aus Phosphorsäure, Essigsäure, Salpetersäure und Wasser, wenn die erste Metallschicht 72 aus Aluminium und die Metallschicht 74 aus Molybdän besteht. Anschließend wird der Photoresist 78 entfernt. Auf diese Weise wird die erste Leitschicht 76 mittels der Schritte fünf bis sieben photograviert. Wie vorstehend beschrieben, ist das Ätzausmaß der Metallschicht 72 niedriger als jenes der Metallschicht 74. Für eine gegebene Zeit ist die herausgeätzte Menge an Metallschicht 74 größer als jene an Metallschicht 72. Dies führt dazu, daß die erste Leitschicht 76 abgegrenzt wird, was aus Fig.4G ersichtlich ist Das heißt, der verbleibende Teil der ersten Leitschicht 76 weist Seitenwände auf, die allmählich nach außen zum Halbleiterkörper 42 von der Oberseite zur Unterseite der Leitschicht 76 abfallen und sich zum Halbleiterkörper 42 erweitern. Anschließend wird nur die Metallschicht 74 der so geätzten ersten Leitschicht 76, beispielsweise durch Plasmaätzen, entfernt Nach dem Entfernen der Metallschicht 74 wird eine zweite Isolierschicht 66 auf der ersten Leitschicht 76, beispielsweise durch chemische Dampfablagerung, niedergeschlagen. Diese achte Stufe ist in Fig.4H gezeigt. Es ist hier festzuhalten, daß die zweite Isolierschicht 66 kontinuierlich auf der ersten Leitschicht 76 hegt und zwar selbst auf den verbleibenden Bereichen der ersten Leitschicht 76, gemäß der Konfiguration der Schicht 76, da die verbleibenden Teile der ersten Leitschicht 76 sanft gegenüber dem Halbleiterkörper 42 abfallen. Mit anderen Worten verhindert die Form der verbleibenden Teile der ersten Leitschicht 76 ein Auftreten von Überhängen der zweiten Isolierschicht 66, die man oftmals bei üblichen Halbleitern beobachtet Die neunte Stufe besteht darin, daß Kontaktlöcher 67 in vorgegebener Anordnung in der zweiten Isolierschicht 66 unter Anwendung einer Photoätztechnik ausgebildet werden, und zwar wie bei der ersten Isolierschicht 64 und der ersten Leitschicht 76. Dies ist aus F i g. 41 ersichtlich. Die zehnte Stufe besteht in der Bildung einer zweiten Leitschicht 50, beispielsweise aus Aluminium, auf der zweiten Isolierschicht 66, wie dies in Fig.4J gezeigt ist Dafür kommt jedes geeignete Verfahren, wie Aufdampfen oder Zerstäuben in Frage. Die zweite Leitschicht 50 steht mit der ersten Leitschicht 76 über die Kontaktlöcher der zweiten Isolierschicht 66 in Verbindung. Die letzte elfte Stufe besteht darin, die zweite Leitschicht 50 unter Bildung eines Verdrahtungsmusters, wie in Fig.4K gezeigt, unter Verwendung beispielsweise eines Photoätzverfahrens, mit einem Muster zu versehen. Aus F i g. 3 ist ersichtlich, daß die erste Leitschicht 76 übereinander liegende Metallschichten 72 und 74 aufweist. Wie vorstehend beschrieben wurde, wird die Metallschicht 74 verwendet, um den Seitenwänden der verbleibenden Teile der Metallschicht 72 bei der Herstellung des Halbleiters eine Neigung zu erteilen. Bei der Ausführungsform der F i g. 3 wird die Metallschicht 74 unverändert gelassen. Bei der in Fig. 3 gezeigten Ausführungsform ist kein Entfernen der Metallschicht 74 erforderlich, so daß dieses Herstellungsverfahren einfach und billig ist. Der Neigungswinkel Θ des verbleibenden Teils, d. h. der Seitenwand, der ersten Leitschicht (der Metallschichten 44, 46 und 48 bzw. 76 in Fig. 3) zur Hauptfläche des Halbleiterkörpers 42 ist variierbar, und zwar in Abhängigkeit von der Art der Metalle der Schichten 72 und 74 und der Durchführung der Ätzung, wie beispielsweise der verwendeten Ätzlösung.
In Fig. 5 sind charakteristische Kurven gezeigt, wobei die Änderung des Ätzausmaßes (Ätzgeschwindigkeit) von Aluminium und Molybdän in Beziehung zur Menge an Salpetersäure in der Ätzlösung wiedergegeben ist, die aus 760 ml Phosphorsäure, mit einer Konzentration von 85%, 150 ml Essigsäure, mit einer Konzentration von im wesentlichen 100%, Salpetersäure mit einer Konzentration von 70% und 50 ml Wasser besteht In der Figur zeigt die Kurve A die Änderung
des Ätzausmaßes bei Aluminium und die Kurve 5 jene von Molybdän.
Aus der Figur ist ersichtlich, daß das Ätzausmaß von Aluminium konstant niedrig bei etwa 0,15μπι/ΐτπη bei Änderung der Menge an Salpetersäure ist. Andererseits
ändert sich das Ätzausmaß bei Molybdän linear mit der Änderung der Menge an Salpetersäure, und zwar etwa 0,38 μΓη/min bei 35 ml und etwa 0,82 μΐη/min bei 130 ml.
Bei dem in F i g. 3 gezeigten Halbleiter wird durch
den verhältnismäßig geringen Neigungswinkel Θ der Seitenwand, d.h. des verbleibenden Teils der ersten Leitschicht zur Oberfläche der ersten Isolierschicht 64. die Komponentendichte je Einheitsfläche des Halbleiters verringert. Der optimale Neigungswinkel Θ, bei dem die Integrationsdichte ohne Unterbrechung der zweiten Leitschicht 50 nur wenig verringert wird, liegt unter 40", vorzugsweise bei etwa 30=.
In Fig.6 ist die Beziehung des Neigungswinkels θ zur Menge an Salpetersäure, mit einer Konzentration von 70%, in der Ätzlösung wiedergegeben, die aus Phosphorsäure mit einer Konzentration von 85%, Essigsäure mit einer Konzentration von im wesentlichen 100%, Salpetersäure und Wasser besieht Die erste verwendete Leitschicht besteht aus Aluminium- und Molybdänschichten, wie in den bezüglich F i g. 2 bis 4 beschriebenen Ausführungsformen. Die Dicke der Aluminiumschicht beträgt 1 μπι und jene der Molybdänschicht 0,3 μπι. In der Ätzlösung liegen 760 ml Phosphorsäure, 150 ml Essigsäure und 50 ml Wasser vor. Aus der Figur ist ersichtlich, daß der Neigungswinkel Θ abnimmt, wenn die Menge an Salpetersäure zunimmt Der optimale Neigungswinkel von etwa 30° wird mit etwa 80 m! Salpetersäure erhalten. Es ist ersichtlich, daß Phosphorsäure, Essigsäure, Salpetersäure
und Wasser für eine optimale Lösung im Verhältnis von etwa 76 :15 :8 :5 gemischt werden müssen. Obwohl bei den beschriebenen Ausführungsformen nur zwei Metallschichten aus Aluminium und Molybdän zur Bildung der ersten Leitschicht beschrieben wurden, können auch 5 mehr als zwei Metallschichten für die erste Leitschicht verwendet werden. Bei den vorbeschriebenen Ausführungsformen wurden zwei Metallisierschichten, d. h. eine erste und eine zweite Leitschicht, verwendet. Es können jedoch auch mehrere Metallisierschichten vorgese- 10 hen sein.
Hierzu 5 Blatt Zeichnungen
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Claims (12)

Patentansprüche:
1. Halbleiteranordnung mit mehrschichtiger MetaiSisJerjag. umfassend einen Halbleiterkörper, auf der Hauptfläche des Halbleiterkörpers in alternierender Reihenfolge angeordnete Isolier- und Leitschichten, wobei die Isolierschichten in einer vorgegebenen Anordnung Kontaktlöcher und die Leitschichten eine vorgegebene Leiterbahnstruktur aufweisen, mindestens eine der Leitschichten mit Ausnahme der vom Halbleiterkörper am weitesten entfernten Leitschicht eine aus wenigstens zwei Metallschichten bestehende Schichtstruktur aufweist und wobei die Seitenwände dieser Leitschicht gegenüber der Hauptiläche des Halbleiterkörpers gei^eigt sind, dadurch gekennzeichnet, daß der Winkel (Θ), mit dem die Seitenwände dieser Leitschicht (76) gegenüber der Hauptfläche des Halbleiterkörpers (42) geneigt sind, weniger als 40° beträgt, so daß sich die Seitenwände sanft divergierend zum Halbleiterkörper (42) hin verbreitern.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Metalle der übereinander liegenden Metallschichten (72, 74) der von einer Schichtstruktur gebildeten Leitschicht (76) so gewählt sind, daß die Ätzrate der ersten Metallschicht (72) kleiner als die Ätzrate der der darüberliegenden zweiten Metallschicht (74) ist
3. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die erste Metallschicht (72) aus Aluminium und die zweite Metallschicht (74) aus Molybdän besteht.
4. Halbleiteranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Neigungswinkel {&) der Seitenwand gegenüber der Hauptfläche des Halbleiterkörpers (42) ungefähr 30° beträgt.
5. Verfahren zur Herstellung eine/ Halbleiteranordnung mit einer mehrschichtigen Metallisierung, bei dem man einen Halbleiterkörper herstellt, auf die Hauptfläche des Halbleiterkörpers eine erste Isolierschicht mit ersten Kontaktlöchern in einer vorgesehenen Anordnung aufbringt, auf die erste Isolierschicht eine erste Leitschicht aus Metall aufbringt, auf die erste Leitschicht eine Maskenschicht mit einem vorgegebenen Muster aufbringt, die erste Leitschicht ätzt, um nicht benötigte Abschnitte der Leitschicht zu entfernen, die Maskenschicht entfernt, auf die erste Leitschicht eine zweite Isolierschicht mit zweiten Kontaktlöchern in einem vorgegebenen Muster aufbringt und eine mindestens eine Metallschicht umfassende zweite Leitschicht auf die zweite Isolierschicht aufbringt, wobei die zweite Leitschicht mit der ersten Leitschicht durch die zweiten Kontaktlöcher hindurch in Verbindung steht, dadurch gekennzeichnet, daß als erste Leitschicht (76) ein aus mindestens zwei übereinanderliegenden Metallschichten (72, 74) bestehendes Laminat verwendet wird, das mit der Hauptfläche des Halbleiterkörpers (42) durch die ersten Kontaktlöcher (65a, 65b, 65c) in Verbindung steht, daß für die mit der ersten Isolierschicht (64) in Verbindung stehende erste Metallschicht (72) der ersten Leitschicht (76) ein Metall verwendet wird, deren Ätzrate geringer ist als die Ätzrate des für die zweite Metallschicht (74) verwendeten Metalles, daß das Ätzen der ersten Leitschicht (76) unter Verwendung der Maskenschicht (78) als Maske mit Hilfe von Ätzmittein derart erfolgt, daß die Seitenwand der ersten Leitschicht einen Neigungswinkel von weniger als 40° gegenüber der Hauptfläche des Halbleiterkörpers aufweist und somit sanft divergierend sich zum Halbleiterkörper (42) hin verbreitert
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß diejenige Metallschicht (74) der Leitschicht (76), die die erste Isolierschicht (64) nicht
ίο berührt, nach dem Entfernen der Maskenschicht (78) entfernt wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Metallschichten durch Plasmaätzen entfernt werden.
8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß die erste und die zweite Leitschicht durch Aufdampfen gebildet werden.
9. Verfahren nach einem der Ansprüche 5 bis 7. dadurch gekennzeichnet, daß die erste und die zweite Leitschicht (76; 50) durch Zerstäuben gebildet werden.
10 Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß als Ätzmittel eine Ätzlösung verwendet wird.
11. Verfahren nach einem der Ansprüche 5,6,8 bis 10, dadurch gekennzeichnet, daß die erste Metallschicht (72) aus Aluminium und die zweite Metallschicht (74) aus Molybdän gebildet wird und daß als Ätzmittel eine Mischung aus Phosphorsäure, Essigsäure, Salpetersäure und Wasser verwendet wird.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Ätzlösung aus Phosphorsäure, Essigsäure, Salpetersäure und Wasser im Verhältnis von 76 :15 : 8 : 5 besteht.
DE2740757A 1976-09-10 1977-09-09 Halbleiteranordnung und Verfahren zu deren Herstellung Expired DE2740757C2 (de)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3903699A1 (de) * 1988-02-08 1989-08-17 Ricoh Kk Bildsensor

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4289834A (en) * 1977-10-20 1981-09-15 Ibm Corporation Dense dry etched multi-level metallurgy with non-overlapped vias
JPS5813678Y2 (ja) * 1978-10-02 1983-03-16 星電器製造株式会社 単一指向性エレクトレツトマイクロホン
JPS5710926A (en) * 1980-06-25 1982-01-20 Toshiba Corp Manufacture of semiconductor device
DE3140669A1 (de) * 1981-10-13 1983-04-28 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von halbleitervorrichtungen
US4520554A (en) * 1983-02-10 1985-06-04 Rca Corporation Method of making a multi-level metallization structure for semiconductor device
FR2542920B1 (fr) * 1983-03-18 1986-06-06 Commissariat Energie Atomique Procede de positionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre
JPS61161740A (ja) * 1985-01-07 1986-07-22 モトロ−ラ・インコ−ポレ−テツド 多層金属化集積回路およびその製造方法
JP2586434B2 (ja) * 1987-08-21 1997-02-26 株式会社デンソー 磁気検出装置
JP2557906B2 (ja) * 1987-09-30 1996-11-27 株式会社東芝 半導体装置の製造方法
JPH0575006A (ja) * 1991-09-18 1993-03-26 Fujitsu Ltd リードフレーム及び樹脂封止型半導体装置
GB9219281D0 (en) * 1992-09-11 1992-10-28 Inmos Ltd Manufacture of semiconductor devices
GB9219267D0 (en) * 1992-09-11 1992-10-28 Inmos Ltd Manufacture of semiconductor devices
US5285571A (en) * 1992-10-13 1994-02-15 General Electric Company Method for extending an electrical conductor over an edge of an HDI substrate
KR100944300B1 (ko) * 2001-10-22 2010-02-24 미츠비시 가스 가가쿠 가부시키가이샤 알루미늄/몰리브덴 적층막의 에칭 방법
JP5707725B2 (ja) * 2010-04-08 2015-04-30 カシオ計算機株式会社 薄膜のパターニング方法及び表示パネルの製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3607480A (en) * 1968-12-30 1971-09-21 Texas Instruments Inc Process for etching composite layered structures including a layer of fluoride-etchable silicon nitride and a layer of silicon dioxide
BE758160A (fr) * 1969-10-31 1971-04-01 Fairchild Camera Instr Co Structure metallique a couches multiples et procede de fabrication d'une telle structure
JPS4835778A (de) * 1971-09-09 1973-05-26
JPS4995591A (de) * 1973-01-12 1974-09-10
DE2307754A1 (de) * 1973-02-16 1974-08-22 Hitachi Ltd Verfahren zur herstellung mehrschichtiger verbindungen
US3900944A (en) * 1973-12-19 1975-08-26 Texas Instruments Inc Method of contacting and connecting semiconductor devices in integrated circuits
DE2415487C3 (de) * 1974-03-29 1978-04-27 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Herstellung von Leiterplatten nach dem Photoätzverfahren

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3903699A1 (de) * 1988-02-08 1989-08-17 Ricoh Kk Bildsensor

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