DE2723254C2

DE2723254C2 -

Info

Publication number: DE2723254C2
Application number: DE2723254A
Authority: DE
Inventors: Vincent Leo Mohegan Lake N.Y. Us Rideout
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-07-02
Filing date: 1977-05-24
Publication date: 1987-10-08
Also published as: GB1522294A; DE2723254A1; JPS5525515B2; IT1113770B; CA1088676A; JPS535978A

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiterstruktur, welche mindestens zwei von einem Halb leitersubstrat mittels Isolierschichten getrennte Elektro den aus dotiertem Polysilicium aufweist, und eine Anwendung dieses Verfahrens.

Halbleiterbauelemente mit vom Halbleitersubstrat isolierten Elektroden, wie z. B. Anreicherungs-FETs, Verarmungs-FETs und Kondensatoren für die Ladungsspeicherung, werden in integrierten Schaltungen in großem Umfang eingesetzt. Ver armungs-FETs werden im allgemeinen in integrierten Schal tungen als nicht-lineare Lastelemente benutzt, um ein günstigeres Stromspannungsverhältnis, als es mit linearen Lastschaltkreisen, welche Widerstände oder Bauteile vom Anreicherungstyp verwenden, möglich ist, zu erzeugen. An reicherungs-FETs werden in digitalen integrierten Schal tungen als Schalter zum Aus- und Einschalten elektrischer Ströme, d. h. von Signalen, benutzt. Die Herstellung einer Halbleiterstruktur mit Feldeffekttransistoren vom Anrei cherungstyp und vom Verarmungstyp ist beispielsweise in dem Artikel "Simplified n-channel process achieves high performance" von R. J. Huber u. a., veröffentlicht in Electronics, 7. März 1974, Seiten 117 ff., beschrieben.

Anreicherungs- und Verarmungs-FETs und Ladungsspeicherkon densatoren werden oft auf demselben Halbleitersubstrat er zeugt, um dadurch einen integrierten Schaltkreis, wie z. B. einen Mikroprozessor, zu erzeugen. Bei der Herstellung sol cher integrierter Schaltungen wendet man im allgemeinen, um die Vorteile der "Selbst-justierten Gate-Technik" aus nutzen zu können, eine Polysiliciumschicht an, um die Gate-Elektroden sowohl für die Anreicherungs- als auch für die Verarmungs-FETs und die obere Kondensatorplatte eines Ladungsspeicherkondensators zu erzeugen. Bekannte Herstel lungsverfahren verwenden im allgemeinen konventionell ge ätzte Kontaktlöcher, um die elektrischen Verbindungen bei spielsweise zwischen den Gate-Elektroden aus Polysilicium und dem Leiterzugmuster vom metallischen Typ herzustellen. Justierprobleme, welche im Zusammenhang mit diesen konven tionellen geätzten Kontaktlöchern auftreten, bringen es mit sich, daß die erreichbare Packungsdichte mit dem zuneh menden Trend zu immer stärkerer Mikrominiaturisierung der Schaltungen nicht mehr zufriedenstellend ist. Ein Verfahren zur Herstellung einer Ein-Element-Zelle, bei dem die Gate- Elektrode des Anreicherungs-Feldeffekttransistors und die obere Kondensatorplatte des Ladungsspeicherkondensators aus einer Polysiliciumschicht erzeugt werden, und bei dem außerdem eine selbst-justierte Methode bei der Kontaktie rung der Gate-Elektrode angewandt und damit eine höhere Packungsdichte ermöglicht wird, ist z. B. aus dem Artikel "Masking for one-device cell memories using self-registering metal-to-polysilicon contacts" von V. L. Rideout, veröffent licht im IBM Technical Disclosure Bulletin, Bd. 17, Nr. 9, Februar 1975, Seite 2802, bekannt.

Für die Herstellung einer Ein-Element-Zelle mit besonders kleinen Abmessungen und einer besonders hohen Packungsdichte wird in dem älteren Patent DE-PS 27 03 957 ein Verfahren vorgeschlagen, bei dem zunächst auf der Oberfläche eines Halbleitersubstrats vom ersten Leitfähigkeitstyp unter Umständen ganz oder teilweise eingelegte Feldoxidbereiche erzeugt werden, welche festgelegte Gebiete der Halbleiter oberfläche einfassen, bei dem auf dieser Struktur dann eine erste Isolierschicht, darauf eine erste dotierte Polysili ciumschicht aufgebracht werden und darauf eine oxydations hemmende Schicht in der Weise erzeugt wird, daß sie später leicht wieder entfernt werden kann, bei dem dann die ober ste Schicht selektiv so weit entfernt wird, daß nur ein den Abmessungen und der Lage der aus der ersten Polysili ciumschicht zu erzeugenden Elektroden entsprechendes Muster übrig bleibt, bei dem daraufhin die darunterliegenden Schichten unter Benutzung der darüberliegenden als Maske selektiv entfernt werden, bei dem dann die Struktur zur Erzeugung von Oberflächenbereichen vom zweiten Leitfähig keitstyp im Substrat mittels thermischer Diffusion oder Ionenimplantation dotiert wird, wobei die erzeugten Elek troden und die Feldoxidbereiche als Maske dienen, bei dem vor oder nach der Dotierung eine zweite Isolierschicht und darauf eine zweite dotierte Polysiliciumschicht auf gebracht werden, bei dem anschließend die zweite dotierte Polysiliciumschicht selektiv entfernt wird, so daß weitere Elektroden gebildet werden, bei dem dann, wobei die zweite Isolierschicht, wo sie freiliegt, entweder beibehalten oder vorher entfernt wird, das Halbleitermaterial unter Benutzung der Elektroden aus Polysilicium und der Feldoxidbereiche einer zusätzlichen Dotierung mit einer Verunreinigung, welche den zweiten Leitfähigkeitstyp erzeugt (Verunreini gung vom zweiten Typ), unterworfen wird, bei dem daraufhin eine dritte Isolierschicht unter Aussparung der oxydations hemmenden Schicht aufgebracht wird, bei dem anschließend die oxydationshemmende Schicht entfernt wird und dann Kon taktlöcher in die dritte Isolierschicht zu den Elektroden der zweiten Art und mindestens einem Teil der mit Verunrei nigungen vom zweiten Typ dotierten Bereiche hergestellt werden und bei dem schließlich ein Leiterzugmuster vom metallischen Typ zur Herstellung der notwendigen Verbin dungen und Kontakte aufgebracht wird.

Es ist die Aufgabe der Erfindung, ein Verfahren zum Her stellen von Halbleiterstrukturen der eingangs genannten Art, welches die Vorteile des in der DE-PS 27 03 957 be schriebenen Verfahrens aufweist, aber in seiner Anwendbar keit universeller ist, und eine Anwendung dieses Verfahrens anzugeben.

Diese Aufgabe wird gemäß dem Patentanspruch 1 und einer Anwendung gemäß dem Patentanspruch 10 gelöst.

Die Vorteile des erfindungsgemäßen Verfahrens ergeben sich insbesondere aus der Verwendung von zwei Polysilicium schichten zur Herstellung einerseits der Gate-Elektroden von Anreicherungs-Feldeffekttransistoren und andererseits der Gate-Elektroden von Verarmungs-Feldeffekttransistoren und unter Umständen der oberen Elektroden von Ladungsspei cherkondensatoren. Durch diese Vorgehensweise können ohne zusätzliche Maske und damit ohne den zusätzlichen Aufwand und ohne die zusätzlichen Prozeßprobleme, wie Justierunge nauigkeit und Verunreinigung der Substrate, welche mit einem photolithographischen Prozeß verbunden sind, die Kanalberei che von Verarmungs-Feldeffekttransistoren und gegebenenfalls die unteren Elektroden von Ladungsspeicherkondensatoren erzeugt werden. Hinzu kommt die universelle Einsetzbarkeit des erfindungsgemäßen Verfahrens, die es erlaubt, so unter schiedliche Bauelemente, wie Anreicherungs-Feldeffekttran sistoren, Verarmungs-Feldeffekttransistoren und gegebenen falls Ladungsspeicherelektroden, gemeinsam zu erzeugen, ohne die Vorteile, die sich aus der Anwendung der selbstjustier ten Erzeugung von Source- und Drainbereichen, der selbst justierten Kontaktierung der Gate-Elektroden der Anreiche rungs-Feldeffekttransistoren und aus der Verwendung der beiden Polysiliciumschichten ergeben, aufgeben zu müssen.

Weitere vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens ergeben sich aus den Verfahrensunteransprüchen.

Die bei der erfindungsgemäßen Anwendung des erfindungs gemäßen Verfahrens hergestellten Bauelemente können in vorteilhafter Weise zu einer Vielzahl technisch brauchbarer integrierter Schaltungen kombiniert werden. Eine solche Schaltung kann beispielsweise aus einer Matrix von Ein- Element-Speicherzellen und den dieser Matrix zugeordneten peripheren Schaltkreisen bestehen.

Die Erfindung wird anhand von durch Zeichnungen erläuterten Ausführungsbeispielen beschrieben. Es zeigen

Fig. 1A bis 1J Querschnitte entlang den in der Fig. 2 angezeigten Linien durch eine FET- Ein-Element-Speicherzelle und ein Verarmungs-FET-Bauteil (FET depletion mode device) in verschiedenen Stadien der Herstellung,

Fig. 2A bis 2E in Aufsicht die Folge und relative Positionie rung von den fünf grundlegenden lithograhi schen Masken, welche entsprechend der vorlie genden Erfindung benutzt werden,

Fig. 3 das durch ein numerisches Computermodell vorhergesagte Dotierungsprofil des Kanal bereichs des Verarmungs-FET-Bauteils,

Fig. 4 ein Schaltungsdiagramm eines Wortleitungstrei bers, welcher sowohl An reicherungs-(enhancement-mode)- als auch Ver armungs-FETs enthält und

Fig. 5 ein Schaltkreisdiagramm eines Verarmungs-FETs, welcher als Strombegrenzer für die obere Speicherkondensator-Elektrode einer Ein-Element-Speicherzellenschaltung be nutzt wird.

Der Einfachheit halber behandelt die folgende Beschreibung die Herstellungsschritte einer Anordnung von integrierten Schaltungen, welche eine FET-Ein-Element-Speicherzelle und Anreicherungs- und Verarmungs-FETs enthält. Es sei aber klarge stellt, daß die vorliegende Erfindung benutzt werden kann, um ganz allgemein Kombinationen von Anreicherungs- und Ver armungs-FETs herzustellen.

Außerdem richtet sich die nachfolgende Diskussion von Fabri kationsschritten der Einfachheit halber bevorzugt auf die Anwendung eines Siliciumsubstrats vom p-Typ als Halbleiter substrat und von Verunreinigungen vom n-Typ als eindiffundierte und einimplantierte Dotierungsverunreinigungen in die Source- und Drain-Gebiete. Dies führt zu der n-Kanal-FET-Technologie. Es sei aber klargestellt, daß es auch möglich ist, Substrate vom n-Typ und diffundierte und einimplantierte Dotierungs verunreinigungen vom p-Typ bei der Anwendung der vorliegenden Erfindung für die p-Kanal-FET-Technologie zu benutzen.

Es sei klargestellt, daß, wenn sich die Diskussion auf Ver unreinigungen vom n-Typ bezieht, die Prozeßschritte auch auf Verunreinigungen vom p-Typ und umgekehrt anwendbar sind. Die vorliegende Erfindung ist auch auf andere, bekannte, nicht aus Silicium bestehende Substrate anwendbar. Die hier benutzten Ausdrücke "Verbindungsleitungen vom metallischen Typ" oder "Verbindungsleitungen hoher Leitfähigkeit" beziehen sich auf Leitungen aus Metall, wie z. B. Aluminium, als auch aus nicht metallischen Materialien (d. h. z. B. hochdotiertes Polysilicium oder intermetallische Silicide), welche nichtsdestotrotz Leitfähigkeiten von einer Größenordnung haben können, wie sie normalerweise leitfähige Metalle besitzen. Darüber hinaus werden die Ausdrücke "Polysilicium" und "polykristallines Silicium" wie auch im Stand der Technik üblich, im gleichen Sinne gebraucht. Außerdem sei klargestellt, daß wenn von Verunreinigungen von einem "ersten Typ" und von Verunreini gungen von einem "zweiten Typ" die Rede ist, der "erste Typ" sich auf Verunreinigungen vom n- oder p-Typ und der "zwei te Typ" sich auf Verunreinigungen vom entgegengesetzten Leit fähigkeitstyp beziehen. Das heißt, wenn der "erste Typ" p ist, dann ist der "zweite Typ" n. Wenn der "erste Typ" n ist, dann ist der "zweite Typ" p. Außerdem sind die hier benutzten Aus drücke "Gate" und "Gate-Elektrode" austauschbar.

Die Fig. 1A zeigt einen Ausschnitt aus der Struktur von der bei der Anwendung der Erfindung ausgegangen wird. Sie ist allge mein mit der Nr. 1 bezeichnet. Ein Siliciumsubstrat 2 vom p-Typ mit irgendeiner gewünschten Kristallorientierung (bei spielsweise <100<) wird durch in Scheiben Sägen und Polieren eines Siliciumkristalls vom p-Typ erhalten, welcher in der Gegenwart eines p-dotierenden Dotierungsstoffs, wie z. B. Bor, gemäß bekannten Kristallziehtechniken erzeugt worden ist. Andere Dotierungsstoffe vom p-Typ für Silicium schließen Aluminium, Gallium und Indium ein.

Die Feld-Oxid-Isolierung kann mittels irgend einer von mehreren bekannten Methoden, einschließlich der thermischen Oxydation von Halbleitersubstraten, oder durch die wohlbekannten chemischen Aufbringverfahren aus der Dampfphase, oder durch Vakuumtechniken, erzeugt werden. Darüber hinaus kann das Feld-Oxid oberhalb der Halbleiteroberfläche, oder so gebildet werden, daß es teilweise oder vollständig in das Halbleitersubstrat eingelegt ist. Ein Beispiel eines solchen Verfahrens ist das in dem US-Patent 38 99 363 offenbarte Verfahren, mit dem voll eingelegtes Oxid für Isolationszwecke erzeugt werden kann. Dabei wird in den Bereichen, in welchen das Oxid erzeugt werden soll, in das Halbleitersubstrat eine ebene Vertiefung geätzt und anschließend wird in diesen Bereichen so lange thermisch oxy diert, bis die Oxidoberfläche mit der ursprünglichen Halblei teroberfläche planar ist. Zur Illustration des erfindungs gemäßen Verfahrens mit den fünf Maskierungsschritten wird ein vollständig eingelegtes Feld-Isolationsoxid benutzt werden.

Die Fig. 1A zeigt die eingelegten Feld-Oxidbereiche 3 und die mit ihnen verbundenen implantierten Kanal-Stop-Berei che 4 vom p-Typ, welche entsprechend dem im US-Patent 38 99 363 beschriebenen Verfahren hergestellt worden sind. Die Feld-Oxid-Isolationsbereiche sind etwa 400 bis 1000 nm dick und bezogen auf die Siliciumoberfläche vollständig eingelegt. Die in der Fig. 2A gezeigte lithographi sche Maske wird dazu benutzt, um die Feld-Oxidbereiche 3, welche sich von dem Anreicherungs-Bauteilbereich 5 bzw. dem Verarmungs-Bauteilbereich 6 unterscheiden, abzugrenzen. Dies ist der erste grundlegende lithographische Maskie rungsschritt. Es sei angemerkt, daß die Anreicherungs- und die Verarmungs-Bauteile innerhalb desselben Bauteilbereichs ge legen sein können oder daß sie voneinander getrennte Bauteil bereiche belegen können.

Eine dünne Anreicherungs-FET-Gate-Isolationsschicht 7 aus Siliciumdioxid wird auf das Siliciumsubstrat 2 aufgewachsen oder niedergeschlagen. Dieser Gate-Isolator, welcher etwa 20 bis 100 nm dick ist, wird bevorzugt durch eine thermische Oxydation der Siliciumoberfläche bei 1000°C in der Gegenwart von trockenem Sauerstoff erzeugt.

Es sei angemerkt, daß, wenn dies erwünscht ist, die p-Dotierung an der Halbleiteroberfläche in den Bereichen 5 und 6 mittels Ionenimplantation oder Ein diffusion von Bor erhöht werden kann. Wie aus dem Stand der Technik bekannt, wird diese zusätzliche Oberflächendotierung niederer Konzentration dazu benutzt, um die Gate-Schwell-Span nung des Anreicherungs-FETs auf einen gewünschten Wert zu erhöhen und um einen Source- zu- Drain-Ver armungsschicht-Durchschlag oder Kurzkanaleffekte zu verhindern. Die Tech nik des Dotierens um eine angereicherte Oberfläche zu erhalten, ist beispielsweise von V. L. Rideout u. a. in dem Artikel "Devices Design Considerations for Ion-Implanted n-Channel MOSFETs", im IBM J. Res. Develop., Band 19, Nr. 1, Seiten 50 bis 59, Januar 1975, beschrieben worden. Die zusätzliche Oberflächendotierung kann nach Belieben vor oder nach der Bildung der Gate-Oxid- Schicht 7 vorgenommen werden.

Dann wird eine Schicht aus poly kristallinem Silicium 8 aufgebracht. Die Polysiliciumschicht ist etwa 150 bis 500 nm dick und kann durch chemisches Nieder schlagen aus der Dampfphase erzeugt werden. Die Polysilicium schicht wird nun mit einem Dotierungsstoff vom n-Typ, wie z. B. Arsen, Phosphor oder Antimon, gemäß einem bekannten Verfahren dotiert. Bevorzugt wird das Polysilicium mit Phosphor dotiert. Eine dünne, die Oberfläche schützende Schicht 9 aus Siliciumdioxid, welche zwischen 5 und 20 nm dick ist, wird auf der Polysiliciumschicht aufgewachsen oder niedergeschlagen, um zu erreichen, daß eine anschließend aufgebrachte Schicht, welche die Oxydation verhindern soll, daran gehindert wird, mit dem Polysilicium zu reagieren und es dadurch schwierig wird, die oxydationshindernde Schicht später zu entfernen. Eine daran haftende oxydationshindernde Schicht 10 aus einem nicht oxydierenden Material, wie z. B. Siliciumnitrid, Aluminiumnitrid, Bornitrid, Aluminiumoxid oder Siliciumcarbid, wird dann aufge bracht. Bevorzugt besteht die Schicht 10 aus Siliciumnitrid und ist etwa 50 bis 100 nm dick. Die Schicht 16 kann mittels konven tioneller chemischer Niederschlagstechniken aus der Dampfphase aufgebracht werden. Eine zusätzliche Schicht 11 aus Silicium dioxid wird dann niedergeschlagen. Die Siliciumdioxidschicht 11 ist etwa 50 bis 100 nm dick und kann durch chemisches Nieder schlagen aus der Dampfphase gebildet werden. Diese Schicht 11 dient als eine Ätzmaske, um die Schicht 10 abzugrenzen. Die Schicht 10 dient als eine Ätzmaske, um das Gate-Muster in die Siliciumdioxidschicht 9 zu zeichnen und als eine oxydationshemmende Schicht während des anschließenden Wachsens des Isolationsoxids über andere Teile der Struktur. Das Material, aus dem die oxydationshemmende Schicht besteht, sollte sich nicht oxydieren lassen oder mindestens nur extrem langsam im Vergleich zu Silicium und Polysilicium oxydieren lassen. Das Material, aus dem die oxydationshemmende Schicht besteht, wird unter den Bedingungen, welchen es bei der Ausführung der vorliegenden Erfindung unterworfen wird, als nichtoxydierend angesehen. Die oxydationshemmende bzw. -hindernde Schicht 10 besteht bevorzugt aus einem Nitrid, wie z. B. Siliciumnitrid und verhindert die Oxydation der oberen Oberfläche der darunter liegenden Polysiliciumschicht 8.

Eine das Gate-Muster bestimmende Schicht, beispielsweise eine Schicht 12 aus Lackmaterial des Typs, welcher bei bekannten lithographischen Maskierungs- und Ätztechniken benutzt wird, wird auf die Oberfläche der oberen Oxidschicht 11 aufgebracht.

Irgendeines der wohlbekannten photoempfindlichen, polymeri sierbaren Lackmaterialien kann benutzt werden. Das Lackmaterial wird mittels Aufschleudern oder durch Aufsprühen aufgebracht. Die resultierende Struktur ist in der Fig. 1B gezeigt. Die Schicht 12 aus Photolackmaterial wird getrocknet und dann selektiv einer Strahlung von ultraviolettem Licht durch eine in der Fig. 2B gezeigte photolithographische Maske hindurch ausgesetzt. Diese Maske besteht aus einem lichtdurchlässigen Material und hat gemäß einem vorher bestimmten Muster licht undurchlässige Bereiche. Beim Belichten werden die Bereiche des Lackmaterials, welche unter den lichtdurchlässigen Bereichen der Maske liegen, polymerisiert. Nach dem Entfernen der Maske wird das Plättchen in einer geeigneten Entwicklerlösung, welche diejenigen Bereiche des Lackmaterials, welche sich unter den lichtundurchlässigen Bereichen der Maske befanden und deshalb nicht dem ultravioletten Licht ausgesetzt waren, herausgelöst. Die Struktur kann dann erwärmt werden, um das verbliebene Lackmaterial, welches dem gewünschten Muster entspricht, d. h., welches die Bereiche bedeckt, in welchen anschließend die Polysilicium-Anreicherungs-FET-Gate-Bereiche gebildet werden sollen, weiter zu polymerisieren und zu härten.

Als nächstes wird die Struktur zur Entfernung der Teile der Siliciumdioxidschicht 11, welche nicht vom Lackmaterial 12 beschützt sind, behandelt. Dazu wird das Plättchen in eine Lösung von gepufferter Flußsäure eingetaucht. Die Ätzlösung löst Siliciumdioxid, aber greift den Lack, die oxydationshem mende Schicht 10, beispielsweise aus Siliciumnitrid, oder andere Materialien der Struktur, wie sie die Fig. 1C zeigt, nicht an. Das Photolackmaterial 12 oberhalb des in die Siliciumdioxid schicht 11 geätzten Musters wird dann durch Lösen in einem geeigneten Lösungsmittel entfernt. Die verbleibenden Silicium dioxidbereiche 11, entsprechen einem vorher bestimmten Muster und dienen nun zum Ätzen von vorher bestimmten Mustern in die oxydationshemmende Schicht 10. Die Schicht 10 dient dann als eine Maske, um Muster in die dünne Oxidschicht 9 zu ätzen und die Schicht 9 dient dann als eine Maske zum Ätzen von Mustern in die Polysiliciumschicht 8. Die Muster in der Polysilicium schicht 8 dienen dann als eine Maske zum Ätzen von Mustern in die Siliciumdioxidschicht 7. Die Muster in der Schicht 10 kön nen, wenn Siliciumnitrid angewandt wird, durch Ätzen in einer Phosphorsäurelösung bei 180°C gebildet werden. Muster in der dünnen Oxidschicht 9 werden durch Ätzen in einer Lösung von ge pufferter Flußsäure gebildet. Muster in der Polysiliciumschicht 8 werden durch Ätzen in einem wohlbekannten Ätzmittel, wie z. B. Äthylendiamin-Brenzcatechin bei 100°C gebildet. Dies vollendet den zweiten grundlegenden lithographischen Maskierungsschritt, welcher die Polysilicium-Gate-Elektrode 13 des Anreicherungs- FET, welche in der Fig. 1D gezeigt ist, abgrenzt. Als nächstes werden die Bereiche der dünnen Oxidschicht 7, welche sich nicht unter dem Polysilicium-Gate 13 befinden, durch Ätzen in einer Lösung von gepufferter Flußsäure entfernt. Das Ätzmittel entfernt auch die gesamte oder den größeren Teil der verbliebenen Bereiche der Oxidschicht 11. Alles, was von der Schicht 11 nicht entfernt wird, kann in einem späteren Prozeßschritt mittels eines kurzen Eintauchens in gepufferte Flußsäure entfernt werden.

Obwohl es im allgemeinen vorteilhaft ist, die freiliegenden Bereiche der dünnen Schicht 7 in diesem Stadium des Verfahrens zu entfernen, können sie aber auch beibehalten werden und später entfernt werden, beispielsweise nach dem Erzeugen der n-Dotierung der Kanalbereiche der Verarmungs-FETs und der unteren dotierten Siliciumelektroden der Speicherkondensatoren, oder auch während des gesamten Prozesses beibehalten werden, wenn dies erwünscht ist.

Als nächstes wird eine dünne Isolierschicht 18 gebildet. Diese Isolierschicht wird auf der Struktur aufgewachsen oder nieder geschlagen. Die Schicht 18, welche etwa 20 bis 100 nm dick ist, besteht bevorzugt aus Siliciumdioxid und wird bevorzugt durch thermische Oxydation der Struktur bei 1000°C in der Gegenwart von trockenem Sauerstoff gebildet. Die Schicht 18 dient sowohl als dielektrische Isolation zwischen den Elek troden des Ladungskondensators, welcher dem Anreicherungs- FET benachbart gebildet werden soll, und als die Gate-Isolation des Verarmungs-FETs, welcher im Bereich 6 gebildet werden soll. Die freiliegenden Bereiche der dünnen Siliciumdioxidschicht 7 werden bevorzugt aber nicht notwendigerweise vor der Bil dung der dünnen Isolationsschicht 18 entfernt. Wenn die Schicht 7 vollständig beibehalten wird, wird die Dicke des Gate-Iso lators des Verarmungs-FETs diejenige des Anreicherungs-FETs überschreiten.

Ein Vorteil der vorliegenden Erfindung ist es, daß die Gate- Isolatorschicht 7 des Anreicherungs-FETs und die Gate-Iso lationsschicht 18 des Verarmungs-FETs und die Speicherkonden sator-Isolatorschicht 18 unterschiedlich dick sein können. Beispielsweise kann es wünschenswert sein, den Speicherkonden sator-Isolator dünner als den Anreicherungs-FET-Gate-Isolator zu machen, um die Kapazität des Speicherkondensators zu er höhen, während der Anreicherungs-FET-Gate-Isolator dicker sein kann, um einen Durchbruch aufgrund der Spannungen, welchen der Gate-Isolator im Betrieb ausgesetzt ist, zu verhindern.

Die dünne Isolatorschicht 18 wird bevorzugt vor einer thermi schen Eindiffusion oder der Ionenimplantation der Verunreini gungen vom n-Typ erzeugt und ist dünn genug, daß die Verun reinigungen vom n-Typ hindurchpassieren können. Wenn es jedoch erwünscht ist, kann die dünne Ladungskondensator-Isolator schicht 18 auch nach der Ionenimplantation oder der thermischen Eindiffusion der Verunreinigungen vom n-Typ erzeugt werden. Die Verunreinigungen vom n-Typ werden ionenimplantiert oder ther misch eindiffundiert, um die in der Fig. 1E gezeigten frei liegenden Bereiche 14, 15 und 16 des Siliciumsubstrats zu dotieren. Diese Verunreinigungen erzeugen die Dotierung vom n-Typ des Kanalbereichs 14 des Verarmungs-FETs, welcher im Bereich 6 erzeugt werden soll, um die aus Silicium bestehende untere Elektrode 15 des Ladungskondensators. Der Bereich 16 wird später der Drain-Bereich (Bitleitung) des Anreicherungs-FETs werden. Wird eine Dotierung niederer Kon zentration mit Verunreinigungen vom p-Typ vorgenommen, um die Oberflächendotierung in den Bereichen 5 und 6 zu erhöhen, so ist die Konzentration der n-Dotierung im Bereich 6 groß genug, um den Effekt der Verunreinigungen vom p-Typ zu überkompensie ren und um eine negative Gate-Schwellspannung für den Verar mungs-FET bereitzustellen.

Die Verunreinigungen vom n-Typ dringen nicht in den Kanalbereich 17 des Anreicherungs-FETs ein und zwar wegen der blockierenden Wirkung der Gate-Elektrode 13 und der verbliebenen Bereiche der Schichten 7, 9 und 10. In gleicher Weise verhindert das dicke Feldoxid 3, daß Verunreinigungen vom n-Typ in das Silicium substrat unterhalb der Feldisolationsbereiche 3 eindringen. Zur Illustration des vorliegenden erfindungsgemäßen Verfahrens wurde die Ionenimplantation von Verunreinigungen vom n-Typ aus gewählt. Beispielsweise kann ein flacher, leicht n-dotierter Bereich in dem Siliciumsubstrat unterhalb der Isolations schicht 18 erzeugt werden, indem p³¹ mit einer Energie von etwa 75 KeV und einer Dosis von etwa 10¹² Atomen/cm² implan tiert wird, wenn eine 50 nm dicke Kondensator-Isolatorschicht 13 aus Siliciumdioxid vor der Ionenimplantation gebildet worden ist.

Das Dotierungsprofil der Verunreinigung vom n-Typ, wie es von einem numerischen Computer-Analysenprogramm vorhergesagt wird, ist in der Fig. 3 für ein Substrat vom p-Typ (7,5 × 10¹⁵ Boratome cm^-3) mit einem spezifischen Widerstand von 2 Ohm · cm gezeigt. Das Programm zur Vorhersage des Profils wurde von F. F. Morehead in einem Vortrag mit dem Titel "A General Calculation of the Redistribution of Ion Implanted Profiles in MOS and Other Processing" (siehe ECS Fall Meeting Expended Abstracts, Seiten 474 bis 475, 13. bis 17. Oktober 1974) beschrieben. Wird die Ionenimplantation vor der Bildung der Isolations schicht 18 vorgenommen, wird eine p³¹-Implantation bei einer Energie von etwa 50 KeV und mit einer Dosis von etwa 10¹² Atomen/cm³ angewandt. Die Höhe der Dotierung vom n-Typ, welche mittels der Ionenimplantation erreicht werden kann, ist um mehrere Größenordnungen zu klein, um damit auch die Source- und Drain-Bereiche, welche für eine FET-Operation geeignet sind, zu erzeugen. Insbesondere ist der Widerstand in den Bereichen, welche später die FET-Drain- und -Source-Bereiche werden sollen, viel zu hoch. Außerdem sind die flachen, leicht dotierten Bereiche, wie sie üblicherweise dabei gebildet werden, extrem schwierig mittels metallischen Verbindungs leitungen elektrisch zu kontaktieren.

Eine zweite Schicht von Polysilicium 19 wird dann auf der gesamten Struktur niedergeschlagen. Die Polysiliciumschicht 19 kann entweder vom p- oder n-Typ sein, ist aber bevorzugt vom n-Typ. Die Polysiliciumschicht ist etwa 350 bis 500 nm dick und kann durch chemisches Niederschlagen aus der Dampf phase gebildet werden. Nach dem Dotieren wird eine Schicht 20 aus Siliciumdioxid, welche 50 bis 100 nm dick ist, auf der zweiten Polysiliciumschicht aufgewachsen oder niedergeschlagen. Bevorzugt wird das Siliciumdioxid mittels konventioneller chemischer Niederschlagstechniken aus der Dampfphase aufgebracht.

Es sei angemerkt, daß der Verarmungs-FET-Kanalbereich 14 und der untere Kondenstor-Elektrodenbereich 15 durch Ionenimplan tation oder Diffusion nach der Abgrenzung der Anreicherungs- Polysilicium-Gate-Elektrode 13, aber vor der Abgrenzung der oberen Ladungskondensator-Elektrode und des Verarmungs-FET- Gates in der zweiten Polysiliciumschicht 19 gebildet werden. Die Ionenimplantation oder thermische Diffusion von Verun reinigungen vom n-Typ muß durchgeführt werden, vor dem Schritt des Niederschlagens der zweiten Polysiliciumschicht 19, um einen Kanalbereich 14 vom n-Typ unterhalb des Verarmungs- Polysilicium-Gates und eine mit Verunreinigungen vom n-Typ dotierte, untere Kondensator-Elektrode aus Silicium unter der oberen Kondensator-Elektrode aus Polysilicium zu bilden. Eine Schicht aus Lackmaterial 21 von dem Typ, welcher oben im Zusam menhang mit dem Definieren des Anreicherungs-Gate-Musters be schrieben wurde, wird nun dazu benutzt, um die Muster der Ver armungs-Gates aus Polysilicium und der oberen Kondensator-Elek troden aus Polysilicium zu definieren. Das Lackmaterial 21 wird aufgebracht, einer Ultraviolett-Strahlung unter Benutzung eines vorher bestimmten lithographischen Maskenmusters, welches in der Fig. 2C gezeigt ist, ausgesetzt, und dann werden die nichtbestrahlten Bereiche des Lacks weggelöst. Dies ist der dritte grundlegende lithographische Maskierungsschritt. Als nächstes wird die in der Fig. 1F gezeigte Struktur behandelt, um die Bereiche des Siliciumdioxids 20, welche nicht von dem Lackmaterial 21 beschützt sind, zu entfernen.

Das Plättchen wird in eine Lösung von gepufferter Flußsäure eingetaucht, wobei sich das Siliciumdioxid aber nicht Lack, eine oxydationshemmende Schicht, beispielsweise aus Silicium nitrid, und nicht Silicium oder andere Materialien der Struktur lösen. Die verbleibenden Photolackbereiche 21 und 21′ oberhalb der geätzten Siliciumdioxidmuster 20 und 21 werden dann durch Lösen in einem geeigneten Lösungsmittel entfernt. Die ver bliebenen Bereiche 20 und 20′ aus Siliciumdioxid stimmen mit vorher bestimmten Mustern, nämlich mit dem in der Fig. 2C ge zeigten Verarmungs-Gate-Muster 22 und mit dem Muster 23 der oberen Ladungs-Kondensator-Elektroden 23, überein. Die Muster 22 bzw. 23 werden gebildet durch Ätzen in einem wohlbekannten Ätzmittel, wie z. B. Äthylendiamin-Brenzcatechin bei 100°C. Das Ätzmittel greift nicht die Anreicherungs-Polysilicium-Gate- Bereiche 13 an, welche an den Seiten mit einer schützenden Schicht 18 aus Siliciumdioxid und oben mit einer oxydations hemmenden Schicht 10 und einer Oxidschicht 9 (siehe Fig. 1G) bedeckt sind und weil das Ätzmittel Siliciumdioxid oder Sili ciumnitrid nicht angreift. Die definierenden Bereiche 20 und 20′ aus Siliciumdioxid werden bevorzugt beibehalten, weil sie, wie die Fig. 1G zeigt, die Dicke der dielektrischen Isolation über den Polysiliciumbereichen verstärken.

Die hochdotierten Source- und Drain-Bereiche vom n-Typ sowohl der Anreicherungs- als auch der Verarmungs-FETs werden nun mit tels wohlbekannter Ionenimplantations- oder Diffusions-Techniken erzeugt. Freiliegende Bereiche der Siliciumdioxidschicht 18 können vor dem Implantieren oder Eindiffundieren in die Source- und Drain-Bereiche der FETs entfernt werden. Es wird be vorzugt, die Schicht 18 beizubehalten und die Source- und Drain- Bereiche durch Ionenimplantation durch die freiliegenden Be reiche der Schicht 18 hindurch zu erzeugen. Zur Illustration der vorliegenden Erfindung wurde die Ionenimplantation ausge wählt. Beispielsweise können die Source- und Drain-Gebiete 24 bzw. 25 vom n-Typ des Anreicherungs-FETs und die Source- und Drain-Gebiete 26 bzw. 27 des Verarmungs-FETs durch eine 200 nm tiefe As⁷⁵-Implantation unter Anwendung einer Energie von etwa 100 KeV und mit einer Dosis von 4 × 10¹⁵ Atomen/cm² erzeugt werden. Es sei angemerkt, daß diese Dosis und die resultieren de Dotierungskonzentration etwa 4000mal größer sind als die jenigen, welche für den Verarmungs-Bereich 14 und die untere Kondensator-Elektrode 15 benötigt werden. Diese zusätzliche Im plantation oder Diffusion vom n-Typ wird durchgeführt, um die notwendige hohe elektrische Leitfähigkeit bereitzustellen, wel che für die Source- und Drain-Bereiche der FETs notwendig ist. Diese Dotierung vom n-Typ erhöht nicht die Leitfähigkeiten der unteren Kondensatorelektrode 15 und auch nicht diejenige des Verarmungs-Kanal-Bereichs 14. Dies beruht auf der blockierenden Wirkung der oberen Kondensator-Elektrode 23 aus Polysilicium und des mit ihr verbundenen Siliciumdioxidbereichs 20 bzw. auf der blockierenden Wirkung der Verarmungs-FET-Gate-Elektrode 22 aus Polysilicium und des mit ihr verbundenen Siliciumdioxid- Bereichs 20′. Die Dotierungskonzentration in den Source-Gebie ten 24 und 26 und in den Drain-Gebieten 25 und 27 ist zwischen 10 und 100 000mal höher und bevorzugt zwischen etwa 1000 und etwa 10 000mal höher als die Dotierungskonzentration, welche in dem Verarmungskanal und in der unteren Speicherkondensator- Elektrode erzeugt worden ist. Die zum Dotieren benutzten Ionen vom n-Typ können dieselben chemischen Elemente sein wie die jenigen, welche zum Dotieren des Verarmungskanals und der unteren Ladungsspeicher-Kondensator-Elektrode benutzt worden sind, es können aber auch andere Elemente vom n-Typ verwendet werden.

Die Grenzen zwischen dem Source- und dem Drain-Gebiet vom n- Typ und der Kanal des FETs sind durch das Polysilicium-Gate bestimmt. Dies wird im Stand der Technik allgemein als "selbst justierte Gate-Technik" ("self-aligned gate technique") bezeich net. Wenn das Gate zu Source und Drain selbstjustiert ist, werden die parasitären Gate-zu-Source- und Gate-zu-Drain-Über lappungskapazitäten vorteilhafterweise gegenüber anderen FET- Fabrikationstechniken reduziert. Es sei angemerkt, daß die obere Kondensator-Elektrode 23 aus Polysilicium, wenn dies erwünscht ist, beliebig nahe bei dem Polysilicium-Gate 13 positioniert sein oder sogar mit diesem überlappen kann. Dies ist möglich, weil die Bereiche 23 und 13 in verschiedenen lithographischen Verfahrensschritten erzeugt werden.

Als nächstes wird eine dielektrische Isolationsschicht 28 ober halb der Polysiliciumplatte 23, oberhalb des Verarmungs-Gates 22 und oberhalb der Source-Gebiete 24 bzw. 26 und der Drain- Gebiete 25 bzw. 27 erzeugt. Das Ergebnis zeigt die Fig. 1H.

Die Isolationsschicht 28 bildet sich nicht über dem Anreiche rungs-Gate 13. Die Bildung der Schicht 28 erhöht auch die Dicke des Feldoxids in denjenigen Bereichen 28′, welche nicht von der Polysiliciumplatte 23 oder von dem Verarmungs-Polysilicium- Gate 22 bedeckt sind. Es sei angemerkt, daß die Isolierschicht 28 nicht in besorgniserregender Weise die untere Kondensator- Elektrode 15 vom n-Typ, welche unter der Polysilicium-Konden sator-Platte gelegen ist, noch den Verarmungs-Kanal-Bereich 14 vom n-Typ, welcher unter dem Polysilicium-Verarmungs-Gate 22 gelegen ist, beeinflußt. Zur Veranschaulichung wird auf die Fig. 1H hingewiesen. Die Schicht 28 isoliert elektrisch die anschließend gebildete Leitung zu den Gates von der oberen Kondensator-Elektrode 23 und von den Source- und Drain-Gebieten vom n-Typ. Die Schicht 28 vermindert auch die kapazitive Kopp lung zwischen der Verbindungsleitung vom metallischen Typ und der oberen Kondensator-Elektrode, den Source-, Drain- und Substrat-Bereichen. Infolgedessen sollte die Schicht 28 so dick als möglich sein, aber nicht so dick, daß sie eine Verschlechterung oder Diskontinuitäten in den Leitungen in einem unerwünschten Ausmaß verursachen kann und auch nicht so dick, daß das Polysilicium-Gate 22 und die Kondensator-Elektro de 23 während der Oxydation in einem unerwünschten Ausmaß ver braucht werden.

Die dielektrische Isolation 28 über der oberen Kondensator-Elek trode und über den Source-Gebieten 24 und 26 und den Drain-Ge bieten 25 und 27 von n-Typ wird erzeugt, indem eine Silicium dioxidschicht in einer Dicke von 150 bis 500 nm durch thermi sche Oxydation bei 1000°C in der Gegenwart von Dampf erzeugt wird. Während dieser Oxydation werden etwa 60 bis 200 nm der 350 nm dicken Polysiliciumplatte in Siliciumdioxid umgewandelt. Außerdem werden auch etwa 60 bis 200 nm des Siliciumsubstrats über den Source- und Drain-Gebieten vom n-Typ in Silicium dioxid umgewandelt. Die Source-Gebiete 24 bzw. 26 und die Drain- Gebiete 25 bzw. 27 vom n-Typ werden in das Substrat hinein und lateral um das wachsende Oxid herum weitergetrieben. Da das Oxid dazu neigt, Dotierungsstoffe vom n-Typ auszustoßen, wird das Dotierungsmittel vom n-Typ während dieser Oxydation nicht in einem wesentlichen Umfang verbraucht. Die obere Oberfläche des Anreicherungs-Gates 13 ist vor der Oxydation durch eine oxydationshemmende Schicht 10 beschützt, während die Seiten flanken des Gates 13 der Oxydation ausgesetzt sind, wodurch in erwünschter Weise eine beschützende Isolation bis hinauf zu der nicht oxydierenden Schicht 10 erzeugt wird. Während der Oxydation wird die Dicke des Feldoxids 3 in denjenigen Bereichen 28′, welche nicht durch die Polysiliciumbereiche 22 und 23 bedeckt sind, in vorteilhafter Weise um etwa 50 auf etwa 150 nm erhöht.

Als nächstes wird das Anreicherungs-Gate 13 aus Polysilicium freigelegt. Zunächst wird alles, was von der Schicht 11 noch übrig ist, durch ein kurzes Eintauchen in Flußsäure entfernt. Als nächstes wird die oxydationshemmende Schicht 10 über dem Gate durch Ätzen in einer Phosphorsäurelösung bei 180°C entfernt. Dann wird die dünne Oxidschicht 9 durch Eintauchen in eine gepufferte Flußsäurelösung entfernt.

Bei der Herstellung von integrierten Schaltungen mit FETs ist es notwendig, Leitungen mit hoher elektrischer Leitfähigkeit mit der oberen Kondensator-Elektrode aus Polysilicium, mit dem Verarmungs-Gate aus Polysilicium und mit den Source- und Drain- Gebieten aus Silicium vom n-Typ zu verbinden. Diese Verbin dungen erfolgen nicht in der Anordnung von Speicherzellen, sondern in den außenliegenden Adressier-, Docodier- und Ab fühl-Schaltkreisen, welche als periphere Schaltkreise bezeichnet werden.

Die elektrischen Verbindungen werden hergestellt, indem eine Photolackschicht auf die Struktur aufgebracht wird. Das Lack material wird unter Anwendung eines vorher festgelegten litho graphischen Maskenmusters, wie es in der Fig. 2D gezeigt ist, einer UV-Strahlung ausgesetzt und anschließend werden die nicht bestrahlten Bereiche des Lacks weggelöst. Dies ist der vierte grundlegende lithographische Maskierungsschritt. Als nächstes wird die Struktur zum Entfernen der nicht vom Lackmaterial ge schützten Bereiche des Siliciumdioxids behandelt. Dazu wird das Plättchen in eine Lösung von gepufferter Flußsäure einge taucht, wodurch die Kontakt- bzw. Durchführungslöcher 29, 30 und 31 durch die Oxidisolierschicht 28 erzeugt werden, um auf diese Weise elektrische Verbindungen zu dem Drain 25 des Anreicherungs-FETs, zu der oberen Ladungsspeicher-Kondensator- Elektrode aus Polysilicium und zu der Gate-Elektrode 22 aus Polysilicium des Verarmungs-FETs zu ermöglichen. Dies ist in der Fig. 1I gezeigt. Das Source-Gebiet 24 kann natürlich in der oben beschriebenen Weise kontaktiert werden, wo dies erwünscht ist. Die Fig. 2D zeigt auch repräsentative Kontaktlöcher 32 und 33 zu den Source- und Drain-Bereichen 26 bzw. 27 des Ver armungs-FETs. Der verbleibende Photolack oberhalb des geätzten Siliciumdioxids wird dann durch Lösen in einem geeigneten Lösungsmittel entfernt. Nun ist der Drain-Bereich 25 vom n- Typ, der Plattenbereich 23 aus Polysilicium und das Polysili cium-Gate 22 des Verarmungs-FETs in den Kontaktlöchern 29, 30 bzw. 31 zum Kontaktieren freigelegt. Es sei angemerkt, daß die Reihenfolge des Entfernens der nichtoxydierenden Schicht 10 und des Ätzens der Kontaktlöcher 29, 30 und 31 auch umgekehrt werden kann, ohne die am Schluß vorliegende Struktur ernsthaft zu beeinflussen. Das Polysilicium-Gate des Anreicherungs-FETs wurde zuvor freigelegt zum Kontaktieren, indem die oxydations hemmende Schicht in einem Ätzmittel aufgelöst wurde.

Als nächstes wird das hoch leitfähige Material 34 vom metalli schen Typ für die Zwischenverbindungen, welches bevorzugt aus einem Metall besteht, aufgebracht und dann wird das Muster der Zwischenverbindungen aufgezeichnet. Ein Beispiel eines hoch leitfähigen Materials, welches ganz allge mein für Zwischenverbindungen benutzt wird, ist Aluminium, welches relativ kleine Anteile von Verunreinigungen enthalten kann, welche zugemischt werden, um die Elektromigrationseffekte zu vermindern oder um chemische Reaktionen zwischen dem Alu minium und dem Halbleitermaterial, zu welchem der Kontakt her gestellt werden soll, zu verhindern oder zu vermindern. Das hoch leitfähige Material, wie z. B. Aluminium, kann mittels Kathodenzerstäubung oder bevorzugt durch Aufdampfen aufge bracht werden.

Es sei angemerkt, daß eine nicht gezeigte Barrierenschicht zwischen das Aluminium und das Halbleitermaterial aus Silicium oder Polysilicium plaziert werden kann, um chemische Reaktionen zwischen dem Aluminium und dem Halbleitermaterial zu verhindern oder zu reduzieren. Die Barrierenschicht kann aus einem Metall, wie z. B. Titan oder Chrom, oder aus einem intermetallischen Silicid, wie z. B. Platinsilicid oder Palladiumsilicid, bestehen.

Als nächstes wird eine Photolackschicht auf die Struktur auf gebracht. Das Lackmaterial wird unter Anwendung eines vorher festgelegten Maskenmusters, welches in der Fig. 2E gezeigt ist, einer UV-Strahlung ausgesetzt, und die nicht bestrahlten Gebiete des Lacks werden dann weggelöst. Dies ist der fünfte grundle gende lithographische Maskierungsschritt. Dann wird die Struktur behandelt, um die Bereiche des leitfähigen Materials, welches nicht, wie die Fig. 1J zeigt, mit dem Lack bedeckt ist, zu entfernen. Wenn eine Barrierenschicht unter das leitfähige Material gelegt wurde, kann das Muster in dem leitfähigen Material als Ätzmaske für die Ätzbehandlung der Barrierenschicht dienen.

Die Fig. 2E stellt eine Aufsicht auf das Maskenmuster für eine FET-Ein-Element-Speicherzelle und einen Verarmungs-FET dar, welche entsprechend der vorliegenden Erfindung erzeugt worden sind.

Die Ein-Element-Speicherzelle beinhaltet einen Anreicherungs- FET-Schalter und einen Ladungsspeicher-Kondensator. Der Ver armungs-FET kann mit der Speicherzelle oder mit anderen An reicherungs- oder Verarmungs-Bauelementen verbunden sein, um periphere Schaltkreise auf demselben Halbleitersubstrat zu bilden. In der Fig. 2E sind auch die Maskenmuster für reprä sentative elektrische Verbindungen durch Durchführungen zu dem Drain des Anreicherungs-FETs (d. h. für die Bitleitung der Speicherzelle), zu der oberen Elektrode oder Platte des Spei cherkondensators und zu Source-, Gate- und Drain-Bereichen eines Verarmungs-FETs, welche entsprechend der vorliegenden Erfin dung hergestellt worden sind, gezeigt. Solche repräsentativen elektrischen Verbindungen kommen in den peripheren Schaltkreisen vor.

Bei anderen FET-Prozessen, welche ein konventionell geätztes Kontaktloch für die Verbindung zwischen der Metall-Wortleitung und dem Polysilicium-Gate eines Anreicherungs-FETs benutzen, ist eine extreme Genauigkeit bei der Justierung der lithogra phischen Maske für das Kontaktloch zu der lithographischen Maske für das Polysilicium-Gate notwendig. Hinzu kommt, daß, da nur derjenige Bereich des Anreicherungs-Gates, welcher durch das geätzte Kontaktloch freigelegt ist, für die Kontaktierung zur Verfügung steht, eine genaue Justierung zwischen der litho graphischen Maske für das Kontaktloch und der lithographischen Maske für die Verbindungsleitung erforderlich ist. Bei der selbstjustierenden Anreicherungs-Gate-Kon taktmethode, welche hier angewandt wird, wird die gesamte Polysilicium-Gate-Elektrode des An reicherungs-FETs für die Kontaktierung freigelegt und das leitfähige Material muß nur irgendeinen Bereich des Anrei cherungs-Polysilicium-Gates kreuzen, um eine elektrische Ver bindung zu diesem herzustellen. Dadurch reduziert diese tolerierte Fehljustierung wesentlich das erforderliche Maß der Genauigkeit bei der Justierung der lithographischen Maske für das Polysilicium-Anreicherungs-Gate zu der lithographischen Maske für die Zwischenverbindungsleitungen.

Ein weiterer Vorteil der vorliegenden Erfindung besteht noch darin, daß relativ kleinere periphere Schaltkreise mittels der selbstjustierenden Gate-Kontakttechnik hergestellt werden können, als mit den konventionellen geätzten Gate-Kontaktloch- Techniken.

Wie aus dem Stand der Technik bekannt ist, können auch weitere, nicht gezeigte Schichten, wie z. B. eine durch Kathodenzer stäubung aufgebrachte Schicht aus Siliciumdioxid, welche da zu dient, den integrierten Schaltkreis zu passivieren, über der Schicht 34 vom metallischen Typ aufgebracht werden. Da rüber hinaus können, wenn dies erwünscht ist, andere bekannte Maskierungsschritte angewandt werden, um Durchführungslöcher durch die Passivierungsschicht herzustellen, um elektrische Kontakte zu der metallischen Zwischenverbindungsschicht oder zu dem Halbleitersubstrat herzustellen. Wie auch aus dem Stand der Technik bekannt ist, kann die elektrische Verbin dung zu dem Halbleitersubstrat mittels einer metallischen Schicht hergestellt werden, welche mittels Aufdampfens auf die untere oder rückseitige Oberfläche des Halbleitersubstrats 2 niedergeschlagen wird.

Die Fig. 3 zeigt das Verunreinigungsprofil unter der Gate- Elektrode des Verarmungs-Bauteils gemäß der vorliegenden Erfindung, wie es mittels des obenerwähnten numerischen eindimensionalen Computermodells von Morehead vorhergesagt wird. Dasselbe Profil wird unter der oberen Elektrode des Ladungsspeicherkondensators in der Ein-Element-Speicherzelle entstehen. Das dargestellte Profil ist dasjenige, welches nach der Vollendung aller Ver fahrensschritte vorliegt. Im Augenblick gibt es keine experi mentelle Technik, welche eine genaue Messung von solchen Kon zentrationsprofilen von gering dotierten Bereichen ermöglicht. Die Dotierung des Verarmungskanals, gemäß der Fig. 3, besteht aus drei Teilen: Der einheitlichen Bordotierung des Substrats vom p-Typ, der p³¹-Dotierung des Verarmungskanals vom n-Typ und der B¹¹-Dotierung des Anreicherungs-Kanals vom p-Typ. Die zwei Dotierungskonzentrationen für die Kanäle werden bevorzugt mittels Ionenimplantation erzeugt und werden dazu benutzt, um die Gate-Schwellspannung des FETs zu mehr positiven (im Falle der Implantation vom p-Typ) oder zu mehr negativen (im Falle der Implantation vom n-Typ) Spannungswerten zu ver schieben. Wenn die Dotierungskonzentration des Substrats vom p-Typ hinreichend hoch ist (beispielsweise etwa 2,5 × 10^-16 cm^-3) wird die Schwellspannung des Verarmungs-FETs in der Grö ßenordnung von 1 bis 2 Volt liegen und es ist dann keine zu sätzliche Dotierung vom p-Typ in dem Anreicherungs-Kanalbereich notwendig. In dem hier betrachteten Beispiel ist eine Dotierung des Substrats von 7,5 × 10^-15cm^-3 angenommen und deshalb wer den sowohl die Anreicherungs-Kanal- als auch die Verarmungs- Kanal-Implantierung angewandt. Bei dem Verfahren gemäß der vor liegenden Erfindung erfolgt, wenn sie benutzt wird, die Implan tation vom p-Typ für den Anreicherungskanal in den Kanalbereichen sowohl der Anreicherungs- als auch der Verarmungs-FETs. Die Implantation vom n-Typ für den Verarmungskanal erfolgt nur in dem Kanalbereich des Ver armungs-FETs. Die Schwellspannung des Verarmungs-FETs liegt in der Größenordnung von -3 Volt. Bevorzugt werden die Implan tationen für die Herstellung der Kanalbereiche nach der Bildung der Gate-Isolation, welche in dem Beispiel der Fig. 3 50 nm dick war, durchgeführt.

Die Fig. 4 zeigt ein Schaltkreisdiagramm eines Verarmungs-FETs (D) und von drei Anreicherungs-FETs (E), welche so untereinander verbunden sind, daß sie einen Treiberschaltkreis bilden. Solch ein Schaltkreis könnte beispielsweise dazu benutzt werden, um den elektrischen Strom zu der Wort leitung einer Ein-Element-Speicherzelle bereitzustellen. Das Verarmungs-Bauteil dient in diesem Beispiel als ein nicht lineares Lastbauteil, um relativ mehr Strom pro Zeiteinheit und einen größeren Voltbereich während des An- und Ausschaltzeitzyklus bereit zustellen, als ein vergleichbares Lastelement von der Anrei cherungsart. Die Last der Verarmungsart ist auch einer line aren Widerstandslast sowohl bezüglich der Schaltgeschwindigkeit als auch der Schaltkreisdichte überlegen. Der in der Fig. 4 gezeigte Schaltkreis wurde mittels des erfindungsgemäßen Ver fahrens hergestellt, welches sowohl Anreicherungs- als auch Verarmungs-FETs herzustellen erlaubt.

Die Fig. 5 zeigt eine andere Anwendung der vorliegenden Erfin dung. In diesem Fall wird der Verarmungs-FET (D) als ein Strombegrenzer benutzt, der dazu dient, die Gleichvorspannung an die obere Kondensator-Elektrode, welche eine Inversions schicht auf dem Siliciumsubstrat unter der oberen Kondensator- Elektrode einer Ein-Element-Speicherzelle aufrechterhält, zu legen. Ohne das Bauteil von der Verarmungsart würde im Falle eines Oxidrisses oder -defekts ein großer Strom von der oberen Elektrode zu der unteren Elektrode fließen, da die obere Elektrode absolut gesehen, auf einem höheren Po tential als das Substrat liegt. Die Anwendung des Bauteils von der Verarmungsart begrenzt den Defekt-Leckstrom. Diese Zellen sind dann auf dem Plättchen (Chip) nicht zugänglich bzw. benutzt, d. h., sie bleiben in Ruhe und beeinflussen nicht die Chip-Operation, solange ihr Leckstromniveau tolerierbar ist.

Ein wichtiger Aspekt ist es, daß die Elektrodenstruktur des Bauteils der Verarmungsart auch dazu benutzt werden kann, um eine Elektrodenstruktur in einem Ladungs- Speicherkondensator in einer Ein-Element-Speicherzelle bereit zustellen. Zusätzlich zu den daraus resultierenden strukturellen Vorteilen, wie z. B. der Bereitstellung einer oberen Elektrode, über welcher eine dicke Oxidisolation gebildet wird und einem selbst-registrierenden Gate-Kontakt zu dem FET-Schalter in der Zelle, bietet die Verwendung einer Schicht vom n-Typ niedriger Konzentration als untere Elektrode der Ladungsspeicher-Konden satoren bestimmte Vorteile beim Vorspannen (biasing). In be sonderen anderen bekannten Bauteilen, in welchen der Ladungs speicher-Kondensator zusammen mit der Anreicherungs-Gate-Elektro den-Struktur gebildet wird, ist ein zusätzliches Spannungs niveau für die obere Kondensator-Elektrode erforderlich, um eine Inversionsschicht unter der Elektrode an der Oberfläche des Halbleitersubstrats aufrechtzuerhalten. Im allgemeinen ist die an die obere Kondensator-Elektrode gelegte Spannung absolut gesehen größer als die an die Wortleitung gelegte Spannung und im Vorzeichen verschieden von derjenigen Spannung, welche an das Halbleitersubstrat gelegt ist. Wenn die Dotierung, welche dazu benutzt wird, um die Kanaldotierung für den Verarmungs- FET bereitzustellen, auch dazu benutzt wird, um die untere Elektrode des Ladungsspeicher-Kondensators bereitzustellen, wird die notwendige Schwell spannung, um eine Inversionsschicht an der Oberfläche zu er zeugen, erniedrigt und eine niedrigere Spannung wird für die obere Kondensator-Elektrode erforderlich. Diese Reduzierung der benötigten Spannung für die obere Kondensator-Elektrode macht es möglich, die Wortleitung und die obere Kondensator- Elektrode auf demselben Spannungsniveau zu betreiben. Dies reduziert in vorteilhafter Weise zwei unterschiedliche Span nungsniveaus zu einem Spannungsniveau. Zusätzlich wird die erforderliche Höhe der Vorspannung an der oberen Elektrode des Kondensators reduziert. Dies wiederum erniedrigt die elektri sche Feldstärke in der dielektrischen Isolation des Konden sators und führt dadurch zu Schaltkreisen mit höherer Zuver lässigkeit.

Claims

1. Verfahren zum Herstellen einer Halbleiterstruktur, welche mindestens zwei von einem Halbleitersubstrat mittels Isolierschichten getrenn te Elektroden aus dotiertem Polysilicium aufweist, bei dem

a) Feldoxidbereiche (3) auf der Oberfläche eines Halbleitersubstrats (1) vom ersten Leitfähigkeitstyp oder ganz oder teilweise in dieses eingelegt erzeugt werden, wobei die Feldoxidbereiche (3) festgelegte Gebiete der Halbleiteroberfläche einfassen,
b) auf dieser Struktur dann eine erste Isolierschicht (7), darauf eine erste dotierte Polysiliciumschicht (8) aufgebracht werden,
c) darauf eine oxydiationshemmende Schicht (10) in der Weise erzeugt wird, daß sie später leicht wieder entfernt werden kann,
d) die oxydationshemmende Schicht (10) selektiv so weit entfernt wird, daß nur ein den Abmessungen und der Lage der aus der ersten Polysiliciumschicht (8) zu erzeugenden Elektroden (13), welche Gate-Elektroden für Anreicherungs-Feldeffekttransistoren sind, entsprechendes und auf die Muster der weiteren zu erzeu genden Elektroden und der Feldoxidbereiche (3) abgestimmtes Muster übrig bleibt,
e) daraufhin die darunterliegenden Schichten (8, 7) unter Be nutzung der darüberliegenden als Maske selektiv entfernt werden,
f) dann die Struktur zur Erzeugung von Oberflächenbereichen (14, 16 und unter Umständen 15) vom zweiten Leitfähigkeitstyp im Substrat mittels thermischer Diffusion oder Ionenimplantation dotiert wird, wobei die erzeugten Elektroden (13) und die Feldoxidbereiche (3) als Maske dienen und die Oberflächen bereiche Kanalbereiche (14) von Verarmungs-Feldeffekttransi storen und unter Umständen untere Kondensatorelektroden (15) von Ladungsspeicherkondensatoren bilden,
g) direkt vor oder nach der Dotierung gemäß Schritt f eine zweite Isolierschicht (18), darauf eine zweite dotierte Polysilicium schicht (19) aufgebracht werden,
h) anschließend die zweite dotierte Polysiliciumschicht (19) selektiv entfernt wird, so daß nur die Elektroden (23 und unter Umständen 22) übrig bleiben, welche die Gate-Elektroden von Verarmungs-Feldeffekttransistoren und unter Umständen die oberen Kondensatorelektroden von Ladungsspeicherkonden satoren bilden,
i) dann, wobei die zweite Isolierschicht (18), wo sie freiliegt, entweder beibehalten oder vorher entfernt wird, das bereits dotierte Halbleitermaterial unter Benutzung der Elektroden (13, 23 und unter Umständen 22) und der Feldoxidbereiche (3) einer zusätzlichen Dotierung, welche den zweiten Leitfähigkeitstyp erzeugt, unterworfen wird, wobei die Source- und Draingebiete (24, 25, 26, 27) der Anreicherungs- und Verarmungs-Feldeffekttransistoren erzeugt werden,
j) daraufhin eine dritte Isolierschicht (28) unter Aussparung der oxydationshemmenden Schicht (10) aufgebracht wird,
k) anschließend die oxydationshemmende Schicht (10) entfernt wird,
l) dann Kontaktlöcher (29, 30, 31, 32, 33) in der dritten Isolierschicht (28) hergestellt werden und schließlich
m) ein Leiterzugmuster (34) vom metallischen Typ zur Her stellung der notwendigen Verbindungen und Kontakte aufgebracht wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Feldoxidbereiche (3) und die Isolationsschich ten (7, 18, 28) aus SiO₂ hergestellt werden und daß die oxydationshemmende Schicht (10) aus einem Material aus der Gruppe Siliciumnitrid, Aluminiumnitrid, Bornitrid, Aluminiumoxid und Siliciumcarbid hergestellt wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die SiO₂-Schichten durch thermische Oxydation von Silicium erzeugt werden.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß vor dem Aufbringen der ersten Polysiliciumschicht (8) die Halbleiteroberflächenbereiche (5 bzw. 6) zusätzlich mit einer Verunreinigung vom ersten Typ dotiert werden.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß als Verunreinigung vom ersten Typ eine Verun reinigung vom p-Typ verwendet wird.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Polysiliciumschichten (8, 19) mit einer Verunreinigung vom zweiten Typ dotiert werden.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß, wenn als Verunreinigung vom zweiten Typ eine Verunreinigung vom n-Typ verwendet wird, zur Dotie rung der Polysiliciumschichten (8, 19) eine POCl₃- Schicht auf die Polysiliciumschichten (8, 19) auf gebracht und dann auf etwa 870°C erhitzt wird.

8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die selektiven Dotierungen des Halbleiter substrats (2) mit einer Verunreinigung vom zweiten Typ mittels Ionenimplantation vorgenommen werden.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß, wenn das Halbleitersubstrat (2) vom p-Typ ist und einen spezifischen Widerstand von 2 Ohm · cm hat, die erste Dotierung mittels einer p³¹-Implan tation mit einer Energie von 50 KeV und einer Dosis von 10¹² Atomen/cm², die zweite Dotierung mit einer Verunreinigung vom zweiten Typ mittels einer As⁷⁵- Implantation mit einer Energie von 100 KeV und einer Dosis von 4 × 10¹⁵ Atomen/cm² vorgenommen werden.

10. Anwendung des Verfahrens nach einem der Ansprüche 1 bis 9 zur Herstellung einer integrierten Schal tung, die FET-Ein-Element-Speicherzellen und An reicherungs- und Verarmungs-Feldeffekttransistoren enthält.