DE2642431C2 - - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Spannungs­ übersetzung einer vorgegebenen Gleichspannung mit Hilfe von mindestens zwei in Reihe geschalteten und aus einem Kondensator und einem MOS-FET bestehenden Vervielfacherstufen, entsprechend dem Oberbegriff des Patentanspruchs.

Es ist bereits eine Schaltungsanordnung dieser Art bekannt (DE-OS 23 47 404), wobei innerhalb einer Vervielfacherstufe auch ein Inverter Verwendung findet (Fig. 4A und 7A), welcher Inverter durch zwei in Reihe liegende komplementäre MOS-FET verwirklicht sein kann (Seite 34 in Verbindung mit Fig. 37). Bei der bekannten Schaltungsanordnung, die auch als Booster- Schaltung bezeichnet wird, können mehrere in Reihenschaltung angeordnete Stufen Verwendung finden, wobei die Ausgangs­ spannung einer Stufe als Versorgungsspannung der nächsten Stufe genutzt wird. Mit einer bekannten Schaltungsanordnung dieser Art kann die Anzahl der erforderlichen Dioden ver­ ringert werden. Bei Schaltungsanordnungen dieser Art (Fig. 28 und 29) wird noch als nachteilig angesehen, daß eine zusätz­ liche Booster-Schaltung (2003 beziehungsweise 3005) hinzuge­ fügt werden muß, um eine konstante Ausgangsspannung zu er­ halten.

Es sind auch andere Schaltungsanordnungen vergleichbarer Art bekannt, wobei für spezielle Zielsetzungen nur zusätzliche MOS-Einrichtungen und Kondensatoren erforderlich sind (GB 12 10 439), so daß die gesamte Anordnung als einheitliche integrierte Schaltungsstruktur hergestellt werden kann.

Daraus bekannte Spannungsübersetzer dieser Art enthalten eine Einheit, die eine Diode und einen Kondensator aufweist (Fig. 3A). Dabei besteht die Schwierigkeit, daß derartige Schaltungen nicht ohne weiteres als integrierte Schaltungen herstellbar sind, insbesondere im Hinblick auf eine wünschenswerte Miniaturisierung. Ferner sind die Kosten für die erforderlichen Schaltungselemente verhältnismäßig hoch, was insbesondere bei einer Verwendung in elektroni­ schen Uhren oder Taschenrechnern nachteilig ist.

Es ist deshalb Aufgabe der Erfindung, eine Schaltungsan­ ordnung zur Spannungsübersetzung der eingangs genannten Art derart zu verbessern, daß Dioden nicht erforderlich sind und mit einem möglichst geringen schaltungstechnischen Auf­ wand eine miniaturisierte integrierte Schaltung herstellbar ist.

Diese Aufgabe wird bei einer Schaltungsanordnung der eingangs genannten Art erfindungsgemäß durch den Gegenstand des Patent­ anspruchs gelöst.

Bei einer derartigen Schaltungsanordnung finden deshalb MOS-FET zum Schalten der ersten MOS-FETS Verwendung, so daß es bei einer derartigen Schaltungsanordnung möglich ist, eine konstante verstärkte Ausgangsspannung ohne Verwendung einer zusätzlichen Schaltung zu erzielen.

Durch die Erfindung wird vorteilhafterweise eine Spannungs­ übersetzungsschaltung kleiner Größe geschaffen, welche bei Anwendung bei elektronischen Uhren und Rechnern deren Ausmaße klein halten läßt. Die erfindungsgemäße Spannungsübersetzungs­ schaltung verwendet vorteilhafterweise MOS-FET's. Durch die Verwendung von mehreren Vervielfacherstufen, die in Reihe geschaltet sind, sowie durch die Benutzung der Ausgangs­ spannung der vorangehenden Stufe als Normalspannung für die nächste Stufe läßt sich eine gewünschte Spannungsübersetzung erreichen.

Im folgenden werden bevorzugte Ausführungsformen der Er­ findung zur Erläuterung weiterer Merkmale anhand von Zeichnungen beschrieben. Es zeigt

Fig. 1 eine Ausführungsform einer Schaltung zur Spannungsübersetzung mit Vervielfacherstufen,

Fig. 2 die Spannungen an bestimmten Abschnitten der Schaltung nach Fig. 1,

Fig. 3 eine Ausführungsform einer Schaltung zur Spannungsübersetzung die drei Stufen enthält,

Fig. 4 eine weitere Schaltung mit zwei Stufen,

Fig. 5 Spannungsdiagramme bzw. Wellenformen zur Erläuterung der Arbeitsweise der Schaltung nach Fig. 4,

Fig. 6 eine weitere Schaltung mit drei Stufen,

Fig. 7 Spannungsdiagramme bzw. Wellenformen zur Erläuterung der Arbeitsweise der Schaltung nach Fig. 6; und

Fig. 8 ein Blockschaltbild einer elektronischen Uhr mit einer erfindungsgemäßen Schaltung.

Die erfindungsgemäße Schaltung zur Spannungsübersetzung läßt sich in einer elektronischen Uhr oder einem Handrechner verwenden und soll deshalb als integrierte Schaltung herstellbar sein.

Fig. 1 zeigt eine Ausführungsform einer Spannungsübersetzungsschaltung, die zwei Stufen 1 und 2 enthält.

Wie aus Fig. 1 weiter hervorgeht, bildet ein P-Kanal-MOS- Feldeffekttransistor 3 und ein N-Kanal-MOS-Feldeffekttransistor 4 einen Inverter für die Stufe 1, wobei die Gate- und Drain-Elektroden jeweils miteinander verbunden sind; die Gate-Elektrode ist mit einem Anschluß 13 verbunden, während die Drain-Elektrode mit der Gate- Elektrode eines N-Kanal-MOS-Feldeffekttransistors 5 verbunden ist, um die Spannungsübersetzungseinheit 1 zu vervollständigen.

Weiterhin ist die Source-Elektrode des Feldeffekttransistors 3 an einen Anschluß 16 angeschlossen, während die Source-Elektrode des Feldeffekttransistors 4 mit der Source-Elektrode des Feldeffekttransistors 5 sowie mit einer Elektrode eines ersten Kondensators 6 verbunden ist, wodurch die Spannungsübersetzungseinheit 1 gebildet wird. Die Drain-Elektrode des Feldeffekttransistors 5 ist an einen Anschluß 14 angelegt und die zweite Elektrode des Kondensators 6 ist mit dem Anschluß 15 verbunden. Zur Bildung des Inverters der weiteren Stufe (Spannungsübersetzungseinheit) 2 sind ein P-Kanal-MOS- Feldeffekttransistor 8 und ein N-Kanal-MOS-Feldeffekttransistor 9 vorgesehen; die Gate-Elektroden sowie die Drain- Elektroden letzterer Feldeffekttransistoren sind jeweils miteinander verbunden; der Gate-Elektrodenanschluß beiden Feldeffekttransistoren 8, 9 ist an einen Verbindungspunkt 7 zwischen den Drain-Elektroden der Feldeffekttransistoren 3 und 4 der Spannungsübersetzungseinheit 1 angelegt, während der Drain-Elektrodenanschluß an die Gate-Elektrode des N-Kanal-MOS-Feldeffekttransistors 10 angeschlossen ist, der ebenfalls in der Spannungsübersetzungseinheit 2 vorgesehen ist.

Die Source-Elektrode des Feldeffekttransistors 8 der zweiten Spannungsübersetzungseinheit 2 ist mit einem Anschluß 16 verbunden, während die Source-Elektrode des N-Kanal-MOS- Feldeffekttransistors 9 an die Source-Elektrode des zweiten N-Kanal-MOS-Feldeffekttransistors 10 angeschlossen sowie mit einer Elektrode eines Kondensators 11 und einem Anschluß 17 verbunden ist. Die Drain-Elektrode des Feldeffekt­ transistors 10 ist mit den Source-Elektroden der Feldeffekt­ transistoren 4 und 5 sowie mit einem Verbindungspunkt 20 ver­ bunden, der an die eine Elektrode des ersten Kondensators 6 führt; die andere Elektrode des zweiten Kondensators 11 ist an einen Anschluß 18 angelegt.

Unter Bezugnahme auf die Anschlüsse 13 bis 17 ergibt sich folgendes:
Die Anschlüsse 16 und 18 sind an einen hohe Spannung aufwei­ senden Punkt einer Spannungsquelle angeschlossen, wogegen der Anschluß 14 mit einem Punkt mit niedriger Spannung in Verbindung steht. Der Anschluß 13 bil­ det einen solchen Anschluß, an welchen ein Eingangssignal zur Ansteuerung einer Spannungsübersetzungsschaltung ange­ legt wird; beispielsweise kann ein Teilersignal einer Oszilla­ torschaltung als Eingangssignal an den Anschluß 13 angelegt werden. An den Anschluß 15 wird ein Signal angelegt, welches eine Phasendifferenz von 180° gegenüber demjenigen Signal auf­ weist, das an den Anschluß 13 angelegt wird. Die Klemme 17 bildet den Ausgang der Spannungsübersetzungsschaltung und liefert ein erhöhtes Ausgangssignal.

Der vorstehend erläuterte Schaltungsaufbau der erfindungs­ gemäßen Spannungsübersetzungsschaltung arbeitet wie folgt:
Die Spannung der Speisequelle beträgt 1 V, wobei an der Klemme 16 eine Spannung von 0 V auftritt; die Spannung am Anschluß 14 beläuft sich auf - 1 V und die Spannung am An­ schluß 18 beträgt 0 V. Die Spannung am Anschluß 17 beträgt etwa - 1 V auf Grund der Ladung des Kondensators 11 über eine parasitäre Diode, welche durch die Feldeffekttransisto­ ren 5 und 10 gebildet ist; in ähnlicher Weise beträgt die Spannung am Verbindungspunkt 18 etwa - 1 V. Wenn bei Vor­ liegen dieser Bedingungen eine Spannung am Eingang 13 - 1 V wird, wenn außerdem eine Spannung am Eingang 15 0 V wird, dann wird der Feldeffekttransistor 3 in den EIN-Zustand ge­ schaltet, sobald dessen Schwellenspannung VTP kleiner als 1 V ist, und der Feldeffekttransistor 4 wird in den AUS-Zu­ stand, d. h. Sperrzustand geschaltet, sobald die Speise­ spannung der Spannungsquelle gleich der Gate-Spannung ist. Die Spannung am Verbindungspunkt 7 wird demzufolge gleich 0 V und der Feldeffekttransistor 5 wird in den EIN-Zustand verbracht, wenn dessen Schwellenspannung VTN kleiner als 1 V ist. Außerdem gelangt bei Vorliegen einer Spannung von 0 V am Verbindungspunkt 7 der Feldeffekttransistor 8 in den AUS- Zustand und der Feldeffekttransistor 9 in den EIN-Zustand. Die Source- und Gate-Spannungen des Feldeffekttransistors 10 sind gleich, wodurch der N-Kanal-MOS-Feldeffekttransistor ge­ sperrt wird.

Wenn am Anschluß 15 eine Spannung von 0 V vorliegt, wird der Kondensator 6 über den Feldeffekttransistor 5 im EIN- Zustand aufgeladen und die Spannung am Verbindungspunkt 20 wird gleich -1 V, wodurch der Kondensator 6 eine derartige Ladung erhält, die dem Potentialabfall von 1 V ent­ spricht.

Wird das Eingangssignal invertiert und beträgt die Spannung am Anschluß 13 - 0 V und am Anschluß 15 - 1 V, wodurch der Feld­ effekttransistor 3 in den Sperr- oder AUS-Zustand geschal­ tet wird, dann wird der Feldeffekttransistor 4 in den EIN- Zustand verbracht. Die Source- und Gate-Spannungen des Feld­ effekttransistors 5 sind demzufolge gleich, wodurch dieser Feldeffekttransistor 5 in den AUS-Zustand geschaltet wird.

Der erste Kondensator 6 wird nicht plötz­ lich entladen, wodurch die Spannung am Anschluß 18 auf - 2 V abfällt, wenn die Spannung am Anschluß 15 auf - 1 V geändert wird. Die Spannung am Anschluß 7 ergibt sich zu - 2 V und demzu­ folge schaltet der Feldeffekttransistor 8 in den EIN-Zustand, wogegen der Feldeffekttransistor 9 in den AUS-Zustand ge­ schaltet wird. Die Spannung am Verbindungspunkt 12 wird demzufolge gleich 0 V, so daß der N-Kanal-MOS-Feldeffekttransistor 10 in den EIN-Zustand geschaltet wird.

Der zweite Kondensator 11 wird über den Feldeffekttransistor 10 geladen, so daß dieser im EIN-Zustand gehalten wird und die Spannung am Anschluß 17 wird kleiner als - 1 V. Zu diesem Zeitpunkt entlädt sich der erste Kondensator 6.

Wenn das Eingangssignal invertiert ist, liegt am Anschluß 13 eine Spannung von - 1 V vor. Wenn am Anschluß 15 eine Spannung von 0 V auftritt, lädt sich der Kondensator 6 um eine Fehlladung auf. Bei invertiertem Eingangssignal wird eine Ladung zum zweiten Kondensator 11 übertragen.

Gemäß vorstehender Erläuterung wird der Kondensator 11 langsam aufgeladen, so daß eine zweifache Spannung der Speise­ spannungsquelle am Anschluß 17 erzeugt wird. Zwischen die Anschlüsse 16 und 17 wird eine Last gelegt und der Kondensator 11 wird durch eine wiederholte Schalttätigkeit trotz der Entladung des zweiten Kondensators 11 geladen, wodurch die Ausgangsspannung auf einem konstanten Wert gehalten wird.

Fig. 2 zeigt die Spannungsformen während des Normalzustands. Gemäß der Erfindung läßt sich jeder Feldeffekttransistor einfach in logischen, integrierten Schaltungen und integrierten Rechenschaltungen anordnen, die bei einer elektronischen Uhr und einem Handrechner verwendet werden sollen, wobei nur der Kondensator als unabhängiges, zusätzliches Element erforderlich ist; der Raum- bzw. Platzbedarf der Spannungsübersetzungsschaltung für eine elektronische Uhr und einen Rechner wird demzufolge erheblich reduziert und die Kosten werden gesenkt. Außerdem ist es möglich, mehr als eine zweifache Spannungsübersetzung bzw. Spannungserhöhung durch eine kontinuierliche Verbindung mehrerer Spannungs­ übersetzungseinheiten zu erhalten.

Fig. 3 zeigt eine Ausführungsform der Erfindung, in welcher eine dreifache Spannungsübersetzungsschaltung vorgesehen ist, die eine dritte Spannungsübersetzungseinheit 19 auf­ weist.

Unter Bezugnahme auf Fig. 4 wird eine weitere Ausführungs­ form der erfindungsgemäßen Schaltung dargestellt. Fig. 4 zeigt eine Schaltung zur zweifachen Spannungsübersetzung. Mit 40 ist eine Spannungsübersetzungseinheit, mit 41 eine zweite Spannungsübersetzungseinheit bezeichnet. Die erste Spannungsübersetzungseinheit 40 weist einen P-Kanal-MOS- Feldeffekttransistor 42 als Schaltelement auf, dessen Source- Elektrode mit einem hohe Spannung aufweisenden Punkt 50 einer Standard-Speisespannungsquelle verbunden ist. Ein Eingangsimpuls Φ₁ wird an den Feldeffekttransistor 42 an­ gelegt; die Drain-Elektrode eines N-Kanal-MOS-Feldeffekt­ transistors 43 ist an die Drain-Elektrode des Feldeffekt­ transistors 42 angeschlossen und die Source-Elektrode eines N-Kanal-MOS-Feldeffekttransistors 44 ist mit der Source- Elektrode des Feldeffekttransistors 43 verbunden. Die Feld­ effekttransistoren 43 und 44 werden im folgenden als erste bzw. zweite Feldeffekttransistoren bezeichnet. Die Drain- Elektrode des Feldeffekttransistors 44 steht mit einem Punkt 45 für eine niedrige Spannung der Standard-Speise­ quelle in Verbindung, an den auch die Gate-Elektrode des Feldeffekttransistors 43 angeschlossen ist; die Source- Elektrode des Feldeffekttransistors 44 ist - ebenso wie die Source-Elektrode des Feldeffekttransistors 43 - an einen gemeinsamen Verbindungspunkt 46 angeschlossen. Ein inver­ tiertes Signal des Eingangsimpulses Φ₁ wird über einen In­ verter 48 und einen Kondensator 47 an den Verbindungspunkt 46 angelegt. Die zweite Spannungsübersetzungseinheit 2 ent­ hält einen P-Kanal-MOS-Feldeffekttransistor 49, dessen Source-Elektrode an einen Punkt 50 hoher Spannung der Spei­ sespannungsquelle angeschlossen ist, und zwar in ähnlicher Weise, wie dies bei der ersten Spannungsübersetzungseinheit angedeutet ist. Ein gegenüber dem Eingangsimpuls Φ₁ inver­ tiertes Signal wird über den Inverter 48 an die Gate-Elek­ trode eines P-Kanal-MOS-Feldeffekttransistors 49 angelegt; die Gate-Elektrode eines als erster Feldeffekttransistor bezeichneten N-Kanal-MOS-Feldeffekttransistors 51 der zwei­ ten Spannungsübersetzungseinheit 41 ist an die Drain-Elek­ trode des Feldeffekttransistors 49 angeschlossen, während die Drain-Elektrode eines als zweiter Feldeffekttransistor bezeichneten N-Kanal-MOS-Feldeffekttransistors 52 mit der Drain-Elektrode des Feldeffekttransistors 49 verbunden ist.

Die Drain-Elektrode des Feldeffekttransistors 51 ist zusam­ men mit der Gate-Elektrode des Feldeffekttransistors 52 an den gemeinsamen Verbindungspunkt 46 des ersten und zwei­ ten Feldeffekttransistors 44 bzw. 43 der ersten Spannungs­ übersetzungseinheit 40 angeschlossen; die Source-Elektrode des Feldeffekttransistors 51 ist zusammen mit der Source- Elektrode des Feldeffekttransistors 52 mit der Klemme 53 verbunden. Die eine Elektrode eines Kondensators 54 ist an den Ausgang 53 angeschlossen - die andere Elektrode des Kon­ densators 54 liegt an dem eine hohe Spannung aufweisenden Punkt 50 einer Standard-Spannungsspeisequelle an -, wodurch eine Spannung zwischen dem Ausgangsanschluß 53 und dem Punkt 50 übersetzt bzw. erhöht wird.

Im folgenden wird unter Bezugnahme auf das Spannungsdiagramm nach Fig. 5 die Arbeitsweise der erfindungsgemäßen Spannungs­ übersetzungsschaltung erläutert. Gemäß Fig. 5 wird ein Ein­ gangsimpuls Φ₁ an die Gate-Elektrode des Feldeffekttran­ sistors 42 der ersten Einheit 40 angelegt; der invertierte Impuls der vom Inverter 48 erzeugt wird, gelangt zum Feldeffekttransistor 49 der zweiten Spannungsübersetzungs­ einheit 41 und zum Kondensator 44. In dem oben erläuterten Zustand wird unter der Voraussetzung, daß die Spannung am Punkt 50 der Speisequelle 0 V beträgt und die Spannung am Punkt 45 - 1 V beträgt, der Feld­ effekttransistor 42 bei einer Spannung von - 1 V des Eingangs­ impulses Φ₁ in den EIN-Zustand verbracht; der Feldeffekt­ transistor 44 gelangt in den EIN-Zustand, wodurch die Span­ nung am Anschluß 46 - 1 V wird, wobei zu diesem Zeitpunkt die Spannung am Kondensator 47 und demzufolge an der Ausgangs­ seite des Inverters 48 0 V ist. Wenn die Spannung des Ein­ gangsimpulses Φ₁ auf 0 V geändert wird, wird der Feldeffekt­ transistor 42 in den AUS-Zustand geschaltet und die Spannung am Anschluß 46 wird auf - 2 V erniedrigt, und zwar entsprechend der geän­ derten Spannung von - 1 V am Kondensator 47 an der Ausgangs­ seite des Inverters 48. Der Feldeffekttransistor 44 gelangt in den AUS-(Sperr-)Zustand und der Feldeffekttransistor 43 wird in den EIN-Zustand geschaltet. Wenn die Spannung des Eingangsimpulses Φ₁ auf - 1 V geändert wird, gelangt der Feld­ effekttransistor 42 und der Feldeffekttransistor 44 in den EIN-Zustand, wodurch die Spannung am Anschluß 46 auf - 1 V entsprechend dem AUS-Zustand des Feldeffekttransistors 43 geändert wird. Fig. 5 zeigt die Spannungsänderung am An­ schluß 46 durch die mit 8 a bezeichnete Wellenform. Wenn die Spannung des invertierten Eingangsimpulses an der Gate- Elektrode des Feldeffekttransistors 49 - 1 V beträgt, werden der in der zweiten Einheit 41 angeordnete Feldeffekttran­ sistor 49 in den EIN-Zustand und der Feldeffekttransistor 51 ebenfalls in den EIN-Zustand geschaltet. Die Spannung am Ausgang 53 wird zu - 2 V, wobei zu diesem Zeitpunkt die Span­ nung am Anschluß 46 - 2 V beträgt. Wenn anschließend die Span­ nung des invertierten Eingangsimpulses 0 V wird, werden der Feldeffekttransistor 49 und 51 in den AUS-Zustand und der Feldeffekttransistor 52 in den EIN-Zustand geschaltet.

Bei Vorliegen obiger Bedingung wird keine elektrische Lei­ stung am Ausgang 53 abgegeben, jedoch hält der Ausgang 53 eine Spannung von - 2 V aufrecht, und zwar durch die Ladung des Kondensators 54. Fig. 5 veranschaulicht weiterhin eine Wellenform 15 a, welche die Spannung am Ausgang 53 repräsen­ tiert. Auf diese Weise ist es möglich, eine zweifach über­ setzte bzw. erhöhte Spannung dadurch zu erhalten, daß die erste Spannungsübersetzungseinheit 40 in Serie zur zweiten Spannungsübersetzungseinheit 42 geschaltet wird.

Fig. 6 zeigt eine weitere Ausführungsform der Erfindung, mit welcher eine um das Dreifache erhöhte Spannung erhalten wer­ den kann. Mit 50′ ist eine erste Spannungsübersetzungseinheit, mit 51′ eine zweite und mit 52′ eine dritte derartige Einheit bezeichnet. Die erste Einheit 50′ enthält einen P-Kanal-Feld­ effekttransistor als Schaltelement, dessen Source-Elektrode an einen eine hohe Spannung aufweisenden Punkt 54′ einer Standard-Spannungsspeisequelle angeschlossen ist. Ein Ein­ gangsimpuls Φ₂ wird an die Gate-Elektrode eines P-Feldeffekt­ transistors 53′ angelegt und die Gate-Elektrode eines N-Feld­ effekttransistors 55′ als einem ersten MOS-Feldeffekttran­ sistor ist an die Drain-Elektrode des Feldeffekttransistors 53 angeschlossen; eine Drain-Elektrode eines als zweitem MOS-Feldeffekttransistor verwendeten N-Kanal-Feldeffekt­ transistors 56 ist mit der Drain-Elektrode des P-Feld­ effekttransistors 53′ verbunden. Die Drain-Elektrode des Feldeffekttransistors 55 ist an einen Punkt 56′ niedriger Spannung der Standard-Speisespannungsquelle zusammen mit der Gate-Elektrode des N-Feldeffekttransistors 56 ange­ schlossen, während die Source-Elektrode des Feldeffekt­ transistors 55′ zusammen mit der Source-Elektrode des Feld­ effekttransistors 56 an einem gemeinsamen Anschluß 57 ange­ schlossen ist. Ein durch einen Inverter 58 invertierter Eingangsimpuls wird über einen Kondensator 59 an den Anschluß 57 gelegt.

Die zweite Spannungsübersetzungseinheit 51′ enthält einen P- Feldeffekttransistor 60 als Schaltelement, dessen Source- Elektrode an den Punkt 54′ angeschlossen ist. Ein Eingangs­ impuls Φ₂ wird über einen Inverter 58 an die Gate-Elektrode des Feldeffekttransistors 60 angelegt; die Gate-Elektrode ei­ nes als erster MOS-Feldeffekttransistor vorgesehenen N-Feld­ effekttransistors 61 der zweiten Spannungsübersetzungsein­ heit 51′ ist an die Drain-Elektrode des P-Feldeffekttransistors 60 angeschlossen, während die Drain-Elektrode eines als zwei­ ter MOS-Feldeffekttransistor vorgesehenen N-Feldeffekttran­ sistors 62 mit der Drain-Elektrode des Feldeffekttransistors 60 verbunden ist. Die Drain-Elektrode eines N-Feldeffekt­ transistors 61 ist zusammen mit der Gate-Elektrode des N-Feldeffekttransistors 62 an eine gemeinsame Verbindung 57 zwischen dem ersten und zweiten N-Feldeffekttransistor 55′ und 56 der ersten Spannungsübersetzungseinheit 50′ angeschlos­ sen; die Source-Elektrode des Feldeffekttransistors 61 liegt ebenso wie die Source-Elektrode des Feldeffekttransistors 62 am Anschluß 63 an. Der Eingangsimpuls Φ₂ wird über Inverter 64 und 65 sowie einen Kondensator 66 an den Anschluß 63 an­ gelegt.

Die dritte Einheit 52 ist ähnlich der zweiten Einheit und weist als Schaltelement einen P-Feldeffekttransistor 67 auf, dessen Source-Elektrode an den Punkt 54′ angeschlossen ist. Ein vom Inverter 65 erzeugtes Impulssignal wird an die Gate-Elek­ trode des Feldeffekttransistors 67 angelegt und die Gate- Elektrode eines als erster MOS-Feldeffekttransistor der dritten Einheit 52′ vorgesehenen N-Feldeffekttransistors 68 ist mit der Drain-Elektrode des P-Feldeffekttransistors 67 verbunden; die Drain-Elektrode eines als zweiter MOS-Feld­ effekttransistor vorgesehenen N-Feldeffekttransistors 69 ist an die Drain-Elektrode des Feldeffekttransistors 67 an­ geschlossen. Die Drain-Elektrode des Feldeffekttransistors 68 ist ebenso wie die Gate-Elektrode des Feldeffekttransistors 69 an den Anschluß 63 der zweiten Spannungsübersetzungsein­ heit angelegt, während die Source-Elektrode des Feldeffekt­ transistors 68 zusammen mit der Source-Elektrode des Feld­ effekttransistors 69 an den Ausgang 70 angelegt ist. Eine Elektrode eines Kondensators 71 ist an den Punkt 54 hoher Spannung der Speisequelle angeschlossen, während die andere Elektrode dieses Kondensators mit dem Ausgang 70 verbunden ist, wodurch eine übersetzte bzw. erhöhte Spannung zwischen dem Ausgang 70 und dem Punkt 54′ erhalten werden kann.

Unter Bezugnahme auf Fig. 7 wird nunmehr die Arbeitsweise der in Fig. 6 gezeigten Ausführungsform der Erfindung erläutert: Ein mit Φ₂ bezeichneter Eingangsimpuls, dessen Wellenform in Fig. 7 dargestellt ist, wird an die Gate- Elektrode des P-Feldeffekttransistors 53′ der Einheit 50′ angelegt; ein zur Wellenform gleichphasiger Impuls wird an die Gate-Elektrode des Feldeffekttransistors 67 der zweiten Einheit 52′ und an den Kondensator 66 angelegt. Ein durch die Wellenform ₂ angedeuteter, durch den Inverter 58 invertierter Eingangsimpuls wird an den Feldeffekttransistor 60 und den Kondensator 59 der zweiten Einheit 51′ angelegt.

Wenn unter vorstehender Bedingung die Spannung am Punkt 54′ 0 V beträgt und die Spannung am Punkt 56 -1 V beträgt, wird das durch die Wellenform 24 a veranschaulichte Signal am Anschluß 57 durch den Eingangsimpuls Φ₂ erzeugt, wobei der Impuls Φ₂ sequentiell bei 0 V und -1 V liegt. Dieses Signal wird an die Drain-Elektrode des Feldeffekttransistors 61 und die Gate-Elektrode des Feldeffekttransistors 62 der zweiten Einheit 51′ angelegt, so daß der Feldeffekttransistor 60 in den EIN-Zustand geschaltet wird, wenn die Spannung des invertierten Impulses Φa₂ -1 V beträgt; der Feldeffekttransistor 61 wird ebenfalls in den EIN-Zustand geschaltet. Die Spannung am Anschluß 57 beträgt - 2 V, wodurch die Spannung am Anschluß 63 einen Wert von - 2 V aufweist.

Wenn die Spannung des invertierten Eingangsimpulses auf 0 V geändert wird, wenn die Feldeffekttransistoren 60 und 61 in den AUS-Zustand und der Feldeffekttransistor 62 in den EIN-Zustand geschaltet. Zu diesem Zeitpunkt ändert sich die Spannung am Ausgang des Inverters 65 von 0 V auf - 1 V, wodurch die Spannung am Anschluß 63 sich über den Kondensator 66 von - 2 V auf -3 V ändert. Die Spannungsände­ rung am Anschluß 63 wird durch die Wellenform 30 a verdeut­ licht. Die Spannungsänderung am Anschluß 63 wird an die Drain-Elektrode des Feldeffekttransistors 68 und an die Gate-Elektrode des Feldeffekttransistors 69 der dritten Einheit 52 weitergegeben, wenn der Eingangsimpuls Φ₂, der an die Gate-Elektrode des Feldeffekttransistors 67 angelegt wird, - 1 V aufweist, wodurch der Feldeffekttransistor 67 in den EIN- und der Feldeffekttransistor 68 in den EIN-Zustand geschaltet werden, woraufhin eine Spannung von - 3 V am An­ schluß 63 zum Ausgang 70 geführt wird. Die Spannung am An­ schluß 63 wird durch den Kondensator 71 beibehalten. Wenn die Spannung des Eingangsimpulses, der an den Feldeffekt­ transistor 67 angelegt wird, sich auf 0 V ändert, gelangen der Feldeffekttransistor 67 und 68 in den AUS-Zustand und die Spannung am Ausgang 70 wird auf - 3 V beibehalten, wie dies durch die Wellenform 38 a veranschaulicht ist. Es ist somit möglich, eine dreimal erhöhte Spannung dadurch zu er­ halten, daß die drei Spannungsübersetzungseinheiten 50′, 51′ und 52′ miteinander verbunden werden.

Die Fig. 8 zeigt ein Blockschaltbild einer elektronischen Uhr mit der erfindungsgemäßen Spannungsübersetzungsschal­ tung bzw. Spannungserhöhungsschaltung. Mit 80 ist eine Oszillatorschaltung mit einem Quarzelement bezeichnet; durch eine Teilerschaltung 81 wird ein Normalimpuls mit 1 Hz er­ halten und an eine Einrichtung 82 zur Änderung des Pegels bzw. Wertes angelegt; ein Teilsignal, welches von einer speziellen Teilerstufe erzeugt wird, wird als Eingangs­ signal an eine Spannungsübersetzungsschaltung 86 angelegt. Diese Spannungsübersetzungsschaltung erzeugt von der Normal­ spannung eine dreimal erhöhte bzw. übersetzte Spannung ge­ genüber der Normalspannung. Diese erhöhte Spannung wird an die Pegeländerungseinrichtung 82, eine Zeitmeßeinrichtung 83, eine Treiberschaltung 84 und eine Anzeigeeinrichtung 85 an­ gelegt. Die Einrichtung 82 verschiebt den Pegel des Standard­ impulses der Teilerschaltung 81 und legt dieses Signal an die Zeitmeßschaltung 83 an. Die Zeitmeßschaltung 83 erzeugt ein Zählsignal, welches der Zeit entspricht und legt dieses Signal an die Treiberschaltung 84 an, nachdem das Zählsignal in ein bevorzugtes Signal verändert wurde, um die Anzeige­ einheit 85 anzusteuern, wobei dieses Signal ein Anzeige- Signal für 7 Segmente sein kann. Die Treiberschaltung 84 verstärkt das Signal, bevor es an die Wiedergabeeinheit 85 angelegt wird.

Die erfindungsgemäße Spannungsübersetzungsschaltung besteht aus einer Vielzahl von Übersetzungseinheiten, die jeweils einen MOS-Feldeffekttransistor enthalten, wodurch es mög­ lich ist, eine Übersetzungseinheit kleiner Größe gegenüber konventionellen derartigen Schaltungen zu erhalten, wobei die konventionellen Schaltungen Dioden aufweisen. Außerdem ist es möglich, die Übersetzungseinheit auf dem gleichen Chip anzuordnen. Die Spannung von miteinander verbundenen Source-Elektroden des ersten und zweiten MOS-Feldeffekt­ transistors wird als Standard- oder Normal-Spannung für die nächste Spannungsübersetzungseinheit verwendet, so daß es möglich ist, leicht eine gewünschte Erhöhung bzw. einen ge­ wünschten Erhöhungswert dadurch zu erhalten, daß mehrere derartige Spannungsübersetzungseinheiten miteinander ver­ bunden werden.

Claims (1)

1. Schaltungsanordnung zur Spannungsübersetzung einer vorgegebenen Gleichspannung mit Hilfe von mindestens zwei in Reihe ge­ schalteten und aus einem Kondensator und einem MOS-FET bestehenden Vervielfacherstufen, in denen der MOS-FET der ersten Vervielfacherstufe zwischen dem einen Anschluß des zugehörigen Kondensators und dem einen Anschluß einer Gleichspannungsquelle angeschlossen ist und in seinem leitenden Zustand diese beiden Anschlüsse miteinander ver­ bindet, dadurch gekennzeichnet, daß ein Anschluß des Kon­ densators (11) einer folgenden Vervielfacherstufe (2) mit einem zweiten Anschluß (18) der Gleichspannungsquelle verbunden ist, welcher ein höheres Potential als der erste Anschluß (14) der Gleichspannungsquelle aufweist, daß der MOS-FET (10) der folgenden Vervielfacherstufe (2) zwischen dem einen Anschluß (20) des Kondensators (6) der voran­ gehenden Vervielfacherstufe (1) und dem anderen Anschluß (17) des Kondensators (11) der folgenden Vervielfacher­ stufe (2) angeschlossen ist und in seinem leitenden Zustand diese Anschlüsse (20, 17) der beiden Kondensatoren (6, 11) miteinander verbindet, und daß jede Vervielfacherstufe (1, 2) zum Schalten der ersten MOS-FET (5, 10) einen zweiten MOS-FET (3, 8) aufweist, der eine mit dem zweiten Anschluß der Gleichspannungsquelle verbundene Source-Elektrode hat, welcher zweite Anschluß ein höheres Potential als der erste Anschluß (14) aufweist, sowie einen dritten MOS-FET (4, 9) aufweist, dessen Source-Elektrode mit der Source-Elektrode des ersten MOS-FET (5, 10) verbunden ist, und dessen Drain- Elektrode mit der Drain-Elektrode des zweiten MOS-FET (3, 8) verbunden ist, daß die miteinander verbundenen Drain-Elektroden jeder Stufe mit der Gate-Elektrode des ersten MOS-FET (5, 10) jeder Stufe verbunden sind, daß die miteinander verbundenen Drain-Elektroden in der vorangehenden Vervielfacherstufe (1) gemeinsam auch mit den Gate-Elektroden des zweiten und des dritten MOS-FET (8, 9) in der folgenden Vervielfacherstufe (2) verbunden sind, daß ein erstes Pulssignal über einen Anschluß (13) gemeinsam den Gate-Elektroden des zweiten (3) und dritten (4) MOS-FET in der vorhergehenden Ver­ vielfacherstufe (1) zuführbar ist, und daß ein zweites Pulssignal, dessen Phase umgekehrt im Vergleich zu dem ersten Pulssignal ist, dem anderen Anschluß (15) des Kondensators (6) der vorhergehenden Vervielfacherstufe (1) zuführbar ist.