DE2641024A1 - Verfahren zur herabsetzung der fehlstellendichte einer integrierten schaltung - Google Patents
Verfahren zur herabsetzung der fehlstellendichte einer integrierten schaltungInfo
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Description
PHA. 1017 Va/WR/Voor
Anmelder: Signetics Corp
/^eK,,. PHA 1017
/^eK,,. PHA 1017
.-\:inieliiimg «nrsi; 8·
Verfahren zur Herabsetzung der Fehlstellendichte einer integrierten Schaltung. //
Die Erfindung bezieht sich auf ein Verfahren
zur Herstellung einer integrierten Schaltung mit herabgesetzter Fehlstellendichte, die ein Halbleitersubstrat,
ein vergrabenes Gebiet und eine epitaktisehe auf diesem
Substrat und vergrabenen Gebiet angewachsene Schicht enthalt, wobei diese epitaktische Schicht eine Anzahl integrierter
Anordnungen enthält, die einen vorherbestimmten Raum "beanspruchen,
der nahezu dem genannten vergrabenen Gebiet entspricht.
Es wird jetzt angenommen, dass die meisten Fehlstellen
einer Halbleiterschicht bei hohen Temperaturen beweglich sind. Infolgedessen scheinen sie sich während
'einer Diffusion zu bewegen und sich in einigen Gebieten zu
709813/069 9
konzentrieren.
Solche Fehlstellengebiete setzen die Gesamtaus— beulte bei der Herstellung einer integrierten Schaltung
herab.
Daher bezweckt die Erfindung, ein Verfahren zur
Herabsetzung der Fehlstellendichte einer integrierten
Schaltung zu schaffen.
Dementsprechend wird ein Verfahren zur Herabsetzung der Fehlstellendichte einer integrierten Schaltung
mit einem Halbleitersubstrat und einem vergrabenen Gebiet angewandt. Eine epitaktische Schicht wird auf dem Substrat
und dem vergrabenen Gebiet angewachsen. Die epitaktische Schicht enthält eine Anzahl integrierter Anordnungen, die
einen vorbestimmten Raum beanspruchen, der nahezu mit dem vergrabenen Gebiet übereinstimmt. Das Verfahren umfasst
folgende Schritte: Es wird ausgegangen von einem HaIb-
leitersubstrat. Auf der Oberfläche des Substrats wird eine
Maske mit Offnungen gebildet, die längliche Teile aufweist, die die Oberfläche abwechselnd bedecken bzw. freilegen. Eine
im Vergleich zu der Maske verhältnismässig dünne Schutzschicht wird gebildet, die freigelegte Teile der Oberfläche
durch eine Oxidwachsturnstechnik bedeckt, wobei ein Teil
des Substrats bei der Bildung der dünnen Schicht verbraucht wird. Ein den Leitungstyp bestimmende Dotierungsstoff
wird durch die Schutzschicht hindurch in den Halbleiterkörper eingeführt, um eine Anzahl länglicher dotierten
Gebiete zu bilden. Die länglichen Gebiete werden zu einem einzigen Gebiet vereinigt. Eine epitaktische Schicht wird
auf dem Substrat und dem einzigen Gebiet angewachsen,
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Figuren 1A bis 1F zeigen im Querschnitt und
schaubildlich Ansichten zur Illustrierung des "Verfahrens
nach der Erfindung.
Nach Fig. 1A wird zLinächst ein Halbleiterkörper*
12 mit einer nahezu ebenen Oberflache 13 angeordnet« Der
Körper 12 kann vom p-Leitungstyp sein und einen spezifischen
Widerstand von 8 bis 26-Ω. . cm aufweisen. Eine erste Maskierungsschicht
14 wird auf der Oberfläche 13 gebildet und kann eine thermisch angewachsene Siliziumoxidschicht sein.
Die Schicht 14 kann eine Dicke von 0,3 bis 1 ,um aufweisen,
in Abhängigkeit von der Implantationsenergie und der betreffenden nachher zu implantierenden Verunreinigung.
Nach Fig. 1B wird dann eine Photolackschicht 17 auf der Schicht lh gebildet, die ein gitterförmiges
Muster aufweist und ein vorselektiertes Gebiet für die Bildung eines Gebietes im Körper 12, z.B. einer vergrabenen
Schicht bedeckt. Unter Verwendung üblicher photolithographischer
Techniken wird eine gitterförmige Maske 19
(Fig. 1C) auf der Oberfläche 13 gebildet, von der abwechselnd eine Anzahl länglicher Teile entfernt werden und eine
Anzahl von länglichen Teilen 22 intakt· bleiben. Dadurch wird eine gitterförmige Maske definiert, die sich über das vorherbestimmte
Gebiet der Oberfläche 13 erstreckt, in dem die vergrabene Schicht gebilddt werden soll.
Die länglichen Offnungen 21, die in der Schicht
lh gebildet werden, legen eine Anzahl länglicher Halbleiterkörperteile
2k frei. Die Breite der intakt bleibenden länglichen Teile 22 kann vorzugsweise h bis 6 /um betragen.
Weiter ist es möglich, ihre Breite auf 1 ,um oder weniger
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herabzusetzen, was nur von den betreffenden angewandten
Techniken abhängt.
Nach Fig. 1D wird dann eine verhältnismässig dünne Siliziumdioxidschicht 26 auf der Oberfläche 13" in
freigelegten Körperteilen 24 gebildet. Die Schicht 26
braucht nur eine genügende Dicke aufzuweisen, um eine physische Bedeckung zum Schützen der Oberfläche 13 während
eines nachfolgenden ImplantationsSchrittes und eines thermischen
Diffusionsschrittes zu erhalten. Die Schicht 26 muss genügend dünn sein, um während der Bildung der gewünschten
ausgedehnten Zone den Durchgang eines wesentlichen Teiles der ausgerichteten implantierten Ionen zu gestatten.
Es ist jedoch von grösserer Bedeutung, dass das thermische Anwachsen der dünnen Schicht 26 nahezu die
Hälfte ihrer Dicke vom Siliziumkörper 12 verbraucht. So wird infolge dieses Oxidwachstums eine Stufe oder Wellung
gebildet, weil die neue Oberfläche 13! in den Körperteilen
2k unter der Oberfläche'13 liegt.
Nach Fig. 1E ist der nächste Schritt die
Implantation der gewünschten Verunreinigung, wie Arsen. Eine Energie von 200 keV kann für Arsenverunreinigungea benutzt
werden, um eine Tiefe von etwa 0,3/um im Körper 12 zu
erhalten, wie durch eine Anzahl von Gebieten 28 dargestellt ist. Diese Gebiete können dann thermisch bis zu einer
grösseren Tiefe von 3 t>is kyum diffundiert werden» Im Falle
einer Implantation von Borverunreinigungen wird mit der gleichen Energie eine Tiefe von 1 bis*1,5/um erhalten.
Wie in Fig. 1F dargestellt ist, werden die Gebiete 28, wenn sie höheren Temperaturen ausgesetzt Airerden,
. 7098Ί370699
(ο
zu einer* einzigen vergrabenen Schicht 32 vereinigt. Das
Gebiet 32, das zwar mit einer glatten Oberfläche 13 dargestellt
ist, weist tatsächlich eine mikroskopisch gewellte Oberfläche auf, was auf das Wachstum der dünnen obengenannten
Oxidschicht zurückzuführen ist. Da Arsen einen verhältnismässig niedrigen Diffusionskoeffizienten aufweist
und da weiter die Gebiete nahezu völlig durch Ionenimplantation gebildet sind, wird die endgültige vergrabene
Schicht 32 mit grosser Genauigkeit gebildet und nahezu
durch den Aussenumfang der gitterförmigen Maske definiert.
Ionenimplantation kann vorteilhafterweise verwendet werden, um eine Spitze in der Dotierungskonzentration ein wenig
unter der Oberfläche 13 zu erhalten. Dies ist der Bildung
durch Thermodiffusion vorzuziehen, weil die maximale Konzentration an der Oberfläche sonst zu einer vergrössert-en
Ausdiffusion während des anschliessenden epitaktischen
AblagerungsSchrittes bei hoher Temperatur führen würde.
Schliesslich werden, wie in Fig. IF dargestellt ist, vor der Bildung der epitaktischen Schicht 29 die
Siliziumdioxidschichten 26 und 27 durch übliches Ätzen entfernt.
Nach der Bildung der epitaktischen Schicht 29 werden eine Anzahl von Anordnungen in der Schicht integriert,
wie schematisch durch die Gebiete 33 dargestellt ist.
Infolge der gewellten Oberfläche der vergrabenen Schicht 32 wird die kristallοgraphische Qualität der danach
gebildeten epitaktischen Schicht 29 verbessert, weil in
der zugehörigen epitaktischen Schicht durch die gewellte
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Oberfläche der implantierten vergrabenen Gebiete die Spannung beseitigt wird, so dass die wichtigste Ursache
epitaktischer Fehlstellen eliminiert wird. Z.B. ist ein Gebiet, das genügend ist,um als Unterlage für hundert oder
mehr Emitter zu dienen, mit einer um einen Faktor 10 herabgesetzten Anzahl von Fehlstellen erhalteaa. Tatsächlich
wird erwartet, das sogar eine Herabsetzung der Anzahl von Fehlstellen um einen Faktor 100 mit entsprechend vergrösserter
Ausbeute erhalten werden kann. Es wird angenommen, dass die gewellten Oberflächen an den Stellen, an denen die
Verunreinigung implantiert wird, einen Mechanismus ergeben, der die "Wiedereinstellung der Atome gestattet, ohne dass
grosse unwiederhersteilbare Fehlstellen eingeführt werden,
die normalerweise mit der Bildung einer epitaktisehen
Siliziumschicht einhergehen. ¥ie oben erörtert wurde, wii-d angenommen, das während der Diffusion Fehlstellen in
gewissen Gebieten infolge von Spannungen konzentriert werden. Es wurde beobachtet, dass grosse Gebiete vergrabener
Schichten anscheinend grössere Fehlstellendichten aufweisen oder herbeiführen. So wird dadurch, dass das grosse Gebiet
durch Anwendung von Wellungen unterbrochen wird, die Fehlstellendichte herabgesetzt.
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Leerseite
Claims (1)
- PATENTANSPRÜCHE; 19.8.1976"C 1.) Verfahren zur Herstellung einer integrierten Schaltung mit herabgesetzter Fehlstellendichte, die ein Halbleitersubstrat, ein vergrabenes Gebiet und eine epitaktische auf diesem Substi-at und vergrabenen Gebiet angewachsene Schicht enthält, wobei diese epitaktische Schicht eine Anzahl integrierter Anordnungen enthält, die einen vorherbestimmten Raum beanspruchen, der nahezu dem genannten vergrabenen Gebiet entspricht, dadurch gekennzeichnet, dass das genannte Verfahren folgende Schritte umfasst: die Anordnung eines Halbleitersubstrats mit einer Oberfläche; die Bildung einer gitterförmigen Maske auf dieser Oberfläche mit länglichen Teilen, die abwechselnd diese Oberfläche bedecken und freilegen; die Bildung einer in bezug auf diese Maske verhältnismässig dünnen Schutzschicht; die Bedeckung freigelegter Teile der genannten Oberfläche durch eine Oxidwachsturnstechnik, wobei ein Teil dieses Substrats bei der Bildung der dünnen Schicht verbraucht wird; eine Bearbeitung, die bewirkt, dass eine den Leitungstyp bestimmende Dotierungsstoff durch diese Schutzschichten hindurch in den genannten Halbleiterkörper eingeführt wird und dann eine Anzahl länglicher Gebiete bildet; die Vereinigung der genannten länglichen Gebiete· zu einem einzigen Gebiet; und das Anwachsen der genannten epitaktischen Schicht auf dem genannten Substrat und dem genannten einzigen Gebiet.2» Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die genannten länglichen Gebiete durch Ionenimplantation gebildet werden.709813/0699
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Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4262056A (en) * | 1978-09-15 | 1981-04-14 | The United States Of America As Represented By The Secretary Of The Navy | Ion-implanted multilayer optical interference filter |
| JPS5617011A (en) * | 1979-07-23 | 1981-02-18 | Toshiba Corp | Semiconductor device and manufacture thereof |
| NL188432C (nl) * | 1980-12-26 | 1992-06-16 | Nippon Telegraph & Telephone | Werkwijze voor het vervaardigen van een mosfet. |
| US4416708A (en) * | 1982-01-15 | 1983-11-22 | International Rectifier Corporation | Method of manufacture of high speed, high power bipolar transistor |
| US4571275A (en) * | 1983-12-19 | 1986-02-18 | International Business Machines Corporation | Method for minimizing autodoping during epitaxial deposition utilizing a graded pattern subcollector |
| JPS60130844A (ja) * | 1983-12-20 | 1985-07-12 | Toshiba Corp | 半導体装置の製造方法 |
| US4548658A (en) * | 1985-01-30 | 1985-10-22 | Cook Melvin S | Growth of lattice-graded epilayers |
| US4644383A (en) * | 1985-04-08 | 1987-02-17 | Harris Corporation | Subcollector for oxide and junction isolated IC's |
| US4695868A (en) * | 1985-12-13 | 1987-09-22 | Rca Corporation | Patterned metallization for integrated circuits |
| US5156995A (en) * | 1988-04-01 | 1992-10-20 | Cornell Research Foundation, Inc. | Method for reducing or eliminating interface defects in mismatched semiconductor epilayers |
| US5250445A (en) * | 1988-12-20 | 1993-10-05 | Texas Instruments Incorporated | Discretionary gettering of semiconductor circuits |
| US5207863A (en) * | 1990-04-06 | 1993-05-04 | Canon Kabushiki Kaisha | Crystal growth method and crystalline article obtained by said method |
| EP0584436A1 (de) * | 1992-08-26 | 1994-03-02 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Verfahren zur Herstellung von vergrabenen Dotierungsgebieten mit verschiedenen Konzentrationen in monolithischen Halbleiterbauelementen |
| US6316336B1 (en) | 1999-03-01 | 2001-11-13 | Richard A. Blanchard | Method for forming buried layers with top-side contacts and the resulting structure |
| DE102004051081A1 (de) * | 2004-10-19 | 2006-04-27 | Austriamicrosystems Ag | JFET und Herstellungsverfahren |
| TW201029073A (en) * | 2009-01-21 | 2010-08-01 | Univ Nat Chunghsing | Epitaxial wafer with low surface defect density |
| JP2019062139A (ja) * | 2017-09-28 | 2019-04-18 | 豊田合成株式会社 | 半導体装置の製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL297820A (de) * | 1962-10-05 | |||
| US3283223A (en) * | 1963-12-27 | 1966-11-01 | Ibm | Transistor and method of fabrication to minimize surface recombination effects |
| FR1495766A (de) * | 1965-12-10 | 1967-12-20 | ||
| US3510736A (en) * | 1967-11-17 | 1970-05-05 | Rca Corp | Integrated circuit planar transistor |
| NL6911771A (de) * | 1968-08-14 | 1970-02-17 | ||
| US3600241A (en) * | 1968-09-09 | 1971-08-17 | Ibm | Method of fabricating semiconductor devices by diffusion |
| US3717790A (en) * | 1971-06-24 | 1973-02-20 | Bell Telephone Labor Inc | Ion implanted silicon diode array targets for electron beam camera tubes |
| US3902926A (en) * | 1974-02-21 | 1975-09-02 | Signetics Corp | Method of making an ion implanted resistor |
| NL163898C (nl) * | 1974-03-16 | 1980-10-15 | Nippon Musical Instruments Mfg | Werkwijze voor het vervaardigen van een veldeffect- transistor met onverzadigde stroom-spanningskarakteri- stieken. |
| US3916431A (en) * | 1974-06-21 | 1975-10-28 | Rca Corp | Bipolar integrated circuit transistor with lightly doped subcollector core |
-
1975
- 1975-09-22 US US05/615,481 patent/US3976512A/en not_active Expired - Lifetime
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| CA1046168A (en) | 1979-01-09 |
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