DE2631730B2 - Empfangseinrichtung einer Zeitimiltiplex-Übertragungsanordnung - Google Patents

Description

Die Erfindung betrifft eine Empfangseinrichtung einer Zeitmultiplex-Übertragungsanordnung, mit einer empfangsseitigen Schalteranordnung zum zyklischen Verteilen von über eine Übertragungsleitung nacheinander empfangenen analogen Meßsignalen mehrerer sendeseitiger Meßstellen über eine analoge Speicheranordnung auf eine entsprechende Anzahl Auswertestel- len einer empfangsseitigen Auswerteanordnung im Takt der Abtastung der Meßsteflen, wobei das empfangsseitige Auftreten eines Synchronisierimpulses selbsttätig zur Überprüfung des Synchronismus von Sende- und Empfangsseite herangezogen wird.

Bei einer bekannten Empfangseinrichtung dieser Art weis' die Schalteranordnung Gasentladungsröhren zur Verteilung der Meßsignale auf die Auswertestellen auf. Die Gasentladungsröhren werden zyklisch durch Impulse gezündet, die aus den übertragenen Meßsigna len abgeleitet werden. Das letzte Meßsignal eines Meßsignalzyklus ist länger als die übrigen ausgebildet und dient zur Synchronisierung von Sende- und Empfangsseite. Die Auswerteanordnung enthält einen Arbeitsspeicher aus Kondensatoren, die jeweils einer Meßstelle zugeordnet sind. Bei dieser Einrichtung besteht im Falle mangelnder Synchronisation von Sende- und Empfangsseite die Gefahr, daß vor der erneuten Synchronisierung ständig weitere Meßsignale in die ι aischen Speicherzellen des Arbeitsspeichers der Auswerteanordnung übertragen werden. Infolgedessen werden auch nach der Auswertung falsche Meßergebnisse angezeigt.

Der Erfindung liegt die Aufgabe zugrunde, eine Empfangseinrichturs der eingangs genannten Art anzugeben, bei der sichergestellt ist, daß bei der Übertragung auftretende Störungen die Auswertung der richtigen Meßsignale in den richtigen emp'angsseitigen Auswertestellen in geringerem Maße beeinträchtigen.

Nach der Erfindung ist diese Aufgabe dadurch gelöst, daß der Speicheranordnung eine Torschaltung zugeordnet ist, die bei Synchronismus von Sende- und Empfangsseite die Übertragung der in der Zwischen-

speicheranordnung gespeicherten Meßsignale des unmittelbar vor dem Synchronisierimpuls liegenden Meßsignalzyklus in die Auswerteanordnung freigibt und bei Asynchronismus sperrt

Bei dieser Einrichtung werden jeweils nur diejenigen in der Zwischenspeicheranordnung gespeicherten Meßsignale ausgewertet, die bei Synchronismus von Sende- und Empfangsseite übertragen wurden, dagegen diejenigen, die bei Asynchronismus gespeichert wurden, unterdrückt Dabei bleibt auch stets die richtige Zuordnung zwischen den sendeseitigen Meßstellen und den empfangsseitigen Auswertestellen erhalten.

Vorzugsweise ist dafür gesorgt, daß die Zwischenspeicheranordnung zwei Zwischenspeicher aufweist und die Torschaltung eine den Zwischenspeichern vorgeschaltete erste Umschalteranordnung und eine den Zwischenspeichern nachgeschaltete zweite Umschalteranordnung aufweist, von denen die erste Umschalteranordnung abwechselnd eine Verbindung zwischen der Übertragungsleitung und dem Eingang der beiden Zwischenspeicher und die zweite Umschalteranordnung gleichzeitig eine Verbindung zwischen dem Ausgang des jeweils nicht mit der Übertragungsleitung verbundenen Zwischenspeichers und der Auswerteanordnung herstellt, wenn Synchronismus besteht, die Umschaltung der Umschalteranordnungen jedoch bei Asynchronismus verhindert ist. Auf diese Weise kann der Speicherinhalt des einen Zwischenspeichers abgefragt bzw. ausgewertet werden, während in den anderen Zwischenspeicher die Meßsignale des nächsten Zyklus eingespeichert werden. Wenn nach dem zweiten Zyklus Synchronismus besteht, werden in den einen Zwischenspeicher die Meßsignale des dritten Zyklus eingegeben und die im anderen gespeicherten ausgewertet Wenn jedoch nach der Übertragung der Meßsignale eines Zyklus Asynchronismus festgestellt wird, werden die gespeicherten Meßsignale des vorherigen Zyklus weiterhin ausgewertet, dagegen in den anderen Zwischenspeicher laufend weitere Meßsignale übertragen, bis wieder Synchronismus festgestellt wird. Danach werden die Umschalter wiedir umgeschaltet

Im einzelnen kann vorgesehen sein, daß ein das Umschalten der Umschalteranordnung bewirkendes Umschaltsignal B_s auslösbar ist wenn der Synchronisierimpuls auftritt und gleichzeitig die exklusive_ODER-Bedingung A_t4K_o erfüllt ist in der A_s gleich B, und K₀ ein Signal ist. das nach Zählung einer der Anzahl der Meßstellen entsprechenden Anzahl von über die Übertragungsleitung übertragenen und im Takt der sendeseitigen Me3steIIenabtastungen erzeugten Taktsignalen auslösbar ist Auf diese Weise wird gleichzeitig auf Synchronismus überprüft und gegebenenfalls umgeschaltet

Günstig ist es, wenn das Umschaltsignal vom inversen Ausgang eines D-Flip-Flops abgenommen ist dessen wahrer Ausgang mit dem einen Eingang eines exklusiven ODER-Gliedes verbunden ist daß dem zweiten Eingang des exklusiven ODER-Gliedes das Signal K₀ zuführbar ist daß der D-Eingang des D-Flipflops mit dem Ausgang des exklusiven ODER-Gliedes verbunden ist und daß dem Takteingang des DFlipflops der Synchronisierimpuls zuführbar ist Dies ergibt einen besonders einfachen Aufbau der Einrichtung zur Überprüfung auf Synchronismus und Erzeugung des Umschaltsignals.

Sodann besteht eine vorteilhafte Ausbildung der Einrichtung darin, daß die Schalteranordnung zwei gleiche Schaltergruppen aufweist, von denen die eine unmittelbar dem einen Zwischenspeicher und die andere unmittelbar dem anderen Zwischenspeicher vorgeschaltet ist daß die erste Umschalteranordnung zwei Tore aufweist die jeweils auf der Eingangsseite einer der Schaltergruppen angeordnet sind, daß die zweite Umschalteranordnung zwei Torgruppen aufweist die jeweils auf der Ausgangsseite eines der Zwischenspeicher angeordnet sind, und daß das

ίο Eingangstor des ersten Zwischenspeichers und die Ausgangstorgruppe des zweiten Zwischenspeichers in Abhängigkeit vom Umschaltsignal aufgetastet, dagegen das Eingangstor des zweiten Zwischenspeichers und die Ausgangstorgruppe des ersten Zwischenspeichers in Abhängigkeit vom Umschaltsignal gesperrt sind. Dies ermöglicht einen rein elektronischen Aufbau der Einrichtung mit herkömmlichen Bauteilen, insbesondere in Form integrierter Schaltungen.

Sodann kann das Auftastsignal eines bzw. des ersten der Speicheranordnung zugeordneten Eingangstores durch UND-Verknüpfung des Umschaltsignals und das Auftaniignal eines bzw. des zweiten der Speicheranordnung zugeordneten Eingangstores durch UND-Verknüpfung des inversen Umschaltsignals B, gleich A, mit einem aus dem Taktsignal über einen Tastsignalgeber ausgeblendeten Tastsignal gebildet sein. Auf diese Weise ist sichergestellt, daß die Eingangstore im Gegentaxt aut'getastet werden, und zwar erst dann, wenn die Vorderflanke eines Meßsignals verschwunden und die Rückflanke noch nicht aufgetreten ist. Bei der Übertragung erfolgte Verzerrungen der Flanke der Meßsignale bleiben daher bei der Auswertung unberücksichtigt.
Im einzelnen kann dafür gesorgt sein, daß der Tastsignalgeber ein integrierendes Zeitglied mit nachgeschaltetem monostabilem Kippglied aufweist, dessen Rückstell-Schwellwert durch eine sägezahnähnliche Schwellwertspannung steuerbar ist bei dem die Dauer der einen Sägezahnflanke der Dauer des Signais Q & S und die Dauer dej^anderen Sägezahnflanke der Dauer des Signals C, &iS entspricht wobei Q ein gegenüber dem Taktsignal C etwas verzögertes Taktsignal und S das Tastsignal ist, und daß die Laufzeit des Zeitgliedes durch das verzögerte Taktsignal Q und die des monostabilen Kippgliedes durch das Taktsignal C bestimmt ist Dieser Tastsignalgeber sorgt selbsttätig dafür, daß das Tastsignal verschwunden bzw. die Auftastung abgeschlossen ist bevor das durchzuschaltende Meßsignal oder der zugehörige Taktimpuls

so verschwunden ist Schwankungen der Dauer des Taktimpulses haben daher keinen Einfluß auf die richtige Übertragung eines Meßsignals in die zugehörige Auswertestelle.
Eine besonders einfache Ausbildung des Tastsignalgebers kann darin bestehen, daß die Schwellwertspannung der Spannung an_ einem Kondensator entspricht dem das Signal Ci & 5 über eine in Durchlaßrichtung gepolte Diode und einen ohmschen Widerstand und das Signal GScS über eine in Sperrichtung gepolte Diode

eo und einen ohmschen Widerstand zuführbar ist

Sodann kann dafür gesorgt sein, daß die Sendesignale gegensinnig zu den gleichgerichteten Meßsignalen gerichtete, mit den Meßsignalen abwechselnd übertragene Steuersignale aufweisen, daß zwischen den Meßsignalen eines jeden Meßsignalzyklus übertragene Steuersignale die Taktsignale C sind und daß das zwischen zwei aufeinanderfolgenden Meßsignalzyklen übertragene Steuersignal der Synchronisierimpuls ist

Auf diese Weise lassen sich die Meßsignale einerseits und die Steuersignale andererseits leicht empfangsseitig voneinander trennen.

Die Sendesignale können gleichzeitig über eine zweite Übertragungsleitung mit gegensinniger Phasenlage zu der der in der ersten Übertragungsleitung übertragenen Sendesignale übertragbar und die über die beiden Übertragungsleitungen getrennt übertragenen Sendesignale empfangsseitig einem Differenzverstärker zuführbar sein. Auf diese Weise kompensieren sich gleichsinnig in die Übertragungsleitungen eingekoppelte Störsignale bei der empfangsseitigen Differenzbildung im Differenzverstärker, während sich die Sendesignale empfangsseitig addieren. Dies erhöht zum einen den Störabstand und verhindert, daß bei der Übertragung eingekoppelte Störimpulse die Empfangseinrichtung aus dem Gleichtakt mit der Sendeeinrichtung bringen.

Zur Trennung der Sendesignale nach ihrer Funktion ist vorzugsweise vorgesehen, daß die Senaesignale einer die positiven und negativen Signale trennenden Vorrichtung zuführbar sind, daß die Dauer des Synchronisierimpulses länger als die eines Taktsignals ist und die Steuersignale einer die Taktsignale vom Synchronisierimpuls anhand ihrer unterschiedlichen Dauer trennenden Vorrichtung zuführbar sind.

Die Sendesignale können über einen Widerstand einer Diode zuführbar sein, die so gepolt ist, daß zwischen Diode und Widerstand die Meßsignale abnehmbar sind, während der Verbindungspunkt zwischen Diode und Widerstand mit der Eingangsseite der Schalteranordnung verbunden ist. Auf diese Weise werden der Schalteranordnung allein die Meßsignale zugeführt und die Steuersignale nicht in die Zwischenspeicher übertragen.

Sodann können die Sendesignale der Basis eines Transistors zuführbar sein, der allein auf das Steuersignal anspricht. Das Ausgangssignal des Transistors entspricht dann allein dem Steuersignal.

Ferner kann dafür gesorgt sein, daß der Kollektor des Transistors über einen Widerstand, an dem das Ausgangssignal abnehmbar ist, mit dem einen Pol einer Betriebsgleichspannungsquelle und der Emitter mit dem Verbindungspunkt zweier gleichsinnig in Reihe geschalteter, in Durchlaßrichtung gepolter Dioden verbunden ist, wobei das eine Ende dieser Dioden-Reihenschaltung unmittelbar mit dem Mittelpunkt der Betriebsgleichspannungsquelle und das andere Ende über einen Widerstand mit dem anderen Pol der Betriebsgleichspannungsquelle verbunden ist. Diese Anordnung stellt sicher, daß der Rest-Spannungsabfall am Transistor im voll durchgesteuerten Zustand das Ausgangssignal nicht verfälscht Die übertragenen Impulse brauchen nur geringfügig über 0 Volt zu liegen, um den Transistor anzusteuern. Bei voller Durchsteuerung ist die Kollektorspannung wegen des Spannungsabfalls an der einen Diode gerade 0.

Weiter kann dafür gesorgt sein, daß die Dauer des Synchronisierimpulses langer als die aller Taktsignale ist, daß das dem übertragenen Steuersignal entsprechende Ausgangssignal des Transistors an einem Integrator mit nachgeschalteter Schwellwertstufe zugeführt ist, deren Integrationszeitkonstante und Schwellwert in der Weise gewählt sind, daß das Ausgangssignal des Integrators den Schwellwert der SchweJlwertstufe nur während der Dauer des Synchronisierimpulses, jedoch nicht während der Dauer eines Taktsignals erreicht Dies ermöglicht eine einfache Trennung der Taktsignale und des Synchronisierimpulses, wobei gleichzeitig sichergestellt ist, daß die Vorderflanke des Synchronisierimpulses etwas gegenüber einem Meßsignalzyklus verzögert ist.

Hierbei kann die Entladezeitkonstante des im Integrator enthaltenen Integrationskondensators wesentlich geringer als die Ladezeitkonstante gewählt sein. Auf diese Weise ergibt sich eine sehr steile Rückflanke der sägezahnförmigen Eingangsspannung der Schwedin wertstufe, um sicherzustellen, daß der Integrationskondensator rechtzeitig mit Beginn des Synchronisierimpulses entladen ist.

Eine vorteilhafte Ausbildung dieser Integrator-Schwellwertstufe besteht darin, daß die dem Integrator

i) nachgeschaltete Schwellwertstufe einen mitgekoppelten Differenzverstärker aufweist, dessen nicht umkehrender Eingang über einen Widerstand und dessen umkehrender Eingang über den Integrationskondensator des Integrators und zwei diesem Integrationskondensator antiparallel geschaltete Dioden an einer konstanten Vergleichsspannung liegt, und daß an den umkehrenden Eingang ein Ladewiderstand angeschlossen ist, dessen nicht mit dem umkehrenden Eingang des Differenzverstärkers verbundenes Ende den Integrator-Eingang bildet. Bei dieser Ausbildung liegt die Eingangsspannung des Differenzverstärkers stets in einem Bereich, dessen Grenzwerte durch Uz± Ud bestimmt sind, wobei L^die Vergleichsspannung und Ud der Spannungsabfall an den antiparallel geschalteten Dioden ist. Dies hat den Vorteil, daß die Schwellwerte zu Beginn stets genau definiert sind.

Um die sehr viel geringere Entladezeitkonstante zu erzielen, kann dafür gesorgt sein, daß dem Ladewiderstand ein Entladewiderstand in Reihe mit einer in Entladerichtung durchlässigen Diode parallel geschaltet ist. Bei der Aufladung ist diese Diode gesperrt, so daß lediglich der Ladewiderstand wirksam ist. Bei der Entladung liegen dagegen der Ladewiderstand und der Entladewiderstand parallel, so daß der Gesamtwiderstandswert bei der Entladung kleiner ist. Darüber hinaus kann der Entladewiderstand wesentlich kleiner als der Ladewiderstand gewählt werden, ohne die Ladezeitkonstante zu beeinflussen.
Das dem Steuersignal entsprechende Ausgangssignal des Transistors kann gleichzeitig einer zweiten Integrator-Schwellwertstufe zuführbar sein, die ebenso ausgebildet ist, wie die zuerst genannte, jedoch eine wesentlich kleinere Integrationszeitkonstante aufweist. Diese Stufe leitet dann unmittelbar die Taktsignale weiter.

Sodann kann der zweiten Integrator-Schwellwertstufe ein Verzögerungsglied zugeordnet und ein Schmitt-Trigger nachgeschaltet sein. Auf diese Weise lassen sich die Taktsignale geringfügig verzögern, um die Durchschaltung der Eingangstore der Schalteranordnung erst nach Auftreten der Meßsignalvorderflanken zu bewirken.

Die Erfindung und ihre Weiterbildungen werden im folgenden an Hand von schematischen Zeichnungen eines bevorzugten Ausführungsbeispiels näher beschrieben. Es zeigt

F i g. 1 eine Zeitmultiplex-Übertragungsanordnung mit einer nach der Erfindung ausgebildeten Empfangseinrichtung,

Fig.2 ein ausführlicheres Schaltbild der Empfangseinrichtung,

F i g. 3—5 Diagramme von Signalen in der Empfangseinrichtung und

Fig.6 ein vereinfachtes Blockschaltbild eines Teils der Empfangseinrichtung.

Die Zeitmultiplex-Übertragungsanordnung weist nach Fig. 1 sendeseitig eine Schalteranordnung 10 auf, die zyklisch nacheinander mehrere Meßstellen M0—M7, im dargestellten Beispiel sind es 8, abtastet, und die amplitudenanalogen · Meßsignale 0—7 (vgl. F i g. 3a) nacheinander einer Übertragungsleitung 11 als den Meßwerten proportionale Ströme positiver Polarität zufuhrt. Zwischen den Meßsignalen, also in den Abtastpausen, werden Taktsignale C und ein längerer Synchronisierimpuls 5, als Steuersignale für die Empfangsseite ebenfalls in Form von Strömen, jedoch mit negativer Polarität, übertragen. Die gleichen Signale werden einer zweiten Übertragungsleitung 12 über einen Verstärker mit einem Verstärkungsfaktor von - 1, also mit gleicher Amplitude, aber entgegengesetzter Polarität, zugeführt. Bei den Übertragungsleitungen it ttwt/A i *J Unnr^oU ar· ΐ·ΐ/->Κ um Carnpnranli 1 at it in et ΛΜ ■ a uiiu am iiuiiuvu *-j illicit um ι \>i iijpi ukitibiiuogwii·

Empfmgsseitig werden die übertragenen Ströme über zwei gleich große ohmsche Widerstände 13 und 14 geleitet, und deren gegensinnige Spannungsabfälle werden in einem Differenzverstärker 15 subtrahiert, so daß bei der Übertragung gleichsinnig eingekoppelte Störsignale kompensiert werden.

Das Ausgangssignal des Differenzverstärkers 15 wird einem Kanalverteiler 16 zugeführt, der die Meßsignale auf den einzelnen Meßstellen M0—M7 zugeordnete Auswertestellen A 0—A 7 einer Auswerteanordnung 17 im Takt der sendeseitigen Abtastung verteilt.

F i g. 2 stellt die Empfangseinrichtung in Form eines ausführlicheren Schaltbildes dar: Der Ausgang des Differenzverstärkers 15 ist über einen Vorwiderstand mit der Basis eines Transistors 18 verbunden. Der Kollektor des Transistors 18 ist über einen Widerstand 19 mit dem positiven Pol ( + ) einer Betriebsgleichspannungsquelle verbunden. Der Emitter des Transistors 18 ist mit dem Verbindungspunkt zweier gleichsinnig in Reihe geschalteter Dioden 20,22 verbunden. Die Anode der Diode 20 liegt am Mittelpunkt der Betriebsgleichspannungsquelle (der das Bezugs-, Masse- oder Erdpotential aufweist) und die Kathode der Diode 22 über einen Widerstand 24 am negativen Pol (-) der Betriebsgleichspannungsquelle. Der Kollektor des Transistors 18 ist ferner über einen Ladewiderstand 26 mit dem umkehrenden Eingang (-) eines Differenzverstärkers 28 und über einen Ladewiderstand 30 mit dem umkehrenden Eingang (-) eines zweiten Differenzverstärkers 32 verbunden. Die Ausgänge der Differenzverstärker 28 und 32 sind jeweils über einen Widerstand 34 und 36 auf den nicht umkehrenden Eingang ( + ) des Differenzverstärkers 28 bzw. 32 zurückgekoppelt. Ferner stehen die nicht umkehrenden Eingänge der Differenzverstärker 28, 32 jeweils über einen Widerstand 38 bzw. 40 mit der Kathode einer Zener-Diode 42 in Verbindung, die über einen Vorwiderstand 44 am positiven Pol (+) der Betriebsgleichspannungsquelle und mit ihrer Anode am Mittelpunkt der Betriebsgleichspannungsquelle liegt Die Zener-Spannung ist so gewählt, daß sie etwa gleich der halben positiven Betriebsgleichspannung ist Zwischen der Kathode der Zener-Diode 42 und den umkehrenden Eingängen des Differenzverstärkers 28 und 32 liegt ferner jeweils die Parallelschaltung eines Kondensators 46 bzw. 48 und zweier antiparallel geschalteter Dioden 50, 52 bzw. 54, 56. Sodann liegt parallel zum Ladewiderstand 26 die Reihenschaltung eines Entladewiderstands 58 und einer Diode 60. Die Kapazität des Kondensators 46 beträgt ein Vielfaches der Kapazität des Kondensators 48. Der Widerstandswerl des Entladewiderstands 58 ist wesentlich kleiner als der des Ladewiderstands 26 gewählt.

Der Ausgang des Differenzverstärkers 28 ist ferner über ein NICHT-Glied 62 mit dem Takteingang eines D-Flipflops 64 (auch D-Kipper genannt) verbunden. Der Ausgang Q des D-Flipflops 64 steht mit dem einen Eingang eines exklusiven ODER-Gliedes 66 und dessen Ausgang mit dem D-Eingang des D-Flipflops 64 in

ίο Verbindung. Der zweite Eingang des exklusiven ODER-Gliedes 66 ist am Ausgang eines NOR-Gliedes 68 angeschlossen.

Am Ausgang des Differenzverstärkers 32 liegt eine Schaltung, bestehend aus einem Kondensator 70 und einem Widerstand 72, welche Spannungsspitzen entkuppeln soll. Das Ausgangssignal des Differenzverstärker·¹ 32 wird einem Schmitt-Trigger 74 zugeführt und von diesem invertiert. Der Ausgang Q des Schmitt-Triggers TA ic* mit Aam Ta]ttf*irttraniT Amoc HrAICtllficron > . .«. ..... ww... . u...~..._O«.._D «...— — _o

Binärzählers 76 verbunden, dessen Rücksetzeingang R das Ausgangssignal S_y\ des NICHT-Gliedes 62 zuführbar ist. Das Ausgangssignal Q des Schmitt-Triggers 74 wird ferner einem Eingang eines NAND-Gliedes 78 und einem NICHT-Glied 80 zugeführt, das dem einen Eingang eines NOR-Gliedes 82 vorgeschaltet ist. Die beiden anderen Eingänge der Glieder 78 und 82 erhalten das Ausgangssignal S eines monostabilen Kippgliedes 84. Der Ausgang des NOR-Gliedes 82 ist über eine Diode 86 und einen in Reihe liegenden Ladewiderstand

ω 88 mit einem an Masse liegenden Kondensator 90 verbunden, während der Ausgang des NAND-Gliedes 78 ebenfalls über eine, jedoch entgegengesetzt zu der Diode 86 gepolte Diode 92 und einen Entladewiderstand 94 mit dem Kondensator 90 verbunden ist. Der Verbindungspunkt zwischen den Widerständen 88, 94 und dem Kondensator 90 ist über eine Verstärkeranordnung 96 mit einem Steuereingang des monostabilen Kippgliedes 84 verbunden, dessen Eingangssignal den Rücksteil-Schwellwert des monostabilen Kippgliedes 84 bestimmt. Der Auslöseeingang des monostabilen Kippgliedes 84 ist über einen Kondensator 98 mit dem Ausgang des NICHT-Gliedes 80 und über einen Widerstand 100 mit dem positiven Pol ( + ) der Betriebsgleichspannungsquelle verbunden. Einem Rück-Stelleingang R des monostabilen Kippgliedes 84 wird das Ausgangssignal des Transistors 18 über ein NICHT-Glied 102 zugeführt Der Ausgang des NICHT-Gliedes 102 ist ferner über eine Leuchtdiode 104 mit dem positiven Pol der Betriebsgleichspannungsquelle

so verbunden.

Der Ausgang Q des D-Flipflops 64 steuert ebenfalls über ein NICHT-Glied 106 den Leuchtzustand einer Leuchtdiode 108.
Zwischen dem Ausgang des Differenzverstärkers 15 und dem Mittelpunkt der Betriebsgleichspannungsquelle liegt ferner die Reihenschaltung eines Widerstands 110 und einer Diode HZ Die Diode 112 ist so gepolt, daß die am Ausgang des Differenzverstärkers 15 auftretenden negativen digitalen Steuersignale kurzgeschlossen, dagegen die positiven analogen Meßsignale zu den Eingängen 114 und 116 von als INHIBIT-Gliedern ausgebildeten Toren 118 und 120 auf der Eingangsseite von Schaltergruppen 122 und 124 der Schalteranordnung weitergeleitet werden. Den Sperreingängen der Tore 118 und 120 werden die Ausgangssignale von NAND-Gliedern 130 und 132 zugeführt, von denen_ das NAND-Glied 130 das Ausgangssignal A₅ = B₁ des D-Flipflops 64 init dem

Ausgangssignal des monostabilfcii Kippgliedes 84 zu einem Signal b_s und das NAND-Glied 132 das Ausgangssignal Ä_s = B₅ mit dem Ausgangssignal 5 des monostabilen Kippgliedes 84 zu einem Signal a_s verknüpft.

Die Schaltergruppen 122 und 124 verbinden zyklisch die Eingänge von analogen Speicherzellen ZO-Zl zweier analoger Zwischenspeicher 134 und 136 mit den Ausgängen der Umschalter bildenden Tore 118 und 120. Zu diesem Zweck weisen die Schaltergruppen 122 und 124 jeweils acht elektronische Schalter auf, die hier schematisch als Kontakte dargestellt sind. Diese Schalter werden durch die Ausgangssignale Qi, Q 2, Q3 des Binärzählers 76 nacheinander, und zwar der erste Schalter beim Zählerstand 000, der zweite beim Zählerstand 001, der dritte beim Zählerstand 010 usw., durchgeschaltet. Die analogen Speicherzellen ZO-Zl sind jeweils durch die Reihenschaltung eines Wider-

zwischen dem betreffenden Ausgang der Schaltergruppen 122, 124 -nd dem Mittelpunkt der Betnebsgleichspannungsquelle liegt.

Jedem Zwischenspeicher 134 und 136 ist jeweils eine Gruppe 142 und 144 von Toren aus UND-Gliedern nachgeschaltet, und zwar jeder Speicherzelle je ein Tor.

Die Ausgänge der Torgruppen 142 und 144 sind paarweise parallel geschaltet und mit je einer Auswertestelle AO-Al der Auswerteanordnung 17 verbunden.

Die Wirkungsweise der Empfangseinrichtung nach F i g. 2 wird im folgenden an Hand der F i g. 3 bis 5 näher beschrieben.

Die über die Leitungen 11 und 12 übertragenen und schließlich am Ausgang des Differenzverstärkers 15 auftretenden Signale haben etwa den in den F i g. 3a und 4a dargestellten Verlauf. Die positiven Teile der Signale bilden die Meßsignale 0—7 und die negativen Teile bilden die Steuersignale Cund Sy. Beim Auftreten eines Meßsignals 0—7 wird die Diode 112 gesperrt und das Meßsignal praktisch unverändert den Eingängen 114 und 116 der Tore 118 und 120 zugeführt. Gleichzeitig wird der Transistor 18 leitend, so daß sein Kollektorpotential 0 ist; hierbei wird der geringe Spannungsabfall am Transistor 18 praktisch durch den Spannungsabfall an der Diode 20 kompensiert. Das Kollektorpotential ist in F i g. 4b dargestellt.

Beim Auftreten eines negativen Signals, also eines Steuersignals, am Ausgang des Differenzverctärkers 15 ist dagegen die Diode 112 leitend und somit die Eingangsspannung der Schaltergruppen 122 und 124 praktisch 0; dagegen ist der Transistor 18 in diesem Fall gesperrt und sein Kollektorpotential positiv. Das positive Kollektorpotential bewirkt eine Aufladung des Kondensators 46 über tisn Ladewiderstand 26 entsprechend dem in Fig.4e dargestellten Verlauf des Potentials am umkehrenden Eingang (-) des Differenzverstärkers 28. Hierbei ist die Diode 60 gesperrt Der Differenzverstärker 28 wirkt aufgrund seiner Mitkopplung (positiven Rückführung) über den Widerstand 34 als Schwellwertstufe, deren mittlerer Schwellwert im wesentlichen durch die bei 5,6 Volt liegende Zener-Spannung Uz der Zener-Diode 42 bestimmt ist Unter Berücksichtigung einer Hysterese ergibt sich ein oberer Schwellwert, der etwas oberhalb der Zener-Spannung U_z liegt und ein unterer Schwellwert, der etwas unterhalb der Zener-Spannung liegt Jeweils beim Überschreiten des oberen Schwellwertes und beim Unterschreiten des unteren Schwellwertes kippt die Schwellwertstufe. Das gleiche Verhalten weist auch der Differenzverstärker 32 auf.

Die Spannungsabfälle an den antiparallel geschalteten Dioden 50, 52 bzw. 54, 56 legen obere und untere Grenzwerte des Potentials am umkehrenden Eingang (-) des Differenzverstärkers 28 bzw. 32 fest, so daß sich gleich beim Einschalten der Einrichtung definierte Verhältnisse einstellen. Die Ladezeitkonstante vom Kondensator 46 und Widerstand 26 ist in Verbindung

ίο mit dem oberen Schwellwert so gewählt, daß sich der Kondensator 46 durch die kurzzeitigen, am Kollektor des Transistors 18 auftretenden Impulse, die den Taktsignalen C entsprechen, nicht bis zum oberen S'ihwellwert auflädt, sondern nur durch den langen

ι) Synchronisierimpuls S^ Am Ausgang des Differenzverstärkers 28 tritt daher das Signal ~5_y\ (F i g. 3f und 4f) auf. dessen Rückflanke etwas gegenüber dem Beginn von S, verzögert ist. Dementsprechend ist auch der Beginn des am A'JS"an" des NICHT Gliedes 52 auftretender, eigentlichen Synchronisierimpulses S_y\ etwas gegenüber dem des Synchronisierimpulses S_y verzögert, so daß die Überprüfung auf Synchronisation erst nach dem letzten Takt eines Abtastzyklus erfolgt. Dagegen wirken sich alle am Kollektor des Transistors 18 auftretenden Signale mit geringerer Verzögerung am Ausgang des Differenzverstärkers 32 aus, weil die Ladezeitkonstante von Widerstand 30 und Kondensator 48 sehr viel kleiner als die von Widerstand 26 und Kondensator 46 gewählt ist. Den Verlauf des Potentials am umkehrenden Eingang ( —) des Differenzverstärkers 32 stellt Fig.4c dar. Der Potentialverlauf C" am Ausgang des Differenzverstärkers 32 ist in Fig.4d dargestellt; er entspricht dem zu positiven Werten verschobenen Verlauf der Taktsignale C, jedoch mit kleiner Verzögerung. Die steile Rückflanke des Potentialverlaufs am umkehrenden Eingang ( — ) des Differenzverstärkers 28 ergibt sich dadurch, daß beim Verschwinden der Spannung am Kollektor des Transistors 18 die Diode 60 leitend wird und eine sehr rasche Entladung des Kondensators 46 über die niederohmige Parallelschaltung der Widerstände 58 und 26 einsetzt.

Das am Ausgang des Differenzverstärkers 32 auftretende verzögerte Taktsignal C" erschein am Ausgang Q des Schmitt-Triggers 24 als invertiertes Taktsignal Q (F ä g. 3b), also auch verzögert gegenüber den Vorderflanken der Meßsignale 0—7. Diese Verzögerung hat den Zweck, die im Takt der Taktsignale aufzutastender. Tore 118 und 120 auf der Eingangsseite der Schaltergruppen 122 und 124 zur Abtastung und

so Weiterleitung eines Meßsignals erst dann aufzutasten, nachdem die Vorderflanke des Meßsignals aufgetreten ist, um gegebenenfalls bei der Übertragung aufgetretene Flankenverzerrungen nicht in die Zwischenspeicheranordnung 134, 136 und zu den Auswertestellen durchzulassen. Aus dem gleichen Grunde sollte die Abtastung und Weiterleitung eines Meßsignals bereits abgeschlossen sein, bevor die Rückflanke des Meßsignals aufgetreten ist Zu diesem Zweck wird das Taktsignal Q der einen Tastsignalgeber bildenden Anordnung 78—102 zugeführt

Der Tastsignalgeber 78—102 wird daher zunächst an Hand von Fig.5 näher beschrieben. In dieser stellt F i g. 5a das Taktsignal Q dar. Das Tastsignal 5(F i g. 5b) tritt am Ausgang des monostabilen Kippgliedes 84 auf.

Es wird mit einem Taktsignal Q durch das NAND-Glied 78 zu dem in Fig.5c dargestellten Signal SScQ verknüpft Durch das NICHT-Glied 80 und das NOR-Glied 82 wird es zu dem Signal SvQ = ~5&. Q

verknüpft, das in F i g. 5d dargestellt isi. Während der Dauer Γ jedes positiven Taktimpulses des Taktsignals C₁ liegt die linke Seite des Kondensators 98 aufgrund der durch das NICHT-Glied 80 erfolgenden Inversion auf 0 Volt, so da β sich der Kondensator 98 über den Widerstand 100 auflädt, wobei gleich zu Beginn der Aufladung das monostabile Kippglied 84 ausgelöst wird und das Tastsignal 5 erzeugt Sobald die Spannung am Kondensator 98 den Schwellwert des monostabilen Kippgliedes 84 erreicht, kippt dieses zurück, so daß das Tastsignal 5 verschwindet Der Schwellwert wird jedoch durch die einem Einstelleingang über die Verstärkeranordnung 96 zugeführte Schwellwertspannung Uc bestimmt, deren Verlauf in F i g. 5e dargestellt ist Diese Schwellwertspannung entspricht der Spannung am Kondensator 90. Sobald das Signal S& Q am Ausgang des NOR-Gliedes 82 vorhanden bzw. positiv ist wird der Kondensator 90 etwa linear während der Zeit t₂ aufgeladen. Diese Ladung bleibt auch dann noch erhalten, wenn das positive Signal S 8c Q verschwindet also die Diode 86 gesperrt wird, aber das Signal Λ & C₁ vorhanden ist und und die Diode 92 ebenfalls gesperrt ist Erst wenn das Signal SScQ verschwindet, also 0 wird, wird auch die Diode 92 leitend und der Kondensator 90 über den Widerstand 94 und die Diode 92 etwa linear entladen. Auf diese Weise ergibt sich der in Fig.5e dargestellte sägezahnähnliche Verlauf der Spannung am Kondensator 90 bzw. am Einstelleingang des monostabilen Kippgliedes 84. Wenn die Ladespannung des anderen Kondensators 98 am Auslöseeingang des monostabilen Kippgliedes 84 diese Schwellwertspannung am Steuereingang erreicht dann kippt das monostabile Kippglied 84 zurück, und das Tastsignal 5 verschwindet Dieser Kippunkt wird um so früher erreicht, je weiter die Schwellwertspannung im Verlaufe der Aufladung des Kondensators 98 während eines positiven Taktimpulses Ci absinkt Durch entsprechende Wahl der Widerstandswerte Rm und Ä_M der Widerstände 88 und 94 läßt sich daher erreichen, daß der Kippunkt in dem das Tastsignal 5 verschwindet, etwa in der Mitte des Taktimpulses Q liegt und zwar unabhängig davon, wie lang die tatsächliche Dauer T des Taktimpulses G ist Bezeichnet man den Ladestrom des Kondensators 90 mit i₂ und den Entladestrom mit i\, dann gilt für die zugeführte Ladung

«2 · I₂ * y—g- · '2

und Tür die abgeführte Ladung

I «94

Im stabilen Zustand sind beide Ladungen einander gleich, so daß man durch Gleichsetzen der Gleichungen (1) und (2) erhält:

Mit

erhält man durch Einsetzen von Gleichung (4) in Gleichung (3):

das heißt, die Dauer t\ eines Tastimpulses S'ist kleiner als die Dauer T eines Taktimpulses Q. Der Tastimpuls 5 liegt außerdem innerhalb eines Taktimpulses C₁ da er gegenüber dem Taktimpuls C verzögert mit der Vorderflanke des Taktimpulses C₁ beginnt und vor Ablauf von Tendet

Um sicherzustellen, daß die maximale Dauer des Tastimpulses S (F i g. 5b) die Dauer eines Taktimpulses Cnicht überschreitet, werden die inversen Taktimpulse

ίο C vom Kollektor des Transistors 18 dem Rückstelleingang R des monostabilen Kippgliedes 84 über das NICHT-Glied 102 als Rückstellsignal zugeführt, so daß das monostabile Kippglied nach jedem Taktimpuls C zurückgestellt wird.

Um die Auf- und Entladeströme des Kondensators 90 und dadurch die Impulstastverhältnisse konstant zu halten, werden die Änderungen der Kondensatorspannung klein gehalten. Die Änderungen sind durch antiparallelgeschaltete Dioden im Eingangskreis des

Differenzverstärkers in der Verstärkeranordnung 96 begrenzt und durch entsprechende Wahl der Zener-Spannung der in der Verstärkeranordnung 96 enthaltenen Zener-Diode auf einen Wert etwa in der Mitte der positiven Versorgungsspannung gelegt

Das Tastsignal S tastet normalerweise, wenn Synchronismus zwischen Sende- und Empfangsseite besteht, in einem Meßsignal-Übertragungszyklus das Eingangstor 118 <ind im nächsten Übertragungszyklus das Eingangstor 120 während eines jeden Meßsignals 0--7 auf, blendet also aus jedem Meßsignal einen der Dauer t\ des Tastsignals Sentsprechenden Abschnitt zur Weiterleitung aus. Wenn die Tastsignale 5 beispielsweise dem Eingangstor 118 in einem Meßsignalzyklus zugeführt werden, ist das Eingangstor 120 gesperrt, und die Meßsignale bzw. deren ausgeblendete Teile werden über das Eingangstor 118 und die nachgeschalteten Schalter der Schaltergruppe 122 auf die Speicherzellen ZO-Zl des Zwischenspeichers 134 verteilt. Im nächsten Zyklus werden die Meßsignale 0—7 bzw. ihre ausgeblendeten Teile über das Eingangstor 120 und die Schaltergruppe 124 auf die Speicherzellen ZO-Zl des Zwischenspeichers 136 verteilt; gleichzeitig werden jedoch die im Zwischenspeicher 134 gespeicherten Meßsignale durch öffnen der ausgangsseitigen Tor gruppe 142 zu den Auswertestellen durchgeschaltet. Im folgenden Meßsignalzyklus werden die Meßsignale 0—7 wieder in den Zwischenspeicher 134 geleitet und gleichzeitig die Meßsignale des vorangegangenen Zyklus aus dem Zwischenspeicher 136 durch Öffnen der ausgangsseitigen Torgruppe 144 in die Auswerteanordnung 17 zerstörungsfrei ausgelesen.

Dieses abwechselnde Umschalten der Meßsignalzyklen auf die Zwischenspeicher 134 und 136 und das im Gegentakt hierzu erfolgende (zerstörungsfreie) Auslc sen der Zwischenspeicher wird so lange fortgesetzt, wie Synchronismus zwischen Sende- und Empfangsseite besteht. Die Überprüfung des Synchronismus wird nach jeder Einspeicherung eines übertragenen Meßsignalzyklus durchgeführt. Wenn die Überprüfung ergibt, daß kein Synchronismus mehr besteht, wird die Umschaltung verhindert, so daß weiterhin derjenige Zwischenspeicher 134 bzw. 136 mit der Auswerteanordnung 17 verbunden bleibt, der noch die Meßsignale aus dem vorherigen Zyklus speichert, in dem noch Synchronis mus bestand.

Dies soll nochmals anhand des vereinfachten Blockschaltbildes der Fig.6 näher erläutert werden. Darin sind die Tore 118 und 120 als ein Umschalter S1

und die Torgruppen 142 und 144 als ein Umschalter 52 dargestellt. Der Block B1 stellt die Schaltergruppe 122 mit nachgeschaltetem Zwischenspeicher 134 und der Block BI die Schaltergruppe 124 mit nachgeschaltetem Zwischenspeicher 136 dar. In der dargestellten Stellung der Umschalter SX und 52 wird ein Meßsignalzyklus 0—7 in Block BX eingespeichert und gleichzeitig die vorangegangene Meßsignalfolge 0—7 aus dem Block B 2 fiber den Umschalter S 2 in die Auswerteanordnung 17 Obertragen. Zwischen zwei Meßsignalzyklen wird auf Synchronismus überprüft Gegebenenfalls werden die Schalter 51 und 52 gleichzeitig umgeschaltet, so daß der nächste Meßsignalzyklus in den Block B 2 eingespeichert und gleichzeitig der vorangegangene aus dem Block B1 ausgelesen wird. Wenn kein Synchronismus festgestellt wurde, behalten die Umschalter die dargestellte Stellung bei, so daß in den Block B 2 keine neuen Meßsignale eingegeben und die noch im Block B 2 gespeicherten als gültige MeEsignale behandelt werden. Dagegen werden in den Block BX ständig weitere Meßsignale eingespeichert, bis wieder am Ende eines Meßsignalzyklus Synchronismus festgestellt wird. Anschließend wird das im Gegentakt erfolgende Umschalten der Umschalter 51 und 52 fortgesetzt (Hierbei ist unberücksichtigt, daß der Umschalter 51 bei jedem Meßsignal nur kurzzeitig geschlossen wird.) Auf diese Weise wird die Auswertung falscher Meßsignale in der falschen Auswertestelle verhindert

Die Oberprüfung auf Synchronismus und die Umsteuerung der Tore 118,120,142,144 bzw. Umschalter 51 und 52 erfolgt mit Hilfe der Glieder 62—68, des Zählers 76 und der NAND-Glieder 130,13Z Wenn der ZäHer 76 auf 000 steht, d. h. die Ausgangssignale Q1, Q 2 und Q 3 alle 0 sind, erzeugt das NOR-Glied 68 ein Signal AT₀ (Fig.31), das anzeigt, daß gerade der nullte Kanal, also das Meßsignal 0, abgetastet worden ist, was nach jedem achten Taktsignal Q, das dem Zähler 76 zugeführt wird, der Fall sein sollte. Ein synchroner Zustand liegt daher vor, wenn nach acht Taktsignalen, also beim Auftreten des Signals K₀, auch der Synchronisierimpuls S_yl auftritt In Abhängigkeit davon und von dem Schaltzustand der Umschalter wird der neue Schaltzustand bestimmt Den jeweiligen Schaltzustand bestimmt das Ausgangssignal B_s des D-Flipflops 64,. Wenn dieses Schaltsignal B, vorhanden ist, d. h. ein 1-Signal (positive Spannung) darstellt, wird dem Sperreingang des Eingangstores 120 mit jedem Tastsignal 5 vom Ausgang des NAND-Gliedes 132 ein 0-Signal zugeführt, das das Tor 120 auftastet Der entgegengesetzte Schaltzustand wird durch das Signal A, " Β, vom Ausgang Q des />Flipflops 64 bestimmt. Voraussetzung für das Umschalten ist, daß die Bedingung B, Bt K₀ oder die Bedingung A₁ & K_n d._h. die exklusive ODER-Bedingung A, & K₀ v/i, & K₀ = A₁ΨKo, erfüllt ist Diese zuletzt genannte Bedingung wird durch das exklusive ODER-Glied 66 festgestellt. Sie muß außerdem erfüllt sein, wenn der Synchronisierimpuls Sf₁ auftritt Dieser wird daher dem Takteingang des D-Flipflops 64 vom NICHT-Glied 62 zugeführt, während das Ausgangssignal des exklusiven ODER-

Gliedes 66 dem D-Eingang zugeführt wird.

Wenn der Zähler 76 acht Taktimpulse C₁ gezählt hat, steht er auf 000, so daß das NOR-Glied 68 das Signal K₀ abgibt Gleichzeitig sei das Umschaltsigna) B_s vorhanä den, also A_s nicht vorhanden, so daß die Torgruppe 142 aufgetastet, die Torgruppe 144 gesperrt, das Tor 120 aufgetastet und das Tor 118 gesperrt wird. Dann ist auch die exklusive ODER-Bedingung erfüllt, so daß am D-Eingang des D-Flipflops 64 ein 1-Signal ansteht

ίο (Fig.30). Wenn jetzt der Synchronisierimpuls S^ auftritt, wird das D-Flipflop 64 umgeschaltet (A_s und B% wechseln). Mithin werden jetzt die Meßsignale des neuen Zyklus in den Zwischenspeicher 134 geleitet und aus dem Zwischenspeicher 136 die Meßsignale des

is vorherigen Zyklus ausgelesen, jedoch ohne daß der Speicherinhalt verloren geht Dieser Fall ist am Ende des ersten Meßsignalzyklus in F i g. 3 dargestellt

Zu Beginn des nächsten Zyklus, der asynchron angenommen ist verschwindet das Signal K₀ in dem Augenblick, in dem das Zählerausgangssignal Qi wieder auftritt Bereits nach sieben Taktimpulsen G steht der Zähler jedoch wieder auf 000, so daß das Signal Ko wieder auftritt Die Bedingung Α,ΨΚο ist nicht erfüllt Nach dem achten Taktimpuls Ci ist das Signal K₀ erneut verschwunden und die Bedingung A_s ΨK₀ wieder erfüllt. Dem D-Eingang des D-Flipflops 64 wird daher ein 1-Signal zugeführt Nunmehr tritt auch der Synchronisierungsimpuls S>\ auf, der das am D-Eingang anstehende 1-Signal ins D-Flipflop 64 eingespeichert

jo Da bereits eine »1« gespeichert ist d. h. A, gleich 1 ist, ändert sich am Schaltzustand des D-Flipflops 64 nichts. Gleichzeitig bewirkt der Synchronisierimpuls S_y\, daß der Zähler auf 000 zurückgestellt wird, so daß das Signal Ko wieder auftritt Damit ist zwar die Bedingung A₁Φ K₀ nicht mehr erfüllt, d. h. dem D-Eingang des Flipflops 64 wird ein 0-Signal zugeführt Doch kann sich die positive Flanke des Synchronisierimpulses S,\ am Takteingang des D-Flipflops 64 nicht mehr auswirken. Das Umschaltsignal A_s bzw. B_s wechselt daher nicht Mithin werden die Meßsignale des vorherigen Zyklus weiterhin aus dem Zwischenspeicher 136 ausgelesen und ausgewertet, dagegen die Tore 142 weiterhin gesperrt und der Speicherinhalt des Zwischenspeichers 134 nicht ausgewertet. Eine Umschaltung erfolgt erst dann wieder, wenn Synchronismus vorliegt

Wenn die Leuchtdiode 108 ständig leuchtet oder ständig dunkel ist, bedeutet dies, daß ein Fehler vorliegt Bei fehlerfreiem Betrieb wechselt sie in gleichmäßigen Zeitabständen ihren Leuchtzustand. Die Leuchtdiode 104 leuchtet dagegen bei jedem Taktimpuls C auf, der am kollektor des Transistors 18 auftritt.

Die Taktimpulse C vom Kollektor des Transistors 18, die dem Rückstelleingang R des monostabilen Kippgliedes 84 als Rückstellsignal in Form des Taktsignals C zugeführt werden, bewirken außerdem, daß das monostabile Kippglied nach jedem Taktsignal C zurückgestellt wird. Hierdurch wird ein Arbeiten auf der halben Frequenz der Eigenfrequenz des monostabilen Kippgliedes erreicht, so daß die maximale Dauer eines

Tastimpulses eine Taktimpulsdauer nicht überschreitet Hierzu 4 Blatt Zeichnungen

Claims (20)

Patentansprüche;

1. Empfangseinrichtung einer Zeitmultiplex-Übertragungsanordnung mit einer empfangsseitigen Schalteranordnung zum zyklischen Verteilen von Ober eine Übertragungsleitung nacheinander empfangenen analogen Meßsignalen mehrerer sendeseitiger Meßstellen über eine analoge Speicheranordnung auf eine entsprechende Anzahl Auswertestel- len einer empfangsseitigen Auswerteanordnung im Takt der Abtastung der Meßstellen, wobei das empfangsseitige Auftreten eines Synchronisierimpulses selbsttätig zur Oberprüfung des Synchronismus von Sende- und Empfangsseite herangezogen is wird, dadurch gekennzeichnet, daß der Speicheranordnung (134, 136) eine Torschaltung (118, 120, 142, 144) zugeordnet ist, die bei Synchronismus von Sende- und Empfangsseite die Übertragung der in der Zwischenspeicheranordnung gespeicherten Meßsignale (0-7) des unmittelbar vor dem Synchronisierimpuls (S_y) liegenden Meßsignalzyklus in die Auswerteanordnung (17) freigibt und bei Asynchronismus sperrt

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicheranordnung zwei Zwischenspeicher (134,136) aufweist und die Torschaltung eine den Zwischenspeichern vorgeschaltete erste Umschalteranordnung (118,120) und eine den Zwischenspeichern nachgeschaltete zweite Umschalteranordnung (142,144) aufweist, von denen die erste Umschalteranordnung (118,120) abwechselnd eine Verbindung zwischen der übertragungsleitung (11,12) und dem Eingang der beiden Zwischenspeicher (134,136) und die zweite Um ^leiteranordnung (142, 144) gleichzeitig eine Verbindung zwischen dem Ausgang des jeweils nicht mit der Übertragungsleitung (11) verbundenen Zwischenspeichers und der Auswerteanordnung (17) herstellt, wenn Synchronismus besteht, die Umschaltung der Um-Schalteranordnungen jedoch bei Asynchronismus verhindert ist.

3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß ein das Umschalten der Umschalteranordnung bewirkendes Umschaltsignal B₅ auslösbar ist, wenn der Synchronisierimpuls auftritt und gleichzeitig die exklusive_ODER-Bedingung AfK₀ erfüllt ist, in der A_s gleich B₅ und K₀ ein Signal ist, das nach Zählung einer der Anzahl der Meßstellen (M0-M7) entsprechenden Anzahl von über die Übertragungsleitung (11) übertragenen und im Takt der sendeseitigen Meßstellenabtastungen erzeugten Taktsignalen (Q) auslösbar ist

4. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, daß das Umschaltsignal (B,) vom inversen Ausgang (QJ eines D-Flipflops (64) abgenommen ist, dessen wahrer Ausgang (Q) mit dem einen Eingang eines exklusiven ODER-Gliedes (66) verbunden ist, daß dem zweiten Eingang des exklusiven ODER-Gliedes (66) das Signal K₀ zuführbar ist, daß der D-Eingang des D-Flipflops (64) mit dem Ausgang des exklusiven ODER-Gliedes verbunden ist und daß dem Takteingang des D-Flipflops (64) der Synchronisierimpuls (S_y \) zuführbar ist.

5. Einrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Schalteranordnung zwei gleiche Schaltergruppen (122, 124) aufweist, von denen die eine (122) unmittelbar dem einen Zwischenspeicher (134) und die andere (124) unmittelbar dem anderen Zwischenspeicher (136) vorgeschaltet ist, daß die erste Umschalteranordnung zwei Tore (118,122) aufweist, die jeweils auf der Eingangsseite einer der Schaltergruppen (122, 124) angeordnet sind, daß die zweite Umschalteranordnung zwei Torgruppen (142, 144) aufweist, die jeweils auf der Ausgangsseite eines der Zwischenspeicher (134, 136) angeordnet sind, und uaß das Eingangstor (120) des ersten Zwischenspeichers (136) und die Ausgangstorgruppe des zweiten Zwischenspeichers (134) in Abhängigkeit vom Umschaltsignal (B₅) aufgetastet, dagegen das Eingangstor (118) des zweiten Zwischenspeichers (134) und die Ausgangstorgruppe (144) des ersten Zwischenspeichers (136) in Abhängigkeit vom Umschaltsignal ^gesperrt sind.

6. Einrichtung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß das Auftastsignal (a~_s) eines bzw. des ersten der Speicheranordnung zugeordneten Eingangstores (120) durch UND-Verknüpfung des Umschaltsignals (B₅) und das Auftastsignal feines bzw. des zweiten der Speicheranordnung zugeordneten Eingangstores (118) durch_ UND-Verknüpfung des inversen Umschaltsignals B₁ gleich As mit einem aus dem Taktsignal (C) über einen Tastsignai^eber (78—102) ausgeblendeten Tastsignal (φ gebildet ist

7. Einrichtung nach Anspruch 6, dadurch gekennzeichnet daß der Tastsignalgeber (78—102) ein integrierendes Zeitglied (98,100) mit nachgeschaltetem monostabilem Kippglied (84) aufweist dessen Rücksteil-Schwellwert durch eine sägezahnähnliche Schwellwertspannung (U_c) steuerbar ist bei dem die Dauer der einen Sägezahnflanke der Dauer des Signals Q &. S und die Dauer der anderen^ Sägezahnflanke der Dauer des Signals Q &.S entspricht, wobei Q ein gegenüber dem Taktsignal C etwas verzögertes Taktsignal und S das Tastsignal ist, und daß die Laufzeit des Zeitgliedes (98, 100) durch das verzögerte Taktsignal Q und die des monostabilen Kippgliedes (84) durch das Taktsignal Cbestimmt ist

8. Einrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Schwellwertspannung (U_c) der Spannung an einem_Kondensator (90) entspricht, dem das Signal Q & Süber eine in Durchlaßrichtung gepolte Diode (86) und einen ohmschen Widerstand (88) und das Signal Q & 5 über eine in Sperrichtung gepolte Diode (92) und einen ohmschen Widerstand (94) zuführbar ist.

9. Einrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet daß die Sendesignale gleichsinnig zu den gleichgerichteten Meßsignalen (0—7) gerichtete, mit den Meßsignalen abwechselnd übertragene Steuersignale (C, S_y) aufweisen, daß zwischen den Meßsignalen eines jeden Meßsignalzyklus übertragene Steuersignale die Taktsignale C sind und daß das zwischen zwei aufeinanderfolgenden Meßsignalzyklen übertragene Steuersignal der Synchronisierimpuls (S_y)\st

10. Einrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Sendesignale gleichzeitig über eine zweite Übertragungsleitung (12) mit gegensinniger Phasenlage zu der der in der ersten Übertragungsleitung (11) übertragenen Sendesignale übertragbar und die über die beiden Übertragungsleitungen (12, 11) getrennt übertragenen

SendesignaJe empfangsseitig einem Differenzverstärker (15) zuführbar sind»

11. Einrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Sendesignale einer die positiven und negativen Signale trennenden Vorrichtung (18-24, 110,112) zufuhrbar sind, daß die Dauer des Syncbronisieriinpulses (S,) länger als die eines Taktsignals (C) ist und die Steuersignale einer die Taktsignale vom Synchronisierimpuls anhand ihrer unterschiedlichen Dauer trennenden Vorrichtung (28—60) zufOhrbar sind.

12. Einrichtung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß die Sendesignale über einen Widerstand (HG) einer Diode (112) zuführbar sind, die so gepolt ist, daß zwischen Diode (112) und Widerstand (110) die Meßsignale (0—7) abnehmbar sind, und daß der Verbindungspunkt zwischen Diode (112) und Widerstand (110) mit der Eingangsseite der Schalteranordnung (122,124) verbunden ist

13. Einrichtung nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß die Sendesignale der Basis eines Transistors (18) zuführbar sind, 4er allein auf das Steuersignal (C, S_x) anspricht

14. Einrichtung nach Anspruch 13, dadurch gekennzeichnet, daß der Kollektor des Transistors (18) über einen Widerstand (19), an dem das Ausgangssignal abnehmbar ist, mit dem einen Pol (+) einer Betriebsgleichspannungsquelle und der Emitter mit dem Verbindungspunkt zweier gleichsinnig in Reihe geschalteter, in Durchlaßrichtung gepolter Dioden (20, 22) verbunden ist, wobei das eine Ende dieser Dioden-Reihenschaltung unmittelbar mit dem Mittelpunkt der Betriebsgleichspannungsquelle und das andere Ende über einen Widerstand (24) mit dem anderen Pol (—) der Betriebsgleichspannungsquelle verbunden ist

15. Einrichtung nach Anspruch 11 oder einem der Ansprüche 13 bis 14, dadurch gekennzeichnet, daß die Dauer des Synchronisierimpulses (S_r) länger als die aller Taktsignale (C) ist, daß das dem übertragenen Steuersignal entsprechende Ausgangssignal des Transistors (18) an einem Integrator (26,46,58,60) mit nachgeschalteter Schwellwertstufe (28, 34, 38, 42, 50, 52) zugeführt ist, deren Integrationszeitkonstante und Schwellwert in der Weise gewählt und, daß das Aasgangssignal des Integrators den Schwellwert der Schwellwertstufe nur während der Dauer des Synchronisierimpulses (Sy), jedoch nicht während der Dauer eines Taktsignals (C) erreich*.

16. Einrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die Entladezeitkonstante des im Integrator enthaltenen tntegrationskondensators (46) wesentlich geringer als die Ladezeitkonstante gewählt ist.

17. Einrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die dem Integrator (26, 46, 58, 60) nachgeschaltete Schwellwertstufe einen mitgekoppelten Differenzverstärker (28) aufweist, dessen nicht umkehrender Eingang ( + ) über einen Widerstand (28) und dessen umkehrender Eingang (-) über den Integrationskondensator (46) des Integrators und zwei diesem Integrationskondensator antiparallelgeschaltete Dioden (50, 52) an einer konstanten Vergleichsspannung (U₁) liegt, und daß an den umkehrenden Eingang (-) ein Ladewiderstand (26) angeschlos"sn ist, dessen nicht mit dem umkehrenden Eingang ( —) des Differenzverstärkers

(28) verbundenes Ende den Integrator-Eingang bildet

18. Einrichtung nach Anspruch 17, dadurch gekennzeichnet, daß dem Ladewiderstand (26) ein Entladewiderstand (28) in Reihe mit einer in Entladerichtung durchlässigen Diode (60) parallel geschaltet ist

19. Einrichtung nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, daß das dem Steuersignal entsprechende Ausgangssignal des Transistors (18) gleichzeitig einer zweiten Integrator-Schwellwertstufe (30,32,36,40,42,44,48,54,56) zugeführt ist, die ebenso ausgebildet ist, wie die zuerst genannte, jedoch eine wesentlich kleinere Integrationszeitkonstante aufweist

20. Einrichtung nach Anspruch 19, dadurch gekennzeichnet, daß der zweiten Integrator-Schwellwertstufe ein Verzögerungsglied (30, 48) zugeordnet und ein Schmitt-Trigger (74) nachgeschaltet ist