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Variables DIgitalfilter hoher Bitrate mixt kurzer Umladezeit
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Zusatz zu Patent .P.25 43.697.8....
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Die Erfindung betrifft ein variables, wenigstens einen Signalspeicher,
eine Recheneinheit und einen Koeffizientenspeicher enthaltendes digitales Filter
für Signale hoher Bitrate, bei dem m Filterweg zeitlich verschobene Folgen von btastwerten
des Eingangs- und Ausgangssignals als digitaler aus einei Anzahl von B Bit bestehende
Worte auftreten und bei dem durch bestimm te, nach ihrer Wertigkeit zusammengefaßte
Bits der digitalen Worte das Adresswort für einen Signalspeicher gebildet ist, bei
dem die Recheneinheit eInen 3inar-Zdkliem enthält, welcher eine von der Anzahl M
der Filterkoeffizienten abhängige 2 zahl C von parallelen Ausgangsklemmen enthält,
bei dem ferner in der Recheneinheit ein Gray-Coder vorgesehen ist, dessen Eingang
mit dem Ausgang des Binär-Zählers verbunden ist und dessen Ausgang eine Anzahl C
parallele Klemmen aufweist und mit dem eine Anzahl C parallele Klemmen aufweisenden
Eingang einer speichernden Verzögerungseinheit verbunden ist Lei dem ferner ein
Vergleicher mit zwei Eingängen vorgesehen ist der Eingang und der Ausgang der speichernden
Verzögerungseinheit jeweils mit einem der Eingänge des Vergleichers verbunden sind
und in dem Roeffizientenspeicher die einzelnen Filterkoeffizienten derart abgespeichert
sind, daß jedem Filterkoeffizienten wenigstens ein Bit des Binärzählers zugeordnet
ist, bei dem ein mit seinem ersten Eingang mit einem Signal-Ausgang des Vergleichers
und mit seinem
zweiten Eingang mit dem Ausgang des Koeffizientenspeichers
verbundener Koeffizienten-Wähler vorgesehen ist, durch den in Abhängigkeit von der
Wertigkeit der Bitselle, in der sics die beiden dem Vergleicher zugeführten Worte
unterscheiden, bestimmte Koeffiziente1l aus den Koeffizientenspeicher ausgewählt
und dem Eingang eines mit dem Koeffizienten-Wähler verbundenen Vozeichen-Wählers
zugeführt sind, bei dem ferner ein Steuer-Ausgang des Vergleichers mit einem Steuer-Eingang
des Vorzeichen-Wählers verbunden ist und durch den Vorzeichen-Wähler entsprechend
der vom Vergleicher gebilde Steuerinformation das Vorzeichen für den ausgewählten
Koeffizienten gebildet ist, bei dem der Ausgang des Vorzeichen-Wählers mit den ersten
Eingang eines Akkumulators und der Ausgang des Akkumulators mit einem zweiten Eingang
des Akkumulators verbunden ist, bei dem ferner ein mit einem Signaleingang und einem
Adress-Eingang versehener und als Zwischenspeicher wirkender Ri-SpeIcher vorgesehen
ist dessen Adress-Eingang mit dem Ausgang des Gray-Coders, dessen Signal-Eingang
mit dem Ausgang des Akkumulators und dessen Ausgang mit dem eine Anzahl C1 Speicherbereiche
au.fweisenden Signalspeicher des digitalen Filters verbunden ist, nach Patent .
.0. ... (Patentanmeldung P 25 43 697.9).
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Im Hauptpatent ist ein derartiges variables Digitalfilter angegeben,
dessen wesentliches Merkmal darin besteht, daß bei einem besonders einfachen Aufbau
der Recheneinheit die Nachregelzeit des Filters relativ klein gehalten werden kann
und dadurch der Einsatz der Recheneinheit, beispielsweise im Zo.tmultiplexbetrieb,
möglich ist.
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Zum besseren Verständnis der Erfindung soll einleitend die im Hauptpatent
bereits vorgenommene Würdigung des einschlägigen Standes der Technik kurz wiederholt
werden.
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In der Vergangenheit war die Anwendung digitaler Filter im wesentlichen
auf verhaltnismäßig niederfrequente Anwendungen beschränkt. Mehr und mehr ermöglichen
gegenwärtig jedoch technologische
Fortschritte und die Entwicklung
geeigneter dazugehöriger Algorithmen die Anwendung digitaler Filter auch für hochfrequente
Signale, beispielsweise Fernsehsignale mit 5,5 XIz Bandbreite.
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Wesentliches Hindernis für einen breiten Einsatz digitaler Filter
in diesem Frequenzbereich war bislang die Notwendigkeit hinreichend schneller digitaler
Multiplizierer. Seit kurzem sind jedoch verhältnlsinäßig dicht gepackte bipolare
Halblelterspeicher mit sehr kurzer Zugriffszeit verfügbar. Es ist daher möglich,
sämtliche möglichen Ergebnisse einer arithmetischen Operation, z.B. Teile eines
Digitalfiltralgorithmus in einen Signalspeicher zu schreiben. Die Variablen der
Operation können hier zur Adressierung des Signalspeichers und zum Abrufen des dazugehörigen
Ergebnisses verwendet werden. Solche Filter sind weniger aufwendig und vcr allem
schneller als Filter herkömmlicher Technik.
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Aus der.USA-Pabentsehrift 3 777 130 ist beispielsweise ein Digitalfilter
für PCM-Signale bekannt, bei dem ein Signalspeicher im Verlauf des Filterprozesses
mehrfach aufgerufen wird.
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Wegen der Mehrfachaufrufe ist dieses Filter jedoch nur für Signale
relativ geringer Wortrate geeignet.
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Bei einem weiteren von A.Peled und B.Liu ( EE Trans. Acoust., Speech,
Signal Processing", Vol. ASSP-22, Seiten 456 bis 462, Dec.1974) angegebenen Filter
werden mehrere ROM-Speicher (Read Only Memory) aufgerufen, wodurch Signale hoher
Wortrate verarbeitet werden können. Es handelt sich jedoch hier um kein variables
Filter, für den ein RAM-Speicher (Random Access Memory) mit einer zugehörigen Recheneinheit
erforderlich wäre.
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Bei dem Filter nach der obengenannten USA-Patentsch=-ift 3 777 130
ist zwar eine Recheneinheit angegeben; für die Berechnung eines abzuspeichernden
Wortes benötigt diese jedoch unverhältnismäßig viele Rechenoperationen, so daß ein
insgesamt hoher Zeitaufwand
für die Veränderung des Filters benötigt
wird. Deshalb ist dieses Filter zum raschen Ausgleichen der Veränderung einer Ubertragungsstrecke
nicht geeignet.
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Die Filteranordnung nach dem Hauptpatent ermöglicht nun ein rasches
Ausgleichen der Veranderungen einer Übertragungsstrecke und ist dadurch insbesondere
für die Filterung von Signalen hoher Bitrate wld damit zur Filterung in digitaler
Form vorliegender breitbandiger Analogsignale geeignet.
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Bei einer zweiten im Hauptpatent angegebenen Filteranordnung, ei der
ebenfalls der Vorteil einer kurzen Nachregelzeit und damit der Verwendbarkeit für
den Zeitntlltiplexbe-tlieb gegeben ist, handelt es sich um ein variables, wenigstens
einen Signalspeicher, eine Recheneinheit und einen Keeffizientenspelcher enthaltendes
digitales Filter für Signale hoher Bitrate, bei dem im Filterweg zeitlich verschobene
Folgen von Abtastwerten des Bingængs- und Ausgangssignals als digitale, aus einer
Anzahl von B Bit bestehende Worte auftreten und bei dem durch bestimmte, nach ihrer
Wertigkeit zusammengefaßte Bits der digitalen Worte das Adresswort für einen Signalspeicher
gebildet ist, bei dem die Recheneinheit einen Binär-Zähler enthält, welcher eine
von der Anzahl M der Filterkoeffizienten abhängige Anzahl C von parallelen Ausgangsklemmen
enthält, bei dem der Binär-Zähler mit dem Eingang einer speicherenden Verzögerungseinheit
und mit einem ersten Eingang einer Erkennungsschaltung und mit einem Einlese-Adresseingang
eines als Zwischenspeicher wirkenden RAM-Speichers verbunden ist, bei dem ferner
der Ausgang der speichernden Verzögerungseinheit mit einem zweiten Eingang der Erkennungsschaltung
und die Erkennugsschaltung mit einem ersten Eingang eines Koeffizienten-Wählers
und mit einem Auslese-Adresseingang des RAM-Speichers verbunden ist, bei dem ein
zweiter Eingang des Koeffizienten-Wählers mit dem Koeffizientenspeicher verbunden
ist, in dem die einzelnen Filterkoeffizienten derart abgespeichert sind, daß jedem
Filterkoeffizienten wenigstens ein Bit des Binärzählers zugeordnet ist, bei dem
durch die Erkennungsschaltung
die an ihren Eingängen liegenden
Worte bitweise verglichen sind und beim Erkennen des ersten Auftretens einer Null
an einer beliebigen Wertigkeitsstelle des am zweiten Eingang der Erkennugsschaltung
liegenden Wortes und einer 1 für die entsprechende Wertigkeitsstelle des an ihrem
ersten Eingang liegenden Wortes der Koeffizienten-Wähler durch die Erkennungsschaltung
derart angesteuert ist, daß der, der jeweiligen Wertigkeitsstelle des unterschiedlichen
Bits zugeordnete Koeffizient aus dem Koeffizientenspeicher abgerufen ist, bei dem
ferner ein mit einem ersten Eingang mit dem Ausgang des Koeffizienten-Wählers verbundener
Addierer vorgesehen ist wld der den geänderten Bit zugeordnete Koeffizient über
den Koeffizienten-Wähler dem ersten Eingang des Addierers zugeführt ist, bei dem
durch die Erkeimungsschaltung die 1 an der Wertigkeitsstelle des unterschiedlichen
Bits des an ihrem ersten Eingang liegenden Wortes durch eine Null ersetzt ist und
dieses Wort dem Auslese-Adresseingang des RAM-Speichers zugeführt ist, bei dem einem
zweiten Eingang des Addierers diejenigen im RAM-Speicher abgespeicherten Worte zugeführt
sind, die durch das an dessen Auslese-Adresseingang anliegende Wort adressiert sind,
und bei dem der Ausgang des Addierers mit einem Dateneingang des RAM-Speichers,
und der Ausgang des REM-Speichers mit dem eine Anzahl Cl Speicherbereiche aufweisenden
Signal speicher des digitalen Filters verbunden ist, nach Patent 9 ... ... ti7atentanmeldung
P 25 43 697.9).
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Diese Filteranordnungen nach dem Hauptpatent haben sich gut bewährt.
Für besonders hohe Anforderungen an ein rasches Ausgleichen der Veränderungen einer
Ubertragungsstrecke ergibt sich jedoch die Forderung nach einer weiteren Steigerung
der Nachregelgeschwinaigkeit.
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Der Erfindung liegt die Aufgabe zugrunde, ein variables Digitalfilter
hoher Bitrate nach dem Hauptpatent in der Weise weiterzubilden, daß ohne großen
schaltungstechnischen Mehraufwand die Nachregelungszeit des Filters noch weiter
verkürzt wird.
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Diese Aufgabe wird bei den Filteranordnungen nach den Hauptpatent
gemäß der Erfindung dadurch gelöst, daß zwischen dem Ausgang des RAM-Speichers und
denjenigen Speicherbereichen des Signalspeichers, die durch als Vorzeichenbits vorgesehene
Bits der Bitwertigkeit Null adressiert sind, jeweils ein Vorzeichenwandler geschaltet
ist Vorteilhaft ist besonders die mittels einen nur geringfügigen Schaltungserweiterung
erzielbare Halbierung der für den Rechen-und Ladeprozess erforderlichen Gesamtzeit.
Diese Halbierung ergibt sich dadurch, daß für das Auffüllen des gesamt Signalspeichers
anstelie von zwei Rechen- und Ladeprozessen, wie sie nach dem Hauptpatent benötigt
werden, nur ein Rechen- und Ladeprozess erforderlich ist.
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Nachstehend wird die Erfindung anhand von Ausführungsbeispielen noch
näher erläutert.
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Es zeigen in der Zeichnung: Fig,1 eine Darstellung einer ersten erfindungsgemäßen
Filteranordnung; Fig.2- eine Darstellung einer zweiten erfindungsgemäßen Filteranordnung.
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Ein digitales Filter kann durch folgende Differenzengleichung beschrieben
werden:
Hierbei bedeuten:
die Folge der Eingangs-Abtastwerte; die Folge der Ausgangs-kbtastwerte;
die Folge von N+1 nichtrekursiver Filterkoeffizienten; die Folge von N rekursiven
Filterkoeffizienten.
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Gleichung (1) kann in allgemeinerer Form folgendermaßen geschrieben
werden:
Hierbei bedeuten:
die zusammengefaßte Folge der Eingang und Ausgang Abtastwerte;
eine zusairJnengefaßte Folge der M Filterkoeffizienten. Es sei nun angenommen, daß
alle Signale yn, al und Zl,n auf den Wert l begrenzt und durch eine Anzahl von B
Bits (einschließlich des Vorzeichen-Bits) für zl,n und A Bits für al im Zweier-Komplement
dargestellt sind, wie dies in Gleichung (3)
für zl,n angegeben ist.
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Es handelt sich hier um eine besonders geeignete, von mehreren möglichen
Zahlendarstellungen.
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Gleichung (2) kann unter Verwendung von Gleichung (3) auch folgendermaßen
dargestellt werden:
In dieser Darstellung wird yn als Summe einer Anzahl von M Produkten
der Wortlänge A+B-1 gebildet. Bei der Realisierung wird es im allgemeinen vorteilhaft
sein, die einzelnen Produkte durch Abschneiden nicht benötigter niederwertiger Bits
zu verkürzen, um den Speicher- und Rechenaufwand des Filters in verkünftigen Grenzen
zu halten.
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Die im folgenden als Wertigkeitscodierung bezeichnete Adressiermethode
für die Signalspeicher eines digitalen Filters kann durch Veränderung der Gleichung
(4) in folgender Weise abgeleitet werden.
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Bei dieser Adressiermethode werden M Bits von einer binären Wertigkeit
der Gesamtheit der Filterkoeffizienten zur Adressierung eines Bereiches des Signalspeichers
verwendet. In den einzelnen Bereichen des Signal speichers sind alle möglichen Resultate
der in den geschweiften Klammern von Gleichung (4a) enthaltenen Ausdrücke abgespeichert.
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Unter der Annahme, daß 11i eine natürliche Zahl ist, die fclgender
Bedingung genügt 1#1/i#M ergibt sich anstelle von Gleichung (4) die folgende Filtergleichung
(5) mit ganzzahligem iM:
Im Hauptpatent wird davon ausgegangen, daß die Ausdrücke in der
ersten Zeile von Gleichung (5) in einem gesonderten Rechenprezess berechnet werden
müssen. Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, daß jedoch d.ie
entsprechenden Ausdrücke in der zweiten Zeile der Gleichung, abgesehen vom Vorzeichen
von gleicher Struktur sind, und deshalb in einem Rechenprozess gemeinsam mit den
Ausdrücken der ersten Zeile berechnet werden können. Dadurch ergibt sich eine wesentliche
Verkür7.ung der Umladezeit.
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In Fig. 1 ist ein erstes Ausführungsbeispiel eines erfindungsgemäßen
variablen Digitalfilters dargestellt, das einer Recheneinheit RE, einen Koeffizientenspeicher
1 und einen in einzelne Speicherbereiche aufgeteilten Signalspeicher SSP enthält.
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Die Recheneinheit enthält einen Binär-Zähler 2, der eine mit der Anzahl
M der Filterkoeffizienten übereinstimmende Anzahl C von parallelen Ausgangsklemmen
aufweist. Weiterhin ist in der Recheneinheit ein Gray-Coder 3 vorgesehen, dessen
Eingang mit dem Ausgang des Binär-Zählers 2 verbunden ist übereinstimmend mit dem
Ausgang des Binär-Zählers 2 enthält der Gray-Coder 3 einen jeweils eine Anzahl C
parallele Klemmen aufweisenden Eingang ui Ausgang. Der Ausgang des Gray-Coders 3
ist mit dem Eingang einer speichernden Verzögerungseinheit 4 und mit dem ersten
Eingang 5 eines zwei Eingänge 5, 7 aufwrisenden Vergleichers 6 verbunden. Der Ausgang
der speichernden Verzögerungseinheit 4 ist mit dem zweiten Eingang 7 des Vergleichers
6 verbunden.
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Der Vergleicher 6 weist einen mit dem ersten Eingang 8 eines Koeffizientenwählers
9 verbundenen Signalausgang 10 sowie eine mit einem Steuereingang 11 eines Vorzeichenwählers
12 verbundenen Steuerausgang 13 auf. Der Koeffizientenwähler 9 ist mit seinem zweiten
Eingang mit dem Koeffizientenspeicher 1 und mit seinem Ausgang mit dem Eingang des
Vorzeichenwählers 12 verbunden. Weiterhin ist in der Recheneinheit ein zwei Eingänge
15, 16
aufweisender Akkumulator 14 vorgesehen, dessen erster Eingang
15 mit dem Ausgang des Vorzeichenwählers 12 verbunden ist und dessen Ausgang 17
auf den zweiten Eingang 16 zurückgeführt ist. Dem Ausgang 17 des Akkumulators 14
ist der Signaleingang 18 eines als Zwischenspeicher wirkenden RAM-Speichers 19 nachgeschaltet.
Der RAM-Speicher 19 weist weiterhin einen mit dem Ausgang des Gray-Coders 3 verbundenen
Adress-Eingang 20 auf und ist mit seinem Ausgang über einen Verteiler mit einem,
mehrere Speicherbereiche aufweisenden Signal speicher SSP verbunden Die Anzahl C1=8
der Speicherbereicnq SSPO bis SSP7 stimmt beim Ausführungsbeispiel überein mit der
Wortlänge B. Dabei ist zwischen dem Ausgang 19a des RAM-Speichers 19 und denJenigen
Speicherbereichen des Signalspeichers SSP, die durch Vorzeichenbits der Wertigkeit
Null adressiert sind, im Ausführungsbeispiel ist dies der Speicherbereich SSPO,
als wesentliches Element der Erfindung ein Vorzeichenwandler VZW gesehaltet. Die
Adressierung der einzelnen Signalspeicherbereiche erfolgt in analoger Weise wie
die Adressierung des P.AM-Speichers 19 und soll hier nur kurz erläutert werden.
Hierfür ist für jeden Signalspeicherbereich ein in der Fig.1 nicht dargestellter
Adresseingang erforderlich.
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Zur Ladung der Signalspeicherbereiche wird an den Adresseingang 20
des RAM-Speichers 19 und die Andresseingänge der Signalspeicherbereiche eine jeweils
gleiche Adresse gelegt. Der RAS-Speicher 19 liefert die zuvor errechneren Resultate
über den Verteiler an die einzelnen Signal-Speicherbereiche. Zur Erzielung der Filterwirkung
müssen die Signalspeicherbereiche die vorher abgespeicherten Resultate wieder abgeben.
Hierzu liegen nunmehr an den Adresseingängen der Signalspeicherbereiche entsprechend
den Gleichungen (4a) und (5) die Bits gleicher Wertigkeit. Dadurch werden die Signalspeicherbereiche
angewiesen die zur jeweiligen Adresse zugehörigen Resultate an inre Ausgänge abzuliefern.
Die Ausgänge der Signalspeicherbereiche sind über einen Add.iererbaum zusammengefaßt
und mit dem Filterausgang A verbunden.
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Zur Berechnung eines der Speicherinhalte der einzelnen Signalspeicherbereiche
müssen zuerst sämtliche möglichen Kombinationen der M Abtastwerte z1,nj in der Recheneinheit
dargestellt werden. Hierfür ist in der Recheneinheit der Binärzähler 2 vorgesehen,
an dessen Klemmen die M Abtastwerte z1,nj auftreten und nacheinander alle möglichen
Kombinationen dieser Abtastwerte durchlaufen. Die Signale des Binärzählers 2 werden
dem Gray-Coder 3 zugeführt und in den Gray-Code umgewandelt. Dieser an einen Binär-Zähler
angeschlossene Gray-Coder hat die Eigenschaft, daß sich an seinem Ausgang bei jedem
Schritt des Binär-Zählers jeweils nur ein Bit ändert. In dem Koeffizientenspeicher
1 sind die einzelnen Filterkoei'fizienten derart abgespeichert, daß jedem Filterkoeffizienten
ein Bit des Binärzählers 2 zugeordnet ist. Der Vergleicher 6 ermittelt die Wertigkeit
der Bitstelle, in der sich jeweils zwei ihm zugeführte Worte unterscheiden und veranlaßt
den Koeffizientenwähler 9 in Abhängigkeit von der Wertigkeit der Bitstelle, in der
sich beiden Worte unterscheiden, den dem geänderten Bit jeweils zugeordneten Koeffizienten
aus dem Koeffizientenspeicher 1 abzurufen und dem Eingang des Koeffizienten-Wählers
12 zuzuführen (Gleichung 9) Der Vergleicher 6 ermittelt, ob an seinem ersten Eingang
7 eine Eins und gleichzeitig an seinem zweiten Eingang 5 eine Null anliegt und führt
in diesem Fall dem Vorzeichen-Wähler 12 eine entsprechende Steuerinformation zu,
durch die eine Änderung des Vorzeichens des am Eingang des Vorzeichen-Wählers liegenden
Koeffizienten erfolgt. Es ist, wie aus Gleichung (5) erkennbar ist, bei der erfindungsgemäßen
Anordnung nach Fig.1 für das Auffüllen des gesamten Inhalts des Signal speichers
nur noch ein einzelner Rechen- und Ladeprozess erforderlich. Dies ist ein besonderer
Vorteil der erfindungsgemäßen Anordnung, da auf diese Weise der gesamte Recnenprozess
verkürzt und damit die Nachregelung des Filters wesentlich beschleunigt wird.
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In Fig.2 ist eine zweite erfindungsgemäße Anordnung dargestellt, bei
der ein in gleicher Weise wie bei der Anordnung nach Fig.1 aufgebauter und arbeitender
Binärzähler 2 mit dem C parallele
Klemmen aufweisenden Eingang
einer speichernden Verzögerungseinheit 4, mit dem ersten Eingang .22 einer Erkennungsschaltung
23 und mit einem Einlese-Adresseingang 24 eines als Zwischenspeicher arbeitenden
RAM-Speichers 25 verbunden ist. Der Ausgang der mit ihrem zweiten Eingang 26 mit
dem Ausgang der speichernden Verzögerungseinheit 4 verbundenen Erkennungsschaltung
23 ist mit einem Auslese-Adresseingang 27 des RAI-Speichers 25 verbunden. Einem
zweiten Ausgang 28 der Erkennungsschaltung 23 ist der erste eingang 29 eines mit
seinem zweiten Eingang 30 mit einem Koeffizientenspeicher 1 verbundenen Roeffizientenwählers
9 nachgeschaltet. Dem Ausgang des Soeffizientenwählers 9 ist ein erster Eingang
31 eines mit seinem Ausgang mit dem Dateneingang 32 des RAM-Speichers 25 verbundenen
Addierers 33 nachgeschaltet. Der Ausgang 25a des RM'4-Speichers 25 ist auf den zweiten
Eingang 34 des Addierers 33 zurückgeführt und mit dem in gleicher Weise wie bei
Fig.1 aufgeteilten Signalspeicher SSP des Filters über einen Verteiler verbunden.
Es ist auch bei dieser Anordnung zwischen dem Ausgang 25a des RAM-Speichers 25 und
dem durch Vorzeichenbits der Wertigkeit Null adressierten Bereich SSPO des Signal
speichers S2P als wesentliches Element der Erfindung ein Vorzeichenwandler VZW geschaltet.
Die Ausgänge der Signalspeicherbereiche sind in gleicher Weise wie bei der Anordnung
nach Fig.1 über einen Addiererbaum zusammengefaßt und mit dem Filterausgang A verbunden.
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In dem Koeffizientenspeicher 1 der Fig.2 sind die einzelnen Filterkoeffizlenten
derart abgespeichert, daß jedem Filterkoeffjzienten ein Bit des Binärzählers 2 zugeordnet
ist. Durch die Erkennungsschaltung 23 werden die an ihren Eingängen 22 und 26 liegenden
Worte bitweise verglichen und beim Erkennen des ersten Auftretens einer Null an
einer beliebigen Wertigkeitsstelle des am zweiten Eingang 26 liegenden Wortes und
einer Eins für die entsprechende Wertigkeitsstelle des am ersten Eingang 22 liegenden
Wortes wird der Koeffizientenwähler 9 derart angesteuert, daß der, der jeweiligen
Wertigkeitsstelle des unterschiedlichen Bits zugeordnete Koeffizient aus dem Koeffizientenspeicher
abgerufen
wird. Dieser den unterschiedlichen Bit zugeordnete Koeffizient wird von dem Koeffizientenwähler
9 dem ersten Eingang 31 des Addierers 33 zugeführt. Weiterhin wird durch die Erkennungsschaltung
23 die Eins an der Wertigkeitsstelle des unterschiedlichen Bits des an ihrem ersten
Eingang 22 liegenden Wortes durch eine Null ersetzt und dieses Wort dem Auslese-Adresseingang
27 des RAM-Speichers 25 zugeführt Dem zweiten Eingang 34 des Addierers 33 werden
diejenigen im RAM-Speicher 25 abgespeicherten Worte zugeführt, die durch das An
dessen Auslese-Adresseingang 27 anliegende Wort adressiert sind.
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Das am Ausgang des Addierers 33 auftretende Wort wird dem Dateneingang
32 des RAM-Speichers 25 zugeführt und an die durch das am Einlese-Adresseingang
24 anliegende Wort adressierte Speicheradresse eingeschrieben.
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Die in den Fig.1 und 2 angegebenen Schaltungen können in gleicher
Weise, wie bei den Schaltungen nach dem Hauptpatent, durch gleichzeitige Verändening
der Anzahl C der parallelen Klemmen des Ausgangs des Binärzählers, des Eingangs
und des Ausgangs der speichernden Verzögerungseinheit und der Adresseingänge des
RAM-Speichers abgewandelt werden.
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Gemäß der ersten Abwandlungsmöglichkeit genagt C der 3edingung C=M/n,
wobei n eine natürliche Zahl größer als 1 und kleiner als die Anzahl M der Filterkoeffizienten
ist. HierfUr muß der Signal speicher iii eine Anzahl C1 von Speicherbereichen auf-M
geteilt sein und C1 der Bedingung Cl=B C genügen. Diese Variante ist besonders für
eine große Anzahl M von Filterkoeffizienten geeignet.
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Hierbei werden C = M/n = M.i Bits einer binären Wertigkeit aller Filterkoeffizienten
zur Adressierung jeweils eines Bereiches des Signalspeichers verwendet. In den einzelnen
Bereichen sind alle möglichen von der Recheneinheit berechneten Resultate der
in
Gleichung (5) in geschweiften Klammern angegebenen Ausdrücke gespeichert.
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2 Patentansprüche 2 Figuren