DE2600713C3 - Schaltungsanordnung zum raschen Laden und Entladen eines Abtastknotens in einem statischen Speicher - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum raschen Laden und Entladen eines den Zustand von Speicherzellen abfragenden Abtastknotens <>5 in einem statischen Speicher, mit einer Ladeeinrichtung zur Aufladung des Abtastknotens und einem den Abtastknoten nachgeschalteten Abtastverstärker.

Bei statischen MOS-Speichern wird ein Abtastknoten, der selektiv mit Spaltenleitern in der Speichermatrix verbindbar ist, über einen Anhebetransistor aufgeladen. Wenn die Spaltenleiter der Matrix mit einer angesteuerten Zelle verbunden sind, so kann sich je nach dem augenblicklichen Binärzustand in der Zelle die Ladung am Abtastknoten entladen. Ein mit dem Abtastknoten verbundener Abtastverstärker tastet einen eventuell auftretenden Potentialabfall oder eine Entladung am Knotenpunkt ab und erzeugt ein für den Binärzustand der Zelle repräsentatives Aiusgangssignal.

Bei derartigen Schaltungen bekannter Art ist es bekanntlich so, daß ein Anhebetransistor mit einem in leitendem Zustand niedrigen Widerstand den Abtastknoten schneller aufladen kann und dadurch ein rascheres Lesen ermöglicht. Ein niedrigerer Leitungswiderstand des Anhebetransistors führt jedoch zu einer langsameren Entladung des Abtastknotens, da in diesem Falle der Anhebetransistor der Entladung entgegenwirkt. Für die Entladung ist es daher erwünscht, einen Anhebetransistor mit hohem Widerstand zur Verfügung zu haben. In der Regel muß daher ein Kompromiß eingegangen werden, um sowohl annehmbare Ladungsais auch Entladungszeiten zu gewinnen.

Noch verwickelter wird das Problem der Auswahl eines geeigneten Leitungswiderstandes, wenn eine Vielzahl von Spaltenleitern mit einem einzigen Abtastknoten verbunden sind oder wenn die Speicherzellen strombegrenzt sind. Die einer Vielzahl von Speicherleitungen zugeordnete, entsprechend größere Kapazität macht einen niedrigen Widerstand des Anhebetransistors erforderlich, um diese zusätzliche Kapazität zu kompensieren, während die strombegrenzten Zellen mit höherer Impedanz einen ebenfalls einen höheren Widerstand aufweisenden Anhebetransistor erfordern, um den Abtastknoten rasch entladen zu können.

Es ist Aufgabe der Erfindung, eine Schaltungsanordnung anzugeben, die durch Begrenzung der Spannungssprünge am Abtastknoten sowohl ein rasches Aufladen als auch ein rasches Entladen des Abtastknotens ermöglicht.

Zur Lösung dieser Aufgabe ist erfindungsgemäß vorgesehen, daß eine den Stromfluß steuernde, Spannungssprünge am Abtastknoten begrenzende Steuereinrichtung mit dem Abtastknoten verbunden ist und daß eine Rückkopplungsschleife zwischen dem Ausgang des Abtastverstärkers und der Steuereinrichtung angeordnet ist. Über die Rückkopplungsschleife wird ein Wechselstromweg zum Aufladen des Abtastknotens gebildet. Wenn das Potential am Abtastknoten unter einen vorgegebenen Pegel absinkt, so verhindert der Wechselstromweg ein weiteres Absinken des Potentials; wegen des über die Steuereinrichtung gebildeten alternativen Aufladungszweiges kann andererseits der Anhebetransistor mit einer entsprechend höheren Impendanz ausgestattet werden.

Im folgenden wird die Erfindung anhand von in der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. Es zeigen

F i g. 1 ein Schaltbild eines Ausführungsbeispiels der Erfindung mit einer einzigen Rückkopplungsschleife und

F i g. 2 ein Schaltbild eines alternativen Ausführungsbeispiels der Erfindung, bei dem zwei Rückkopplungsschleifen bzw. Wege verwendet werden.

Die Erfindung gibt eine Steuereinrichtung zur Steuerung des Stromflusses an einem Abtastknoten eines statischen Speichers an. Die Steuereinrichtung

selbst wird durch eine Rückkopplungsschaltung bzw. -schleife gesteuert, die von einem Abtastverstärker ausgeht Bei dem beschriebenen Ausführungsbeispiel wird die Rückkopplungsschleife in einem KiOS-Festwertspeicher verwendet. In einem Falle (F i g. 1) ist der Speicher ein ek-Festwertspeicher, während bei dem anderen Ausführungsbeispiel (Fig.2) der Speicher ein lök-Festwertspeicher ist. Vorzugsweise sind alle Transistoren n-Kanal-Feldeffekttransistoren des Anreicherungstyps mit polykristallinen Siliziumgates. ι ο

Bei dem Ausführungsbeispiel gemäß Fig. 1 ist der Abtastknoten oder kritische Knoten 10 mit Spaltenleitern 11 und 12 über Y-Wähltransistoren 14 und 16 verbunden. Die Spaltenleiter 11 und 12 können direkt mit Zellen in einer Speichermatrix verbunden sein, oder sie können jeweils selektiv über zusätzliche V-Wähl- bzw. Steuertransistoren mit einer Vielzahl von Spaltenleitern gekoppelt werden. Es leuchtet ein, daß die Anzahl von mit dem Abtastknoten 10 gekoppelten Spaltenleitern für die Erfindung keine Rolle spielt, obwohl die Bedeutung und Wirkung der Erfindung wächst, wenn mehr Spaltenleiter an einen einzigen Abtastknoten mit angeschaltet sind. Die Spaltenleiter werden in üblicher Weise über Dekodierschaltungen selektiv mit den in der Zeichnung nicht dargestellten Zellen verbunden, wobei jede Zelle auch mit einem X-Leiter in der Matrix gekoppelt ist, wodurch ein wahlfreier Zugriff zu jeder Zelle ermöglicht wird. Der besondere Aufbau der Zelle ist ohne Bedeutung; es kann irgendeine von einer Vielzahl bekannter Zellenausführungen verwendet werden.

Der Abtastknoten 10 ist mit einem gestrichelt umrandeten Abtastverstärker 18 verbunden. Der Ausgang des Abtastverstärkers ist über die Leitung 20 zum Gate des Rückkopplungstransistors 22 rückgekoppelt. Der Rückkopplungstransistor 22 liegt zwischen einer Potentialquelle, Leitung 24 und dem Abtastknoten 10. Ein Anhebetransistor 26 liegt in ähnlicher Weise zwischen der Leitung 24 und dem Knotenpunkt 10. Das Gate dieses Transistors ist mit dessen Drain-Elektrode verbunden, so daß der Transistor ständig leitend ist.

Die spezielle Konfiguration des Abtastverstärkers ist für die Erfindung ebenfalls nicht entscheidend. Der Abtastverstärker bei dem in F i g. 1 dargestellten Ausführungsbeispiel weist Eingangstjansistoren 28 und 32 und Ausgangstransistoren 30 (Doppel-Bootstrap) und 34 (Gegentakt) auf. Ein Bootstrap-Kondensator 29 beeinflußt das Gate des Ausgangstransistors 30, wenn die Transistoren 28 und 32 gesperrt werden. In d'esem Falle steigt offensichtlich das Potential auf Leitung 20 auf das Potential der Leitung 24. Wenn dieser Fall eintritt, wird der Transistor 22 leitend und ruft einen Stromfluß von der Leitung 24 zum Knoten 10 hervor.

Es wird zunächst angenommen, daß im Betrieb die Spaltenleiter 11 und 12 nicht mit den Speicherzellen gekoppelt sind. Der Knoten wird über den Anhebetransistor 26 auf das Potential der Leitung 24, abzüglich der Schwellenspannung des Transistors 26, aufgeladen. Das Potential am Knotenpunkt 10 macht den Transistor 32 leitend, wodurch die Rückkopplungsschleife, die Leitung 20, an Erde gelegt wird. Es sei nun angenommen, daß ein Spaltenleiter mit einer Zelle verbunden ist und die Zelle so programmiert ist, daß sich der Knoten 10 zu entladen beginnt. Die Entladung des Knotenpunkts 10 ruft ein Ausgangssignal auf der Leitung 20 hervor, wodurch der Transistor 22 leitend gemacht wird. Dadurch wird verhindert, daß sich der Knotenpunkt 10 weiter entlädt Wpnn daher das Potential am Knoten 10 unter einen vorgegebenen Pegel absinkt, bei dem ein Ausgangssignal auf der Leitung 20 hervorgerufen wird, so verhindert das Signal auf der Leitung 20 einen weiteren Potentialabfall am Knotenpunkt 10, da der Transistor 22 leitend wird. ^]

Wenn die Spalte abgewählt (d.h. vom Knoten 10 entkoppelt) wird, steigt die Spannung am Knoten 10. Sobald der Potentialanstieg ausreicht, um die Ausgangsspannung auf der Leitung 20 zum Abfallen zu bringen, wird der Transistor 22 gesperrt. Da der Transistor 22 verhindert, daß der Knoten 10 (wie beim Stande der Technik) unter ein vorgegebenes Potential absinkt, kann der Anhebetransistor 26 den Knoten rasch wieder aufladen, selbst wenn der Transistor 26 einen höheren Widerstand als die Anhebetransistoren in bekannten Schaltungsanordnungcn hat. Dieser höhere Widerstand des Transistors 26 ermöglicht dementsprechend eine schnelle Entladung des Knotens 10. So ist beispielsweise das Z/L-Verhältnis des Anhebetransistors bei bekannten Schaltungsanordnungen 6/12. Mit der erfindungsgemäß zusätzlich vorgesehenen Rückkopplungsschleife und dem Transistor 22 wurde der Anhebetransistor 26 auf 6/18 reduziert mit einem Z/L-Verhältnis von 7/6 für den Rückkopplungstransistor 22. Bei der Schaltungsanordnung gemäß F i g. 1 wurden typische Aufladungszeiten um über 50 % und Entladungszeiten um über 30 % verbessert.

Bei dem Ausführungsbeispiel gemäß Fig.2 ist der Abtastknoten 36 in bekannter Weise über eine Vielzahl von Spalten-Wähltransistoren mit Zellen der Speicherrnatrix verbunden. Über einen Anhebetransistor 42, dessen Gate an der Leitung 60 liegt, ist der Knoten 36 mit einer durch Leitung 60 versinnbildlichten Potentialquelle gekoppelt. Der Knoten 36 ist außerdem über einen Rückkopplungstransistor 44 mit der Leitung 60 verbunden. Das Gate des Transistors 44 ist an eine Anschlußleitung 52 eines Abtastverstärkers angeschaltet.

Der Abtastverstärker weist eine erste Stufe mit den Transistoren 38,39 und 40 auf, die zwischen den Knoten bzw. Verbindungsleitungen 36 und 46 liegt. In dieser ersten Verstärkerstufe dienen die Transistoren 39 und 40 in bekannter Weise zur Einstellung des Schwellenwerts des Transistors 38. Die Verbindungsleitung bzw. der Knotenpunkt 46 weist einen Anhebetransistor 49 auf, der zwischen der Leitung 60 und der Verbindungsleitung 46 liegt und dessen Gate mit der Verbindungsleitung 46 verbunden ist. Auch der Verbindungsleitung bzw. dem Knoten 46 ist ein Rückkopplungstransistor 48 zugeordnet, der zwischen der Leitung 60 und dem Knoten 46 liegt. Das Gate dieses Transistors ist mit der die Anschlußleitung 52 enthaltenden Rückkopplungsschleife verbunden. Der Knotenpunkt 46 ist auch mit dem Gate des Transistors 50 verbunden.

Die Transistoren 50 und 51 bilden eine zweite Stufe des Abtastverstärkers mit einem Ausgang an der Leitung 52. Das Gate des Transistors 51 ist mit der Anschlußleitung 52 verbunden. Der Abtastverstärker weist ferner eine Ausgangsstufe mit einem Transistor 53 und einem Transistor 54 auf.

Der Verbindungspunkt zwischen diesen Transistoren ist auch mit dem Gate des Transistors 54 und der Ausgangsleitung 55 verbunden. Bei dem bevorzugten Ausführungsbeispiel sind die Rückkopplungstransistoren 44 und 48 Transistoren des Verarmungstyps.

Der Transistor 49 lädt den Knoten 46 auf das Potential an der Leitung 60 auf. Der Anhebetransistor 42 lädt andererseits den Knoten 36 auf das Potential der

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Leitung 60, abzüglich der Schwellenspannung des Transistors 42 auf. Vor der Kopplung der Zelle mit dem Knoten 36 ist der Transistor 38 gesperrt, da sein Gate über den Transistor 39 mit Erde verbunden ist.

Die Betriebsweise des Rückkopplungssystems und des Abtastverstärkers bei dem Ausführungsbeispiel gemäß F i g. 2 ist in gewisser Weise ähnlich derjenigen der Schaltung nach Fig. 1. Wenn das Potential am Knoten 36 unter einen vorgegebenen Pegel absinkt, wird der Transistor 39 gesperrt. Dadurch steigt das Potential am Gate des Transistors 38 und macht letzteren leitend. Das Potential am Knoten 46 beginnt sodann zu sinken, da dieser Knoten jetzt über den Transistor 38 mit dem Spaltenleiter verbunden ist.

Wenn das Potential am Knoten 46 unter einen vorgegebenen Pegel sinkt, wird der Transistor 50 gesperrt, wodurch ein Ausgangssignal an der Anschlußleitung 52 entsteht Dadurch werden die Transistoren 44 und 48 leitend gemacht und verhindern, daß die Potentiale an den Knoten 36 und 46 weiter absinken, d. h. der Spannungssprung an diesen Knoten wird begrenzt. Nach dem Abkoppeln des Spaltenleiters v/erden die Knoten 36 und 46 wieder aufgeladen, und der Transistor 50 wird leitend, wodurch das Potential an der Anschlußleitung 52 absinkt. In der Praxis hat sich bei dieser Schaltungsanordnung eine wesentliche Erhöhung sowohl der Ladegeschwindigkeit als auch der Entladegeschwindigkeit der Knoten gezeigt.

Hierzu 1 Blatt Zeichnungen

Claims (10)

26 OO Patentansprüche:

1. Schaltungsanordnung zum raschen Laden und Entladen eines zum Abtasten des Zustands von S Speicherzellen selektiv mit diesen koppelbaren Abtastknoten in einem statischen Speicher, mit einer Ladeeinrichtung zur Aufladung des Abtastknotens und einem dem Abtastknoten nachgeschalteten Abtastverstärker, dadurch gekennzeichnet, daß eine den Stromfluß steuernde, Spannungssprünge am Abtastknoten (10; 36) begrenzende Steuereinrichtung (22; 44) mit dem Abtastknoten (10; 36) verbunden ist und daß eine Rückkopplungsschleife (20; 52) zwischen dem Ausgang des Abtastverstärkers (18; 50,51) und der Steuereinrichtung angeordnet ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinrichtung einen zwischen einer Spannungsquelle (24; 60) und dem Abtastknoten (10; 36) angeordneten Feldeffekttransistor (22; 44) aufweist, dessen Gate mit der Rückkopplungsschleife (20;52) verbunden ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Ladeeinrichtung einen zwischen dem Abtastknoten (10; 36) und der Spannungsquelle (24; 60) angeordneten Abhebetransistor (26; 42) aufweist.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Abtastverstärker einen über eine zweite Ladeeinrichtung (49) aufgeladenen Knoten (46) aufweist, der über einen Rückkopplungstransistor (48) mit der Spannungsquelle (60) verbunden ist, wobei das Gate des Rückkopplungstransistors (48) mit der Rückkopplungsschleife (52) verbunden ist.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet,, daß auch die zweite Ladeeinrichtung (49) durch einen Anhebetransistor gebildet ist.

6. Anordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Feldeffekttransistor (22; 44) der Steuereinrichtung vom Verarmungstyp ist.

7. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Anhebetransistor (26) und der Transistor (22) der Steuereinrichtung parallel zueinander zwischen eine Spannungsquelle (24) und den Abtastknoten (10) geschaltet sind.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß der Anhebetransistor (26) und der Transistor (22) der Steuereinrichtung n-Kanal-Feldeffekttransistoren sind.

9. Schaltungsanordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß das Gate des Anhebetransistors (26) mit der Spannungsquelle (24) verbunden ist.

10. Schaltungsanordnung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß der statische Speicher ein Festwertspeicher äst.

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