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Speicherbaustein, bei dem die Speicherelemete Ladungsverschiebeelemente
sind.
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Die Erfindung bezIeht sich auf einen Speicherbaustein der im Oberbegriff
des Patentanspruches 1 angegebenen Art.
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Es ist bekannt, Speicher mit Hilfe von Ladungsverschiebeelementen,
.B. CCD-Elementen, aufzubauen (Hans Kaufmann, Daten-Speicher, 973, Oldenbourg-Verlag,
Minchen, S.172 bis 174). Die Ladungsverschiebeelemente werden als Schieberegister
aufgebaut, deren Ausgang über einen Regenerierverstärker mit dem Eingang verbunden
ist. Dadurch entstehen Schleifen von Ladungsverschiebeelementen, in denen die gespeicherten
Informationen ständig umlaufen. Ein solcher Speicher kann aus einer Vielzahl von
kurzen Schleifen bestehen, die parallel zueinander angeordnet sind Dann können die
zu einem Prozeß gehörenden Informationen so über den Speicherbaustein verteilt werden,
daß sie an einander entsprechenden Speicherstellen der Schleifen gespeichert sind.
Somit gelangen bei der Verschiebung der Informationen in den Schleifen immer die
zu einem Prozeß gehörenden Informationen gleichzeitig zu den Eingabe-Ausgabestufen
der Schleifen. Die Gesamtheit der auf einem Speicherbaustein parallel angeordneten
Schleifen wird im Folgenden Speicherfeld genannt.
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Ss ist auch bekannt, Ladungsverschiebespeicher in einer sogenannten
SPS-Anordnung aufzubauen.
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Be : der SPS-Anordnung werden die zu speichernden Daten einer Ein
lesekette von hintereinander angecrdneten Ladungsverschiebeelementen zugeführt,
die mit hoher Taktfrequenz betrieben werden.
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Die In der Einlesekette enthaltenen Informationen werden auf parallel
angeordnete Ketten von Ladungsverschiebeelementen übernormen,
die
mit niedrigerer Taktfrequenz betrieben werden. Am Ende der parallel angeordneten
Retten ist wiederum ene serielle Kette, die Auslesekette, vorgesehen. In diese Auslesekette
werden die durch die parallel angeordneten Ketten hindurchgeschobenen Informaticnen
übernommen. Die Auslesekette wird mit einer hohen Taktfrequenz betrieben, mit der
die übernommenen Informationen aus der Auslesekette herausgeschoben werden. über
einen Regenerierverstärker werden die Informationen wieder der Einlesekette zugeführt.
Es ist auch möglich, mehrere SPS-Anordnungen nebeneinander anzuordnen. Auch hier
wird der Begriff Speicherfeld für die SPs-Anordnung(en) eines Speicherbausteins
verwendet.
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Speicherbausteine, bei denen die Speicherelemente aus Ladungsverschiebeelementen
bestehen, die in solchen Speicherfeldern angeordnet sind, haben den Nachteil, daß
die mittleren Zugriffszeiten zu gespeicherten Informationen verhältnismäßig groß
sind.
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Die der Erfindung zugrundeliegende Aufgabe besteht darin, einen Speicherbaustein
mit einem Speicherfeld anzugeben, bei dem die Zugriffszeit zu gespeicherten Informationen
erheblich kleiner ist.
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Diese Aufgabe wird entsprechend den im Kennzeichen des Patentanspruchs
1 angegebenen Merkmalen gelöst.
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Auf jedem Speicherbaustein werden also 2wei Pufferspeicher, die aus
MOS-Flip-Flops bestehen können, mitintegriert. Die Rufferspeicher werden über eine
oder mehrere Decoderschaltungen in Abhängigkeit von Adressensignalen angesteuert.
Somit ist es möglich, daß sich die Daten, mit denen gerade gearbeitet wird, in einen
Pufferspeicher befinden, so daß z.B der Zentralprozessor nur mit diesem Pufferspeicher
verkehren muß. Jede Seicherstelle des Pufferspeichers wird allein über eine Decoderschaltung
ausgewählt. Somit beschränkt sich die Zugriffszeit auf die Decoderlaufzeit. Sie
ist von der mittleren Zugriffszeit des Ladungsverschiebespeichers unabhängig. Der
gesamte Speicherbaustein, der aus dem Speicherfeld, aus Ladungsverschiebeelementen
und den Pufferspeichern bC5+yeht, erscheint also von außen als ein Baustein mit
wahlfreiem Zugriff.
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Ist das Speicherfeld aus einer SPS-Anordnung oder mehrerer SS-Anordnungen
aufgebaut, dann bringt der erfindungsgemäße Speicherbaustein noch zusätzlich den
Vorteil, daß Informationen parallel in das Speicherfeld eingespeichert und ausgelesen
werden können.
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Damit wird die bei bekannten SPS-Anordnungen erforderliche serielle
Eingabe und Ausgabe von Informationen vermieden.
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Vorteilhaft ist die Verwendung der Speicherbausteine in hierarchisch
aufgebauten Speicheranordnungen, z.B. können die Speicherbau steine für einen Hauptspeicher
mit Seitenpufferspeicher benutzt werden. Bei prozeßorientierten Speichern kann die
Bearbeitung eines Prozesses mit Hilfe des einen Pufferspeichers erfolgen, während
in dem anderen Pufferspeicher der nächste zu bearbeitende Prozeß vorbereitet wird.
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Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
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Anhand von Ausführungsbeispielen, die in den Figuren dargestellt sind,
wird die Erfindung weiter erläutert. Es zeigen: Fig.1 das Blockschaltbild eines
SPS-Speicherbausteins mit Pufferspeichern, Fig.2 das Blockschaltbild eines Speicherbausteins
mit mehreren Schleifen, die jeweils ein Umlaufschieberegister enthalten, mit Pufferspeichern,
Fig.3 das Blockschaltbild eines Speicherbausteins mit mehreren Schleifen, mit jeweils
nur einem Umlaufschieberegister, bei dem die Pufferspeicher anders angeordnet sind
als die in Fig.2, Fig.4 eine dreistufige Speicheranordnung, bei der die Speicherbausteine
verwendet werden, Fig.5 eine in der Speicheranordnung benutzte Speichersteuerung.
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Die in Figur 1 gezeigte Ausführung des SPS-Speicherbausteins ergibt
sich-bis auf die Erfindung- aus unserer Patentanmeldung P 25 18 017 0 Es wird darum
nur sehr kurz auf die einzelnen Baugruppen eingegangen. Jede SPS-Anordnung besteht
aus einer Einlesekette EK und einer Auslesekette AK. Zwischen Einlesekette EK
und
Auslesekette AK ist das Feld der parallel angeordneten Ketten vorgesehen. Dieses
Feld wird mit PF bezeichnet. Bei der Figur 1 sind zwei solcher SPS-Anordnungen nebeneinander
vorgesehen. Die erste SPS-Anordnung besteht aus der Einlesekette EK1, dem Parallelfeld
PF 1 und der Auslesekette AK1. Die zweite SPS-Anordnung besteht aus der Einlesekette
EK2, dem Parallelfeld PF 2 und der Auslesekette AK2. Zwischen der Einlese- und Auslesekette
benachbarter SPS-Anordnungen ist jeweils eine Regenerierstufe RS1 bzw. RS2 angeordnet.
Die Einleseketten und Ausleseketten werden mit Takten hoher Frequenz betrieben.
Diese Takte sind mit S1 und #S2 bezeichnet. Den Paralelketten werden dagegen Takte
P1 und P2 niederer Frequenz zugeführt. Zwischen den Einleseketten EK und dem Parallelfeld
PF sind jeweils ffb ernahme el ektroden angeordnet, die von einem Übernahmetakt
UN angesteuert werden.
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Zwischen den Parallelfeldern PF und den Ausleseketten AK sind ubergabeelektroden
angeordnet, die von einem Übergabetakt UG betrieben werden. Für die Erzeugung der
Takte des Speicherbausteins ist eine Taktsteuerung TST vorgesehen, der ein Grundtakt
# zugeführt wird. Die Taktsteuerung TST erzeugt aus dem Grundtakt # die zum Betrieb
der SPS-Anordnung notwendigen Takte. Diese Takte werden Takttreibern TS für die
Takte #S1 und S2 und einem Takttreiber TP für die Takte P1 und MP2 zugeführt. Die
Funktion der bisher geschilderten SPS-Anordnung kann der oben angegebenen Patentanmeldung
entnommen werden.
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Ein Speicherfeld besteht bei der Anordnung der Figur 1 aus den Parallelfeldern,
den Einleseketten und den Ausleseketten.
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Erfindungsgemäß werden nun zusätzlich zwei Pufferspeicher Psi und
PS2 vorgesehen. Der Pufferspeicher PS1 ist im Ausführungsbeispiel mit der Auslesekette
AK1 über Sciialter SA1 verbunden.
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Die Schalter SA1 werden von einem ersten Übergabetakt Ul gesteuert.
Der zweite Pufferspeicher PS2 ist im Ausführungsbeispiel über SchaIterSÄ2- mit der
Einlesekette EK2 verbufl-den Die Schalter SA2 werden von dem zweiten Übergabetakt
U2 gesteuert. Die Pufferspeicher PS1 und' PS2 sind an eine Decoderschaltung DEK
angeschlossen.
Dieser Decoderschaltung DEK werden Adressensignale A zugeführt. Im Ausführungsbespiel
werden der Decoderschaltung DEK die Adressensignale AO bis A7 zugeführt. Weiterhin
ist an die Decoderschaltung DEK eine Schreib/Leseeinrichtung SR angeschlossen.
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Im Ausführungsbeispiel der Figur 1 bestehen die Pufferspeicher PS
aus Flip-Flops FFK. Der Pufferspeicher P51 ist aus Flip-Flops FFK1, der Pufferspeicher
PS2 aus Flip-Flops FFK2 aufgebaut. Je einer Speicherstelle der Auslesekette,AK1
bzw. der Einlesekette EK2 ist jeweils eine Speicherstelle der Pufferspeicher PS1
bzw.
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PS2 zugeordnet. Somit kann die Ein/Ausgabe von Informationen parallel
über die Pufferspeicher erfolgen. Die Flip-Flops FFK können in statischer MOS-Technik
aufgebaut sein, die auf dem Speicherchip mitintegriert sind.
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Die Decoderschaltung DK kann auf bekannte Weise aufgebaut sein.
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Ein Beispiel eines möglichen Aufbaus ergibt sich aus Hans Kaufmann,
Daten-Speicher, 1973, Oldenbourg-Verlag, München, S.154. Ebenso kann die Schreib/Leseeinrichtung
SR in bekannter Weise ausgeführt sein. Ein Beispiel ergibt sich aus der angegebenen
Literaturstelle auf Seite 155.
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Soll eine Information in die SPS-Anordnung eingeschrieben oder aus
ihr entnommen werden, dann wird ein Ubergabetakt U1 bzw. U2 angelegt und damit eine
Verbindung zwischen dem Pufferspeicher P51 bzw. PS2 mit der Auslesekette AK1 bzw.
der Einlesekette EK2 hergestellt. Dann kann entweder die in der Auslesekette MCI
gespeicherte Information in den Pufferspeicher PSI übernommen werden oder umgekehrt
die in dem Pufferspeicher PSI gespeicherte Information in die Auslesekette AK1 übertragen
werden. Entsprechendes gilt für die Einlesekette EK2 und den Pufferspeicher PS2.
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Die Dateneingabe in den Speicherbaustein bzw. die Datenausgabe aus
dem Speicherbaustein erfolgt über die Decoderschaltung DEK und die Schreib/Leseeinrichtung
SR. Mit Hilfe der Decoderschaltung
und der Adressensignale AO bis
A7 werden die Speicherstell der Pufferspeicher PS1 und PS2 ausgewählt, in die Daten
eingeschrieben oder aus denen Daten entnommen werden sollen. über die Schreib/Leseeinrichtung
werden dann die Daten eingeschrieben oder ausgelesen. Dazu wird an die Schreib/Leseeinrichtung
SR ein Signal RW angelegt, das angibt, ob in den Speicherbaustein Information eingeschrieben
werden soll oder Information gelesen werden soll. Dem Eingang CE der Schreib/Leseeinrichtung
SR wird ein Signal zugeführt, wenn der entsprechende Speicherbaustein ausgewählt
wird. Über den Eingang DI werden die zu speichernden Daten dem Speicherbaustein
zugeführt, über den Ausgang DO werden die ausgelesenen Daten abgegeben.
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Sollen z.B. Daten aus dem Pufferspeicher PS1 ausgegeben werden, dann
werden die Speicherstellen des Pufferspeichers PS1 durch die Adressensignale AO
bis A7 angesteuert und die in dem Pufferspeicher PS1 gespeicherten Daten am Datenausgang
D0 der SChreib/ Leseeinrichtung SR abgegeben. Entsprechendes gilt für das Einlesen.
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Figur 2 zeigt das Blockschaltbild eines Speicherbausteins, bei dem
als Speicherfeld mehrere Speicherschleifen mit jeweils einer in sich geschlossenen
Serienkette von Ladungsverschiebeelementen vorgesehen ist. Der Aufbau der einzelnen
Speicherschleifen ist dabei als bekannt vorausgesetzt. Die einzelnen SpeicherschleIfen
sind mit SL bezeichnet, das gesamte Feld von -Speicherschleifen mit SPF. Den Speicherschleifen
SL müssen wiederum Taktsignale zugeführt werden, die aus einem Grundtakt # mit Hilfe
einer Taktsteuerung TST erzeugt werden. Die von der Taktsteuerung TST erzeugten
Takte werden einem Takttreiber TT zugeleitet, der dann die Takte an die Speicherschleifen
SL weiterleitet.
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In den Speicherschleiien SL sind jeweils zwei Regenerierstufen RS3
und RS4 vorgesehen, Die Regenerierstufen RS3 sind über Schalter Ski mit einem Pufferspeicher
PS1 verbunden. Die Schalter Ski werden von dem Ubergabetakt U1 angesteuert. Die
Regenerierstufen R54 sind über Schalter SA2 mit dem Pufferspeicher TS2 verbunden.
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Die Schalter SA2 werden von dem Ubergabetakt U2 angesteuert, Mit Hilfe
der von den Übergabetakten gesteuerten Schalter SA1 und SA2 können Daten von den
Speicherschleifen SL in die Pufferspeicher oder umgekehrt übertragen werden. Der
Pufferspeicher PS1 besteht aus Speicherstellen FFK1, der Pufferspeicher FS2 aus
Speicherstellen FFK2.
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Der Pufferspeicher PS1 ist mit einer ersten Decodierschaltung DEK
verbunden, der Pufferspeicher PS2 mit einer zweiten Decoderschaltung DEK2. Den Decoderschaltungen
DEK1 und DEK2 werden Adressensignale Al bis A7 zugeführt. Die Decoderschaltungen
DEK7 und DEK2 sind weiterhin an die Schreib/Leseeinrlchtung SR angeschlossen. Der
Aufbau dieser Schreib/Leseeinrichtung SR entspricht derjenigen in Figur 1, ebenso
können die Decoderschaltungen DEK1 und DEK2 wie die Decoderschaltung DEK in Figur
1 aufgebaut sein.
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Die Regenerierstufen RS3 und RS4 können ebenfalls in bekannter Weise
aufgebaut sein.
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Die gespeicherten Daten laufen in den Schleifen SL ständig um.
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Sollen Daten in einem der Pufferspeicher z.B. in den Pufferspeicher
PS1 übernommen werden, dann wird an die Schalter Ski der Ubergabetakt U1 angelegt.
Die durch die Regenerierstufen RS3 gerade hintlurchlaufenden Daten werden dann in
die Speicherstellen des Pufferspeichers PS1 übernommen. Die Ausgabe dieser Daten
aus dem Speicherbaustein erfolgt, wenn die entsprechenden Speicherstellen des Pufferspeichers
PSI durch die von den Adressensignalen Al bis A7 angesteuerte Decoderschaltung DEK1
ausgewählt werden.
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Die in den Speicherstellen des Pufferspeichers PS1 enthaltenen Daten
werden dann an die Schreib/Leseeinrichtung SR geleitet und dort am Datenausgang
DO abgegeben. Entsprechend läuft die Dateneingabe ab.
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Beim Ausführungsbeispiel der Figur 3 ist wiederum ein Speicherfeld
von mehreren Speicherschleifen SL mit jeweils einer in sich geschlossenen Serienkette
von Ladungsverschiebeelementen vorgesehen.
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Bei Figur 3 sind die Takt steuerung TST und der Takttreiber WT nicht
mehr gezeigt. Deren Aufbau entspricht dem der Figur 2.
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In jeder Schleife SL ist jeweils eine Regenerierstufe R55 vorgesehen.
Jede Regenerierstufe RS5 wird einerseits über von dem ersten Übergabetakt U1 gesteuerte
Schalter SA1 mit den Speicherstellen FFK1 des ersten Pufferspeichers und andererseits
über von dem zweiten Übergabetakt U2 gesteuerten Schalter SA2 mit den Speicherstellen
FFK2 des zweiten Pufferspeichers verbunden. Die Speicherstellen FFKi und FFK2 der
beiden Pufferspeicher liegen über Schalter SA3 an einer Bitleitung BL an. über die
Bitleitung BL werden die Daten, die in die Pufferspeicher eingeschrieben oder aus
diesen entnommen werden, übertragen. Die Schalter SA3 werden durch weitere Schalter
SA5 gesteuert. Dabei sind die Schalter 5A4 mit den den Speicherstellen FFK1 zugeordneten
Schaltern SA3 verbunden, während die Schalter SA5 mit den flen Speicherstellen FvK2
zugeordneten Schalter SA3 verbunden sind. Die Schalter SA4 und SA5 sind weiterhin
an eine Decoderschaltung DEK angcschlossen, der die Adressensignale AO bis A7 zugeführt
werden. Die Schalter SA4 werden an ihrem Steuereingang von einem Signal LS1 angesteuert,
wenn in die Speicherstellen FFK1 Daten eingeschrieten oder aus diesen Speicherstellen
Daten entnomren werden sollen.
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Entsprechehd werden die Schalter SA5 von dem Signal LS2 angesteuert
wenn in die Speicherstellen FFK2 Daten Eingeschrieben oder aus ihnen Daten entnommen
werden sollen.
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Sollen in den Speicherschleifen SL gespeicherte Daten, 2Rw in die
Speicher stellen FFK2 des zweiten Pufferspeichers übernommen werden, so wird den
Schaltern 5A2 der zweite Übergabetakt U2 zugeführt. Dann werden die gerade durch
die Regenerierstufen RS5 hindurchlaufenden Daten in die Speicherstellen FFK2 des
zweiten Pufferspeichers übernommen. Die weitere Übertragung dieser Daten aus dem
zweiten Pufferspeicher auf die Bitleitung BL erfolgt, wenn den Scltern SA5 das Signal
LS2 zugeführt wird und außerdem die Decoderschaltung DEK in Abhängigkeit der Adressensignale
AO bis A7 die Schalter SA5 ansteuert. Nun werden die Schalter SA5
leitend
und steuern ihrerseits die den Speicherstellen FFK2 zugeordneten Schalter SA3 an.
Jetzt können sie in den Speicherstellen FFK2 enthaltenen Daten auf die Bitleitung
BL übertragen werden.
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Die Bitleitung BL wird der Schreib/Leseeinrichtung SR zugeführt, die
in Figur 3 nicht dargestellt ist. Das Einschreiben von Daten erfolgt in entsprechender
Weise.
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In den Ausführungsbeispielen ist angegeben, daß jeder Speicherschleife
oder jeder Speicherstelle der 3inlese- bzw. Auslesekette eie Speicherstelle der
Pufferspeicher zugeordnet ist. Es ist auch möglich, jeder Speicherschleife mehrere
Speicherstellen der Pufferspeicher zuzuordnen.
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Besonders vorteilhaft ist die Verwendung der Speicherbausteine in
hierarchisch aufgebauten Speicheranordnungen. Solche Speicheranordnungen sind bekannt.
Zum Beispiel kann eine solche Speicheranordnung aus einen Pufferspeicher (Cache)
und einem Hauptspeicher bestehen. Hat der Hauptspeicher eine verhältnismäßig große
Zugriffszeit, dann kann noch zwischen das Cache und den Hauptspeicher ein sogenannter
Seitenpufferspeicher eingefügt werden.
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Soll z.B. ein Prozessor Informationen verarbeiten, dann wird er versuchen,
diese Informationen zunächst aus dem Cache zu holen.
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Ist diese dort nicht enthalten, dann wird auf den Seitenpufferspeicher
zugegriffen. Befindet sich die Information auch nicht in Seitenpufferspeicher, so
muß die Information aus dem Hauptspeicher geholt werden. In dIesem Falle ird dIe
Seite, in der die gesuchte Information enthalten ist, in den Seltenpufferspeicher
übertragen und dort abgespeichert. Dei gesuchte Inforkation wird weiterhin in das
Chache eingetragen. Bein nächsten Zugriff zu einer neuen Information, die in der
Seite enthalten ist, braucht nicht mehr der Hauptspeicher angesteuert zu werden,
sondern diese Information kann aus dem Seitenpufferspeicher geholt werden.
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Enthält eine Speicheranordnung einen Hauptspeicher und einen Seitenpufferspeicher,
dann kann der Hauptspeicher und der Seitenpufferspeicher
in einer
Anordnung mit Hilfe der erfindungsgemäßen Speicherbausteine realisie- werden. In
diesem Falle besteht der Hauptspeicher aus den Speicherschleifen und der Seitenpufferspeicher
aus den beiden Puffer speichern, die auf den Speicherbausteinen mitintegriert sind.
Somit ist der Hauptspeicher und der Seitenpufferspeicher auf gemeinsamen Halbleiterbausteinen
realisiert. Diese Anordnung hat zudem den Vorteil, daß in dem einen Seitenpufferspeicher
gearbeitet werden kann, während der andere Seitenpufferspeicher mit neuen Daten
und Adressen geladen werden kann.
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Ein Beispiel einer solchen Speicheranordnung ergibt sich aus Figur
4. Dort ist in einem Prinzipschaltbild der Aufbau einer hierarchischen Speicheranordnung
dargestellt. Die Speicheranordnung besteht aus einem Cache CA, einem ersten Seitenpufferspeicher
SPI und einem zweiten Seitenpufferspeicher SP2 und dem Hauptspeicher HSP. Das Cache
CA wird mit Hilfe einer Speichersteuerung HI41 angesteuert. Den Seitenpufferspeichern
SP1 und SP2 wird eine Speichersteuerung EWI2 zugeordnet. Die Speichersteuerung HM1
stellt fest, ob bei einem Zugriff eines Zentralprozessors ZP die angeforderten Informationen
in dem Cache CA stehen oder nicht. Sind sie in dem Cache CA abgespeichert, dann
werden sie aus ihm dem Zentralprozessor ZP zugeführt. Befinden sich die gesuchten
InformatIonen aber nicht in ihm, wird ein ZugrIff zu den Seitenpufferspeichern SP1
und SP2 durchgeführt.
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Ob die gesuchten Informationen in den Seitenpufferspeichern SP1 und
SP2 enthalten sind, stellt die Speichersteuerung HM2 fest.
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Die Speichersteuerung HM1 und HM2 können auf bekannte Weise aufgebaut
sein.
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Die Verbindung zwischen den Seitenpufferspeichern SP1 und SP2 und
dem Hauptspeicher HSP wird durch die Speichersteuerung POST hergestellt. Ein Ausführungsbeispiel
einer solchen S3Reichesteuerung PST ist in Figur 5 gezeigt
Der
Aufbau der Speicherhierarchie kann so sein, daß das Cache in Blpolartechnlk aufgebaut
ist, der Hauptspeicher HSP und die Seitenpufferspeicher PS1 und PS2 aus den erfindungsgemäßen
Speicherbausteinen bestehen. Dann bestehen z.B. die Seitenpufferspeicher SP1 und
SE2 aus I;GS-Flip-Flops in statischer Technik und der Hauptspeicher HSP aus den
Speicherschleifen mit Ladeverschiebeelementen.
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Besonders günstig ist diese Speicheranordnung, wenn die Speicherun
der Informatonen prozessorientiert ist. In diesem Falle werden die einem von einem
Zentralprozessor zu bearbeitenden Prozess zugeordneten Informationen in dem Hauptspeicher
so abgespeichert, daß auf sie gleichzeitig zugegriffen werden kann.
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Bei einem solchen prozessorientierten Betrieb werden die einem zu
bearbeitenden Prozess zugeordneten Informationen in den einen Seitenpufferspeicher
gebracht. Während der Bearbeitung dieses ersten Prozesses durch den Zentralprozessor
ZP können die zum nächsten zu bearbeitenden Prozess gehörenden Informationen bereits
in den anderen Seitenpufferspeicher übernommen werden. Nach der Abarbeitung des
ersten Prozesses kann dann sofort zur Bearbeitung des nächsten Prozesses übergegangen
werden; Während der Abarbeitung des zweiten Prozesses werden die Informationen des
ersten Prozesses wieder in den Hauptspeicher HSP zurückgespeichert und der dritte
zu bearbeitende Prozess in den ersten Seitenpufferspeicher übernommen. Auf diese
Weise wird die verhältnismäßig lange mittlere Zugriffszeit des Hauptspeichers HSP
umgangen. Durch die VoiVstellung des Folgeprozesses simultan zur Bearbeitung eines
Prozesses entfällt bei Prozesswechsel jegliche Umschaltzeit.
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Eine mögliche Realisierung der Speichersteuerung PST zeigt Figur 5.
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Diese besteht aus einem Flip-Flop FF, einem Vergleicher VG, einem
Zähler ZA, einem Taktgenerator ÇG, UND-Gliedern UG1, UG2, UG3, UG4 und einem ODE-Glied
ORi. Die gestrichelte Linie ZPNA ist die Nahtstelle zum Zentralprozessor, die gestrichelte
Linie HSPNA die Nahtstelle zum Hauptspeicher HSP.
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Es sei angenommen, daß ein erster Prozess gerade bearbeitet worden
ist. Dann lag das Signal TiT1 vom Zentralprozessor an.
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Gleichzeitig ist der Ausgang Q des Flip-Flops FF gesetzt, während
der Ausgang Q nicht gesetzt ist. Am Ausgang Q des Flip-Flops FF wird ein Signal
L abgegeben, das anzeIgt, daß Informationen aus dem Seitenpufferspeicher in den
hauptspeicher HSP Übertragen werden sollen. An welche Stelle des Hauptspeichers
die Informatonen eingespeichert werden sollen, ergibt ein Vergleich des Signales
TN1 mit dem Zählerstand des Zählers ZA. Der Zählerstand ändert sich nämlich abhängig
von dem Umlauf der Informationen in den Speicherschleifen des Hauptspeichers HSP.
Stellt der Vergleicher VG Gleichheit fest, dann wird das UND-Glied UG3 angesteuert,
an dem außerdem das Signal Prozesswechsel PW vom Zentralprozessor anliegt. Das UND-Glied
steuert seinerseits das UND-Glied UG4 an, das den Takt vom Taktgenerator TG als
Übergabetakt dem Hauptspeicher HSP zuführt. Gleichzeitig wird das Flip-Flop FF gekippt.
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Da jetzt der Ausgang Q des Flip-Flops FF auf H liegt, rd dem Hauptspeicher
HSP angegeben, daß Informationen aus dem Hauptspeicher in einen Seitenpufferspeicher
übertragen werden soll.
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Welcher Prozess dies ist, wird mit Hilfe des Signales TN2, das der
Speichersteuerung vom Zentralprozessor zugeführt wird, festgelegt. Das Signal TN2
wird über das UND-Glied UG2 und das ODER-Glied OR1 dem Vergleicher VG zugeleitet.
Der Vergleicher VG gibt ein Signal ab, wenn aus dem Inhalt des Zählers ZA entnommen
werden kann, daß der gewünschte Prozeß an der Ein Ausgabestelle der Speicherschleifen
anliegt. Dann werden die UND-Glieder UG3 und UG4 durchgesteuert und ein Ubernahmetakt
kann von dem Taktgenerator TG an den Hatspeicher HSP abgegeben werderi. Gleichzeitig
wird wieder das Flip-Flop FF gekippt und der vorher beschriebene Vorgang wiederholt
sich.
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Die Verwendung der erfindungsgemäßen Speicherbausteine in einer Speicherhierarchie
ist für den Fall beschrieben worden, daß
die Speicherhierarchie
einen Hauptspeicher und Seitenpufferspeicher enthält. Es ist selbstverständlich
auch möglich, andere Stufen einer Speicherhierarchie mit Hilfe der erfindungsgemäßen
Speicherbausteine zu realisieren.
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Patentanssrüche Figuren