DE2526244C2 - Schaltungsanordnung für taktgesteuerte Umlaufspeicher - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung der im Oberbegriff des Patentanspruchs 1 angegebenen Art.

Es ist bekannt, Speicher mit Hilfe von Ladungsverschiebeelementen, z. B. CCD-Elementen, aufzubauen (Hans Kaufmann! Daten-Speicher, 1973, Oldenbourg-Verlag, München, S. 172 bis 174). Die Ladungsverschiebeelemente werden als Schieberegister aufgebaut, deren Ausgang über einen Regenerierverstärker mit dem Eingang verbunden ist. Dadurch entstehen Schleifen von Ladungsverschiebeelementen, in denen die gespeicherten Informationen ständig umlaufen. Ein solcher Speicher kann aus einer Vielzahl von kurzen

Schleifen bestehen, die parallel zueinander angeordnet sind. Dann können die zu einem Prozeß gehörenden Informationen so über den Speicherbaustein verteilt werden, daß sie an einander entsprechenden Speicherstellen der Schleifen gespeichert sind. Somit gelangen bei der Verschiebung der Informationen in den Schleifen immer die zu einem Prozeß gehörenden Informationen gleichzeitig zu den Eingabe-Ausgabestufen der Schleifen. Die Gesamtheit der auf einem Speicherbauste'n parallel angeordneten Schleiren wird im Folgenden Speicherfeld genannt

Es ist auch bekannt, Ladungsverschiebespeicher in einer sogenannten SPS-Anordnung aufzubauen.

Bei der SPS-Anordnung werden die zu speichernden Daten einer Einlesekette von hintereinander angeordneten Ladungsverschiebeelementen zugefünrt, die mit hoher Taktfrequenz betrieben werden. Die in der Einlesekette enthaltenen Informationen werden auf parallel angeordnete Ketten von Ladungsverschiebeelementen übernommen, die mit niedrigerer Taktfrequenz betrieben werden. Am Ende der parallel angeordneten Ketten ist wiederum eine serieiie Ketie, die Ausiesekette, vorgesehen. In diese Auslesekette werden die durch die parallel angeordneten Ketten hindurchgeschobenen Informationen übernommen. Die Auslesekette wird mit einer hohen Taktfrequenz betrieben, mit der die übernommenen Informationen aus der Auslesekette herausgeschoben werden. Über einen Regenerierverstärker werden die Informationen wieder der Einlesekette zugeführt. Es ist auch möglich, mehrere SPS-Anordnungen nebeneinander anzuordnen. Auch hier wird der Begriff Speicherfeld für die SPS-Anordnung(en) eines Speicherbausteins verwendet.

Speicherbausteine, bei denen die Speicherelemente aus Ladungsverschiebeelementen bestehen, die in solchen Speicherfeldern angeordnet sind, haben den Nachteil, daß die mittleren Zugriffszeiten zu gespeicherten Informationen verhältnismäßig groß sind. Die der Erfindung zugrundeliegende Aufgabe besteht darin, einen Speicherbaustein mit einem Speicherfeld anzugeben, bei oem die Zugriffszeit zu gespeicherten Informationen erheblich kleiner ist. Diese Aufgabe wird entsprechend den im Kennzeichen des Patentanspruchs I angegebenen Merkmalen gelöst.

Auf jedem Speicherbaustein werden also zwei Pufferspeicher, die aus MOS-Flio-Flops bestehen können, mitintegriert. Die Pufferspeicher werden über eine oder mehrere Decoderschaltungen in Abhängigkeit von Adressensignalen angesteuert. Somit ist es möglich, daß sich die Daten, mit denen gerade gearbeitet wird, in einem Pufferspeicher befinden, so daß z. B. der Zentralprozessor nur mit diesem Pufferspeicher verkehren muß. Jede Speicherstelle des Pufferspeichers wird allein über eine Decoderschaltung ausgewählt. Somit beschränkt sich die Zugriffszeit auf die Decoderlaufzeit. Sie ist von der mittleren Zugriffszeit des Ladungsverschiebespeichers unabhängig. Der gesamte Speicherbaustein, der aus dem Speicherfeld, aus Ladungsverschiebeelementen und den Pufferspeichern besteht, erscheint also von außen als ein Baustein mit wahlfreiem Zugriff,

Ist das Speicherfeld aus einer SPS-Anordnung oder mehreren SPS-Anordnungen aufgebaut, dann bringt der erfindungsgemäße Speicherbaustein noch zusätzlich den Vorteil, daß Informationen parallel in das Speicherfeld eingespeichert und ausgelesen werden können. Damit wird die bei bekannten SPS-Anordnungen erforderliche serieili Eingabe und Ausgabe von Informationen vermieden.

Vorteilhaft ist die Verwendung der Speicherbausteine in hierarchisch aufgebauten Speicheranordnungen, z. B. können die Speicherbausteine für einen Hauptspeicher mit Seitenpufferspeicher benutzt werden. Bei prozeßorientierten Speichern kann die Bearbeitung eines Prozesses mit Hilfe des einen Pufferspeichers erfolgen, während in dem anderen Pufferspeicher der nächste zu bearbeitende Prozeß vorbereitet wird.

ίο Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Anhand von Ausführungsbeispielen, die in den Figuren dargestellt sind, wird die Erfindung weiter erläutert. Es zeigt

Fig. 1 das Blockschaltbild eines SPS-Speicherbausteins mit Pufferspeichern,

F i g. 2 das Blockschaltbild eines Speicherbausteins mit mehreren Schleifen, die jeweils ein Urnlaufschieberegister enthalten, mit Pufferspeichern,

Fig. 3 dis Blockschaltbild eines Speicherbausteins mit mehreren Schleifen, mit je -iils nur einem Urniaufschieberegisier, bei dem die °uiferspeicher anders angeordnet sind als die in F i g. 2,

Fig.4 eine dreistufige Speicheranordnung, bei der die Speicherbausteine verwendet werden,

Fig. ¹J eine in der Speicheranordnung benutzte Speichersteuerung.

Die in Fig. 1 gezeigte Ausführung des SPS-Speicherbausteins ergibt sich — bis auf die Erfindung — aus unserer Patentanmeldung P 25 18 017 G. Es wird darum nur sehr kurz auf die einzelnen Baugruppen eingegangen. Jede SPS-Anordnung besteht aus einer Einlesekette EK und einer Auslesekette AK. Zwischen Einlesekette EK und Auslesekette AK ist das Feld der parallel angeordneten Ketten vorgesehen. Dieses Feld wird mit PF bezeichnet. Bei der F i g. 1 sind zwei solcher SPS-Anordnungen nebeneinander vorgesehen. Die erste SPS-Anordnung besteht aus der Einlesekette EK 1, dem Parallelfeld PFi und der Auslesckette AK 1.

Die zweite SPS-Anordnung besteht aus der Einlesekette EK2,dem Parallelfeld PF2und der Ai;slesekette AK2. Zw.achen der Einlese- und Auslesekette benachbarter SPS-Anordnungen ist jeweils eine Regenerierstufe RS1 bzw. RS2 angeordnet. Die Einleseketten und Ausleseketten werden mit Takten hoher Frequenz betrieben. Diese Takte sind mit Φ51 und Φ52 bezeichnet. Den Parallelketten werden dagegen Takte ΦΡΧ und ΦΡ2 niederer Frequenz zugeführt. Zwischen den Einleseketten EK und dem Parallelfeld PF sind jeweils Übernahmeelektroden angeordnet, die von einem Übernahmetakt ΦΙΙΝ angesteuert werden. Zwischen den Parallelfeldern PFund den Ausleseketten AK sind Übergabeelektroden angeordnet, die von einem Übergabe' ;ki ΦUC betrieben werden. Für die Erzeugung der Takte des Speicherbausteins ist eine Taktsteuerung TST vorgesehen, d'.r ein Grundtakt Φ zugeführt wird. Die Taktsteuerung TST erzeugt aus dem Grundtakt Φ die zum Betrieb der SPS-Anordnung notwendigen Takte. Diese Takte werden Takttreibern TS für die Takte i*S 1 und Φ\j 2 und einem Takttreiber TP für die Takte ΦΡ1 and ΦΡ2 zugeführt. Die Funktion der bisher geschilderten SPS-Anordnung kann der oben rngegebenen Patentanmeldung entnommen werden.

Ein Speicherfeld besteht bei der Anordnung der F i g. 1 aus den Parallelfeldern, den Einleseketten und den Ausleseketten.

Erfindungsgemäß werden nun zusätzlich zwei Pufferspeicher PS I und PS2 vorgesehen. Der Pufferspeicher

l'b 1 ist im Ausführungsbeispiel mit der Auslesekette AK 1 über Schalter SA I verbunden Die Schalter SA 1 werden von einem ersten Übergabetakt U\ gesteuert. Der zweite Pufferspeicher PS 2 ist im Ausführungsbeispiel über Schalter SA 2 mit der Einlesekette EK 2 verbunden. Die Schalter SA 2 werden von dem zweiten Übergabetakt U2 gesteuert. Die Pufferspeicher PS 1 und PS 2 sind an eine Decoderschaltung DEK angeschlossen. Dieser Decoderschaltung DEK werden Adressensignale A zugeführt. Im Ausführungsbeispiel in werden der Dccoderschaltung DEK die Adrcssensigna-Ie AQ bis A 7 zugeführt. Weiterhin ist an die Decoderschaltung DEK eine Schreib/Leseeinrichtung SR angeschlossen.

Im Ausführungsbeispiel der Fig. 1 bestehen die Pufferspeicher P.Saus Flip-Flops FFK. Der Pufferspeicher PSl ist aus Flip-Flops FFKi, der Pufferspeicher PS 2 aus Flip-Flops FFK 2 aufgebaut. Je einer .Speichersteiie der Ätisieseketie AK i bzw. der Einiesekette EK 2 ist jeweils eine Speicherstelle der Pufferspeieher PS 1 bzw. PS 2 zugeordnet. Somit kann die Ein/Ausgabe von Informationen parallel über die Pufferspeicher erfolgen. Die Flip-Flops FFK. die auf dem Speicherchip mitintegriert sind, können in statischer MOS-Technik aufgebaut sein.

Die Decoderschaltung DK kann auf bekannte Weise aufgebaut sein. Ein Beispiel eines möglichen Aufbaus ergibt sich aus Hans Kaufmann, Daten-Speicher. 1973, Oldenbourg-Verlag, München. S. 154. Ebenso kann die Schreib/Leseeinrichtung SR in bekannter Weise ausgeführt sein. Ein Beispiel ergibt sich aus der angegebenen Literaturstelle auf Seite 155.

Soll eine Information in die SPS-Anordnung eingeschrieben oder aus ihr entnommen werden, dann wird ein Übergabetakt U I bzw. t/2 angelegt und damit eine Verbindung zwischen dem Pufferspeicher PS 1 bzw. PS2 mit der Auslesekette AK 1 bzw. der Einlesekette EK 2 hergestellt. Dann kann entweder die in der Auslesekette AK 1 gespeicherte Information in den Pufferspeicher PS 1 übernommen werden oder umgekehrt die in dem Pufferspeicher PSl gespeicherte Information in die Auslesekette AK 1 übertragen werden. Entsprechendes gilt für die Einlesekette EK 2 und den Pufferspeicher PS2.

Die Dateneingabe in den Speicherbaustein bzw. die Datenausgabe aus dem Speicherbaustein erfolgt über die Decoderschaltung DEK und die Schreib/Leseeinrichtung SR. Mit Hilfe der Decoderschaltung und der Adressensignale A 0 bis A 7 werden die Speicherstellen der Pufferspeicher PSl und PS 2 ausgewählt, in die Daten eingeschrieoen oder aus denen Daten entnommen werden sollen. Über die Schreib/Leseeinrichtung werden dann die Daten eingeschrieben oder ausgelesen. Dazu wird an die Schreib/Leseeinrichtung SR ein Signal R W angelegt, das angibt, ob in den Speicherbaustein Information eingeschrieben werden soll oder Information gelesen werden soll. Dem Eingang CE der Schreib/Leseeinrichtung SR wird ein Signa! zugeführt, wenn der entsprechende Speicherbausteir ausgewählt wird. Über den Eingang D/werden die zu speichernden Daten dem Speicherbaustein zugeführt, über den Ausgang DO werden die ausgelesenenen Daten abgegeben.

Sollen z. B. Daten aus dem Pufferspeicher PS 1 ausgegeben werden, dann werden die Speicherstellen des Pufferspeichers PS ί durch die Adressensignale A 0 bis A 7 angesteuert und die in dem Pufferspeicher PS 1 gespeicherten Daten am Datenausgang DO der Schreib/Leseeinrichlung SR abgegeben. Entsprechendes gilt für das Einlesen.

Fig. 2 zeigt das Blockschaltbild eines Speicherbausteins, bei dem als Speicherfeld mehrere Speicherschleifen mit jeweils einer in sich geschlossenen Scricnkctte von Ladungsverschiebeelementen vorgesehen ist. Der Aufbau der einzelnen Speicherschleifen ist dabei als bekannt vorausgesetzt. Die einzelnen Speicherschleifen sind mit SL bezeichnet, das gesamte Feld von Speicherschleifen mit SPF. Den Speicherschleifen SL müssen wiederum Taktsignale zugeführt werden, die aus einem Grundtakt '/» mit Hilfe einer Taktsteuerung TST erzeugt werden. Die von der Taktsteuerung TST erzeugten Takte werden einem Takttreiber TT zugeleitet. der dann die Takte an die Speicherschleifen SL weiterleitet.

In den Speicherschleifen SL sind jeweils zwei Regenerierstufen RS3 und RS4 vorgesehen. Die "cgcncricrsSüfcri RS 3 sind über Schalter SA ! iv.\'. einem Pufferspeicher PS 1 verbunden. Die Schalter SA 1 werden von dem Übergabetakt Il \ angesteuert. Die Regenerierstufen RS4 sind über Schalter SA 2 mit dem Pufferspeicher PS2 verbunden.

Die Schalter SA 2 werden von dem Übergabetakt (72 angesteuert. Mit Hilfe der von den Übergabetakten gesteuerten Schalter SA 1 und SA 2 können Daten von den Speicherschleifen SL in die Pufferspeicher oder umgeke'.-rt übertragen werden. Der Pufferspeicher PS 1 besteht aus Speicherstellen FFK 1. der Pufferspeicher PS 2 aus Speicherstellen FFK 2.

Der Pufferspeicher PS I is: mit einer ersten Decodierschaltung DEK 1 verbunden, der Pufferspeicher PS2 mit einer zweiten Decoderschaltung DEK2. Den Decoderschaltungen DEK 1 und DEK 2 werden Adressensignale A 1 bis A 7 zugeführt. Die Decoderschaltungen DEKi und DEK 2 sind weiterhin an die Schreib/Leseeinrichtung SR angeschlossen. Der Aufbau dieser Schreib/Leseeinrichtung SR entspricht derjenigen in Fig. 1. ebenso können die Decoderschaltungen DEK 1 und DEK 2 wie die Decoderschaltung DEK in Fig. 1 aufgebaut sein. Die Regenerierstufen RS3 und RS4 können ebenfalls in bekannter Weise aufgebaut sein.

Die gespeicherten Daten laufen in den Schleifen SL ständig um. Sollen Daten in einen der Pufferspeicher z. B. in den Pufferspeicher PS 1 übernommen werden, dann wird an die Schalter SA 1 der Übergabetakt U\ angelegt. Die durch die Regenerierstufen RS3 gerade hindurchlaufenden Daten werden dann in die Speicherstellen des Pufferspeichers PS 1 übernommen. Die Ausgabe dieser Daten aus dem SpeicherbaoStein erfolgt, wenn die entsprechenden Speicherstellen des Pufferspeichers FSl durch die von den Adressensignalen A 1 bis A 7 angesteuerte Decoderschaltung DEK 1 ausgewählt werden. Die in den Speicherstellen des Pufferspeichers PSl enthaltenen Daten werden dann an die Schreib/Leseeinrichtung SR geleitet und dort am Datenausgang DO abgegeben. Entsprechend läuft die Dateneingabe ab.

Beim Ausführungsbeispiel der F i g. 3 ist wiederum ein Speicherfeld von mehreren Speicherschleifen SL mit jeweils einer in sich geschlossen Serienkette von Ladungsverschiebeelementen vorgesehen.

Bei F i g. 3 sind die Taktsteuerung TST und der Takttreiber TT nicht mehr gezeigt Deren Aufbau entspricht dem der F i g. 2.

In jeder Schleife SZ. ist jeweils eine Regenerierstufe RS5 vorgesehen, !ede Regenerierstufe RS5 wird

einerseits über von dem ersten Übergabetakt Ll 1 gesteuerte Schalter SA 1 mit den Speicherstellen /FK 1 des ersten Pufferspeichers und andererseits über son dem zweiten Übergabetakt U2 gesteuerte Schalter SA 2 mit den Speicherstellen FFK 2 des zweiten Pufferspeichers verbunden. Die Speicherstellen FFK 1 und FFK 2 der beiden Pufferspeicher liegen über Schaltfi SA 3 an einer Bitleitung BL an. Über die Bitteilung BL werden die Daten, die in die Pufferspeicher eingeschrieben oder aus diesen entnommen ι werden, übertragen. Die Schalter SA 3 wri'den durch weitere Schalter 5-4 5 gesteuert. Dabei sind die Schalter SA 4 mit den den Speicherstellen FFK I zugeordneten Schaltern 54 3 verbunden, während die Schalter 5.4 5 mit den den Speicherstellen FFK 2 zugeordneten , Schaltern SA 3 verbunden 'ind. Die Schalter 54 4 und SA 5 sind weiterhin an eine Decoderschaltung DEK angeschlossen, der die Adressensignale -4 0 bis Al jucrpführt u/prHpn Dip .Srhaltpr SA 4 wprHpn an ihrpm

Steuereingang von einem Signal LS t angesteuert, wenn :n in die Speicherstellen FFK t Daten eingeschrieben oder aus diesen Speicherstellen Daten entnommen werden sollen. Entsprechend werden die Schalter SA 5 von dem Signal LS2 angesteuert, wenn in die Speicherstellen FFK 2 Daten eingeschrieben oder aus ihnen Daten ;-, entnommen werden sollen.

Sollen in den Speicherschleifen SL gespeicherte Daten, z. B. in die Speicherstellen FFK 2 des zweiten Pufferspeichers übernommen werden, so wird den Schaltern SA 2 der zweite Übergabetakt (72 zugeführt. ·,·■ Dann 'erden die gerade durch die Regenerierstufen RS5 hindurchlaufenden Daten in die Speicherstellen FKK 2 des zweiten Pufferspeichers übernommen. Die weitere Übertragung dieser Daten aus dem zweiten Pufferspeicher auf die Bitleitung BL erfolgt, wenn den r, Schaltern 54 5 das Signal LS 2 zugeführt wird und außerdem die Decoderschaltung DEK in Abhängigkeit der Adressensignale 4 0 bis 4 7 die Schalter 54 5 angesteuert. Nun werden die Schalter 54 5 leitend und steuern ihrerseits die den Speicherstellen FFK 2 w zugeordneten Schalter 54 3 an. Jetzt können die in den Speicherstellen FFK 2 enthaltenen Daten auf die Bitleitung BL übertragen werden. Die Bitleitung BL wird der Schreib/Leseeinrichtung SR zugeführt, die in F i g. 3 nicht dargestellt ist. Das Einschreiben von Daten as erfolgt in entsprechender Weise.

In den Ausführungsbeispielen ist angegeben, daß jeder Speicherschleife oder jeder Speicherstelle der Einlese- bzw. Auslesekelte eine Speicherstelle der Pufferspeicher zugeordnet ist. Es ist auch möglich, jeder Speicherschleife mehrere Speicherstellen der Pufferspeicher zuzuordnen.

Besonders vorteilhaft ist die Verwendung der Speicherbausteine in hierarchisch aufgebauten Speicheranordnungen. Solche Speicheranordnungen sind bekannt. Zum Beispiel kann eine solche Speicheranordnung aus einem Pufferspeicher (Cache) und einem Hauptspeicher bestehen. Hat der Hauptspeicher eine verhältnismäßig große Zugriffszeit, dann kann noch zwischen dem Pufferspeicher und den Hauptspeicher ein sogenannter Seitenpufferspeicher eingefügt werden.

Soll z. B. ein Prozessor Informationen verarbeiten, dann wird er versuchen, diese Informationen zunächst aus dem Pufferspeicher zu holen. Ist diese dort nicht enthalten, dann wird auf den Seitenpufferspeicher zugegriffen. Befindet sich die Information auch nicht im Seitenpufferspeicher, so muß die Information aus dem Hauptspeicher geholt werden. In diesem Falle wird die Seite, in der die gesuchte Information enthalten ist. in den Seitenpufferspeichor übertragen und dort abgespeichert. Die gesuchte Information wird weiterhin in den Pufferspeicher eingetragen. Beim nächsten Zugriff zu einer neuen Information, die in der Seite enthalten ist. braucht nicht mehr der Hauptspeicher angesteuert zu werden, sondern diese Information kann aus dem Seitenpufferspeicher geholt werden.

Enthält eine Speicheranordnung einen Hauptspeicher und einen Seitenpufferspeicher, dann kann der Hauptspeicher und der Seitenpufferspeicher in einer Anordnung mit Hilfe der erfindungsgemäßen Speicherbausteine realisiert werden. In diesem Falle besteht der Hauptspeicher aus den Speicherschleifen und der Seitenpufferspeicher aus den beiden Pufferspeichern, die auf den Speicherbausteinen mitintegriert sind. Somit ist der Hauptspeicher und der Seitenpufferspeicher auf gemeinsamen Halbleiterbausteinen realisiert. Diese Anordnung hat 7iidem den Vorteil, daß in dem einen Seitenpufferspeicher gearbeitet werden kann, während der ändert Seitenpu^rr'?rspeicher mit neuen Daten und Adressen geladen we· jen kann.

Ein Beispiel einer solchen Speicheranordnung ergibt sich aus Fig. 4. Dort ist in einem Prinzipschaltbild der Aufbau einer hierarchischen Speicheranordnung dargestellt. Die Speicheranordnung besteht aus einem Pufferspeicher CA, einem ersten Seitenpufferspeicher 5Pl und einem zweiten Seitenpufferspeicher 5P2 und dem Hauptspeicher HSP. Der Pufferspeicher CA wird mit Hilfe einer Speichersteuerung HMl angesteuert. Den .Seitenpufferspeichern 5Pl und 5P2 wird eine Speichersteuerung HM 2 zugeordnet. Die Speichersteuerung HM 1 stellt fest, ob bei einem Zugrifl eines Zentralprozessors ZP die angeforderte Information in dem Pufferspeiche' CA steht oder nicht. Sind sie in dem Pufferspeicher CA gespeichert, dann werden sie aus ihm dem Zentralpro;.essor ZP zugeführt. Befinden sich die gesuchten Informationen aber nicht in ihm, wird ein Zugriff zu den Seitenpufferspeichern 5PI und 5P2 durchgeführt. Ob die gesuchten Informationen in den Seitenpufferspeichern 5Pl und 5P2 enthalten sind, stellt die Speichersteuerung HM 2 fest. Die Speichersteuerungen HM ¹I und HM2 können auf bekannte Weise aufgebaut sein.

Die Verbindung zwischen den Seitenpufferspeichern 5Pl und SP2 und dem Hauptspeicher HSP wird durch die Speichersteuerung P57" hergestellt. Ein Ausführungsbeispiel einer solchen Speichersteuerung PST ist in F i g. 5 gezeigt.

Der Aufbau der Speicherhierarchie kann so sein, daß der Pufferspeicher in Bipolartechnik aufgebaut ist, der Hauptspeicher HSP und die Seitenpufferspeicher SPI und SP2 aus den erfindungsgemäßen Speicherbausteinen bestehen. Dann bestehen z. B. die Seitenpufferspeicher SPl und SP2 aus MOS-Flip-Flops in statischer Technik und der Hauptspeicher HSP aus den Speicherschleifen mit Ladungsverschiebeelementen.

Besonders günstig ist diese Speicheranordnung, wenn die Speicherung der Informationen prozeßorient-ert ist. In diesem Falle werden die einem von einem Zentralprozessor zu bearbeitenden Prozeß zugeordneten Informationen in dem Hauptspeicher so gespeichert, daß auf sie gleichzeitig zugegriffen werden kann. Bei einem solchen prozeßorientierten Betrieb werden die einem zu bearbeitenden Prozeß zugeordneten Informationen in den einen Seitenpufferspeicher gebracht. Während der Bearbeitung dieses ersten Prozesses durch den Zentralprozessor ZP können die zum nächsten zu

bearbeitenden Prozeß gehörenden Informationen bereits in den anderen Seitenpufferspeicher übernommen werden. Nach der Abarbeitung des ersten Prozesses kann dann sofort zur Bearbeitung des nächsten Prozesses übergegangen werden. Während der Abarbeitung des zweiten Prozesses werden die Informationen des ersten Prozesses wieder in den Hauptspeicher HSP zurückgespeichert und der dritte zu bearbeitende Prozeß in cl".r\ ersten Seitenpufferspeicher übernommen. Auf diese Weise wird die verhältnismäßig lange mittlere Zugriffszeit des Hauptspeichers HSP umgangen. Durch die Voreinstellung des Folgeprozesses simultan zur Bearbeitung eines Prozesses entfällt bei Prozeßwechsel jegliche Umschaltzeit.

Eine mögliche Realisierung der Speichersteuerung /'S7"zeigt F i g. 5. Diese besteht aus einem Flip-Flop FF. einem Vergleicher VfJ, einem Zähler ZA. einem Taktgenerator TG. UND-Gliedern UGt. UG 2, UGI. UG4 und einem ODER-Glied CWI. Die gestrichelte Linie ZPNA ist die Nahtstelle zum Zentraiprozessor, die gestrichelte Linie HSPNA die Nahtstelle zum Hauptspeicher HSP.

Ls sei angenommen, daß ein erster Prozeß gerade bearbeitet worden ist. Dann lag das Signal TN 1 vom Zentralproz.essor an. Gleichzeitig ist der Ausgang ζ) des Flip-Flops FF gesetzt, während der Ausgang Q nicht gesetzt ist. Am Ausgang ζ) des Flip-Flop FF wird ein Signal L abgegeben, das anzeigt, daß Informationen aus dem Seitenpufferspeicher in den Hauptspeicher HSP übertragen werden sollen. An welche Stelle des Hauptspeichers die Informationen eingespeichert werden sollen, ergibt ein Vergleich des Signals TN 1 mit dem Zählerstand des Zählers ZA. Der Zählerstand imdert sich nämlich abhängig von dem Umlauf der Informationen in den Speicherschleifen des Hauptspeichers HSP. StHIt der Vergleicher VG Gleichheit fest, dann wird das UND-Glied UG3 angesteuert, an dem außerdem das Signal Prozeßwechsel PW vom Zentralproz.essor anliegt. Das UND-Glied steuert seinerseits das UND-Glied UG 4 an. das den Takt vom Taktgenerator TG als Übergabetakt dem Hauptspeicher HSP zuführt. Gleichzeitig wird das Flip-Flop FF gekippt.

Da jetzt der Ausgang £)des Flip-Flops FFauf H liegt, wird dem Hauptspeicher HSPangegeben, daß Informationen aus dem Hauptspeicher in einen Scitenpufferspeicher übertragen werden sollen. Welcher Prozeß dies ist. wird mit Hilfe des Signals TN2. das der Speichersteuerung vom Zentralpro/.essor zugeführt wird, festgelegt. Das Signal 7"/V2 wird über das UND-Glied i/f7 2 und das ODF.R-Glicd OKt d^n Vergleicher VG zugeleitet. Der Vergleicher VG gibt ein Signal ab, wenn aus dem Inhalt des Zählers ZA entnommen werden kann, daß der gewünschte Prozeß an der Ein/Ausgabestelle der Speicherschleifen anliegt. Dann werden die UND-Glieder UG3 und UG 4 durchgesteuerl und ein Übernahmetakt kann von dem Taktgenerator TG an den Hauptspeicher HSPabgegeben werden. Gleichzeitig wird wieder das Flip-ΙΊορ FF gekippt und der vorher beschriebene Vorgang wiederholt sich.

Die Verwendung der erfindungsgemäßen Speicherbausteine in einer Speicherhierarchie ist für den Fall beschrieben worden, daß die Speicherhierarchie einen Hauptspeicher und Seitenpulferspeicher enthält. F.s ist selbstverständlich auch möglich, andere Stufen einer Speicherhierarchie mit Hilfe der erfindungsgemäßen Speicherbausteine zu realisieren.

Hierzu 4 Blatt Zeichnungen

Claims (11)

Patentansprüche:

1. Schaltungsanordnung für taktgesteuerte Umlaufspeicher, welche zwei Pufferspeicher enthält, welche über eine an die Aus- und Eingänge der einzelnen Pufferspeicher geschaltete Auswerteeinrichtung eine teilweise Änderung der Datenelemente bewirkt, wobei die Ansteuerung der Speicherzellen der Pufferspeicher zur Datenaus- bzw. eingabe über von einem Übernahmetakt gesteuerte Schalter erfolgt, dadurch gekennzeichnet, daß die jeder mit Ladungsverschiebeelementen ausgebildeten Speicherschleife (SL) zugeordneten zwei Pufferspeicher (PS 1, PS2) getrennt voneinander ansteuerbar sind und daß die Auswerteschaltung eine Decoderschaltung (DEK) ist, die in Abhängigkeit von den Adreß-Signalen (A) die Speicherstellen der Pufferspeicher (PSi, PS2) zur Datenein- bzw. -Ausgabe ansteuert

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß auf einem Speicherbaustein ein Speicherfeld (SPF) aus mindestens einer Speicherschleife (SL) und die beiden zugehörigen Pufferspeicher (PS i,PS2) integriert sind.

3. Schaltungsanordnung nach einem der Ansprüche I und 2, bei der das Speicherfeld aus zwei nebeneinanderliegenden und miteinander verbundenen SPS-Anordnungen besteht, dadurch gekennzeichnet, daß der eine Pufferspeicher (PSi) über einen von dem einen Übergabetakt (Ui) gesteuerten Schalter ,'^A 1) mit einer Serienkette (AK i) der ersten SPS-Änordnung und der zweite Pufferspeicher (PS 2) über einen von dem anderen Übergabetakt (U2) gesteuerten Schalter (SA 2) mit einer Serienkette (EK 2) der anderen SPS-Anordnung verbunden ist.

4. Schaltungsanordnung nach einem der Ansprüche I und 2, bei der das Speicherfeld aus einer Mehrzahl nebeneinanderliegender Speicherschleifen besteht, dadurch gekennzeichnet, daß die Speicherschleifen (SL) durch jeweils zwei Regenerierstufen (RS3, RS4) unterteilt sind, daß der erste Pufferspeicher (PSi) über die von dem einen Übergabetakt (Ui) gesteuerten Schalter (SA i) mit den einen Regenerierstufen (RS3) der Speicherschleifen (SZ.; und der andere Pufferspeicher (PS2) über die von dem anderen Übergabetakt (U2) gesteuerten Schalter (SA 2) mit den anderen Regenerierstufen (RS4) der Speicherschleifen verbunden sind, und daß eine erste, von den Adressensignalen (A) angesteuerte Decoderschaltung (DEK i) mit dem ersten Pufferspeicher (PSi) und eine zweite von den Adressensignalen angesteuerte Decoderschaltung (DEK 2) mit dem zweiten Pufferspeicher (PS 2) verbunden ist.

5. Schaltungsanordnung nach einem der Ansprüche 1 und 2, bei der das Speicherfeld aus einer Mehrzahl nebeneinanderliegender Speicherschleifen besteht, dadurch gekennzeichnet, daß die Speicherschleifen (SL) jeweils von e,ner Regenerierstufe (RS5) über einen von dem Übergabetakt (U I) gesteuerten Schalter (SA 1) mit jeweils einer Speicherstelle (FFKi) des ersten Pufferspeichers und über einen von dem anderen Übergabetakt (U2) gesteuerten Schalter (5,4 2) mit jeweils einer Speicherstelle (FFFK 2) des zweiten Pufferspeichers verbunden ist.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Speicherstellen der Pufferspeicher jeweils über weitere Schalter (SA 3) mit einer Bitleitung (BL) verbunden sind, daß die Steuereingänge der den Speicherstellen (FFK 1) des ersten Pufferspeichers zugeordneten weiteren Schalter (SA3) mit vierten Schaltern (SA 4) verbunden sind, die einerseits an die Decoderschaltung (DEK) angeschlossen sind, und denen andererseits ein erstes Pufferspeichersignal (JLS 1) zugeführt wird und daß die Steuereingänge der den Speicherstellen (FFK 2) des zweiten Pufferspeichers zugeordneten weiteren Schalter (SA 3) mit fünften Schaltern (SA 5) verbunden sind, die einerseits an die Decoderschaltung (DEK) angeschlossen sind und denen andererseits ein zweites Pufferspeicherwahlsignal (LS 2) zugeführt wird.

7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet daß die Pufferspeicher aus Flipflops in statischer MOS-Technik bestehen.

8. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Schalter (SA) aus MOS-Schaltern bestehen.

9. Anwendung der Schaltungsanordnung nach einem der vorhergehenden Ansprüche, insbesondere bei einer hierarchisch aufgebauten Speicheranordnung, dadurch,-gekennzeichnet, daß die Informationen eines ersten zu bearbeitenden Prozesses in dem ersten Pufferspeicher des Speicherbausteins abgespeichert sind, und daß die Informationen eines zweiten zu bearbeitenden Prozesses in dem zweiten Pufferspeicher gespeichert sind.

10. Anwendung der Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, daß der erste zu bearbeitende Prozeß aus den Speicherschleifen in den ersten Pufferspeicher übertragen wird, daß während der Bearbeitung des ersten Prozesses der zweite Prozeß aus den Speicherschleifen in den zweiten Pufferspeicher übernoi*..:nen wird, daß nach Beendigung der Bearbeitung des ersten Prozesses während der Bearbeitung des ziveiten Prozesses der erste Prozeß in die Speicherschleifen zurückgespeichert wird, und der nächste zu bearbeitende Prozeß aus den Speicherschleifen in den ersten Pufferspeicher übertragen wird.

11. Anwendung der Schaltungsanordnung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Pufferspeicher als Seitenpufferspeicher (5Pl₁ 5P2) und die Speicherschleifen als Hauptspeicher (HSP) vorgesehen sind.