DE2507366A1 - Verfahren zur unterdrueckung parasitaerer bauelemente - Google Patents

Verfahren zur unterdrueckung parasitaerer bauelemente

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Description

SIEMENS AKTIENGESELLSCHAFT München 2, 2 O. FEB. 1975
Berlin und München Wittelsbacherplatz 2
VPA 75 P 1015 BRD
Verfahren zur Unterdrückung parasitärer Bauelemente
Die Erfindung betrifft ein Verfahren zur Unterdrückung parasitärer Bauelemente, insbesondere parasitärer Dioden und Transistoren, in integrierten Schaltungen, die insbesondere invers betriebene Transistoren aufweisen, bei dem in ein Halbleitersubstrat eines ersten Leitfähigkeitstyps ein an eine Oberfläche des Halbleitersubstrates reichender hochdotierter Bereich eines zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps eingebracht wird, bei dem auf der Oberfläche eine Halbleiterschicht des zweiten Leitfähigkeitstyps epitaktisch abgeschieden wird und bei dem schließlich in der Halbleiterschicht weitere Bereiche unterschiedlichen Leitfähigkeitstyps erzeugt werden, die wenigstens ein Bauelement bilden, das von benachbarten Bauelementen elektrisch isoliert ist.
Bei integrierten Schaltungen beeinflussen parasitäre Dioden und Transistoren wesentlich das Schaltverhalten. Dies gilt
ρ insbesondere für sogenannte "MTL- oder I L-Schaltungen" (Merged-Transistor-Logic beziehungsweise Integrated-Injection-Logic), bei denen Transistoren invers betrieben werden. Bei einem invers betriebenen Transistor befindet sich im Gegensatz zu einem Transistor der üblichen Planartechnik die Emitterzone nicht an der Oberfläche des Halbleiterkörpers beziehungsweise in einer auf einem Halbleitersubstrat abgeschiedenen epitaktischen Schicht, sondern im Halbleiterkörper selbst, das heißt, unter der epitaktisch abgeschiedenen Schicht.
VPA 9/110/40356
Kot-12 Dx - 2 -
809 8-3 8/0438
Es ist daher Aufgabe der Erfindung, ein Verfahren zur Unterdrückung parasitärer Bauelemente anzugeben, das die Wirksamkeit parasitärer pn-Übergänge bei einer genauen Lokali sierbarkeit stark verringert.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß vor der Abscheidung der Halbleiterschicht in die Oberfläche des Halbleitersubstrates an den zur Unterdrückung der parasitären Bauelemente geeigneten Stellen wenigstens eine hochohmige Schicht und/oder eine Schicht mit hoher Rekombinationszentrendichte durch Ionenimplantation eingebracht wird.
Die Wirksamkeit parasitärer Bauelemente, insbesondere parasitärer Dioden und Transistoren, also parasitärer pn-Übergänge, kann verringert werden, indem Ladungsträgerinjektionen am pn-übergang verhindert werden und/oder eine Rekombination bereits injizierter Ladungsträger ermöglicht wird. Die hochohmige (isolierende oder halbisolierende) Schicht reduziert eine Ladungsträgerinjektion am pn-übergang, während die Schicht mit hoher Rekombinationszentrendichte zu einer Rekombination bereits injizierter Ladungsträger führt.
Da die hochohmige Schicht und/oder die Schicht mit hoher Rekombinationszentrendichte durch Ionenimplantation hergestellt wird, kann die Begrenzung dieser Schichten genau lokalisiert werden.
Zur Erzeugung der Schichten mittels Ionenimplantation eignen sich Materialien, die in Verbindung mit Gitterfehlstellen schwer ausheilbare, ionisierte Zwischengitterkomplexe bilden, also beispielsweise Sauerstoff, oder Materialien, die mit den Atomen des Halbleitersubstrates chemische Verbindungen zu Molekülen eingehen, wie beispielsweise Stickstoff-, Sauerstoff» oder Kohlenstoffionen.
VPA 9/110/4036 - 3 -
609838/0438
Eine Weiterbildung der Erfindung besteht noch darin, daß zusätzlich in die Oberfläche des Halbleitersubstrates Ionen des zweiten Leitfähigkeitstyps eingebracht werden, die einen höheren Diffusionskoeffizienten als das Dotierungsmaterial des hochdotierten Bereiches des zweiten Leitfähigkeitstyps besitzen, so daß bei einer nachfolgenden Temperaturbehandlung nach Abscheidung der Halbleiterschicht das Dotierungsmaterial mit dem höheren Diffusionskoeffizienten weiter in die Halbleiterschicht diffundiert.
Die zusätzlich eingebrachten Ionen des zweiten Leitfähigkeit styps diffundieren auf Grund ihres höheren Diffusionskoeffizienten weiter in die Halbleiterschicht hinein und verringern so den Abstand zwischen dem hochdotierten Bereich und einer in der Halbleiterschicht noch zu bildenden Basiszone, wodurch bei einem invers betriebenen Transistor der Emitterwirkungsgrad erhöht und die Emitter-Basis-Kapazität verringert wird.
Nachfolgend wird die Erfindung an Hand der Zeichnung näher erläutert, in deren einziger Figur ein invers betriebener Transistor dargestellt ist:
In der Figur ist ein p-dotiertes Halbleitersubstrat 1 vorgesehen, auf dessen Oberfläche 4 eine epitaktisch abgeschiedene, η-dotierte Halbleiterschicht 2 angeordnet ist. Im Halbleitersubstrat 1 befindet sich ein hoch n-dotierter Bereich 3» der über einen hoch η-dotierten Anschlußbereich 6 mit der Oberfläche der Halbleiterschicht 2 verbunden ist. In der Halbleiterschicht 2 sind weiter p-dotlerte Bereiche 8 und 9 vorgesehen. Schließlich befindet sich im Bereich 8 ein hoch η-dotierter Bereich 10.
Zur Isolation von benachbarten Bauelementen dienen SiIiciumdioxidschichten (Dickoxid) 11 und 13» die bis zum HaIb-
VPA 9/110/4036 - 4 -
6098^/0438
leitersubstrat 1 reichen. Eine weitere SiIiciumdioxidschicht 12 begrenzt, den Bereich 8 und verringert so dessen Oberfläche.
Auf der Oberfläche 7 befindet sich noch eine Siliciumdioxidschicht 14 mit Fenstern zum Anschlußbereich 6 und zu den Bereichen 8, 9 und 10.
Der Bereich 3 und das Gebiet 15 der Halbleiterschicht 2 zwischen dem Bereich 3 und dem Bereich 8 stellen die Emitterzone eines invers betriebenen Transistors dar. Der Bereich 8 ist die Basiszone, während der Bereich 10 die Kollektorzone bildet. Der Bereich 9 stellt schließlich den Injektor dar, der Defektelektronen (Löcher) injizieren kann, die als Steuerstrom für die Basiszone des Transistors wirksam werden.
Der in der Figur dargestellte Transistor ist ein npn-Transistor. Zusätzlich bilden jedoch der Bereich 8, die Halbleiterschicht 2, der Bereich 3 und der Bereich 9 einen parasitären pnp-Transistor. Dieser parasitäre Transistor hat parasitäre pn-übergänge 18. Zur Unterdrückung der YJirkung dieser parasitären pn-Übergänge dient eine hochohmige Schicht 5, die vor der Abscheidung der epitaktischen Halbleiterschicht 2 in die Oberfläche des Halbleitersubstrates 1 eingebracht wird.
Diese Schicht 5 wird auf folgende Weise hergestellt:
Nach der Herstellung des Bereiches 3 (buried-layer) mittels Diffusion oder Implantation v/erden Stickstoffionen durch Maskierung lokal im Bereich der parasitären pn-Übergänge in einer Dosis so implantiert, daß das Maximum der einer Gauß-Verteilung entsprechenden Stickstoffdotierung etwa 5 . 10 /cnr beträgt. Die Implantationsenergie wird dabei
VPA 9/110/4036 - 5 -
609836/0438
so eingestellt, daß die Stickstoffkonzentration an der Oberfläche eine Regeneration des Kristallgitters bei einem nachfolgenden thermischen Ausheilschritt nicht wesentlich beeinträchtigt. So ergibt beispielsweise eine Implantationsenergie von ungefähr 150 keV bei einer Dosis von
10 /cm eine Oberflächenkonzentration der Stickstoffionen, die kleiner als 10 /cm ist. Bei einer Ausheiltemperatur, die größer als 1 000 0G ist, läßt sich das durch die" Implantation der Schicht 5 geschädigte Kristallgitter an der Oberfläche 4 soweit regenerieren, daß anschließend die Halbleiterschicht 2 auf herkömmliche Weise abgeschieden werden kann.
Diese Temperaturbehandlung führt zu einer teilweisen Verbindung der implantierten Stickstoffionen mit den SiIiciumatomen des Halbleitersubstrates 1. Es bildet sich eine Mischung aus Silicium, Stickstoff und Siliciumnitriden, die eine so starke Gitterinhomogenität besitzt, daß die Wirkung der parasitären pn-Übergänge 18 weitgehend unterdrückt wird.
Das erfindungsgemäße Verfahren eignet sich insbesondere zur Herstellung von npn- und von pnp-Transistören.
11 Patentansprüche
1 Figur
VPA 9/110/4036 eo9M6m38

Claims (1)

  1. Patentansprüche
    1.]Verfahren zur Unterdrückung parasitärer Bauelemente, insbesondere parasitärer Dioden und Transistoren, in integrierten Schaltungen, die insbesondere invers betriebene Transistoren aufweisen, bei dem in ein Halbleitersubstrat eines ersten Leitfähigkeitstyps ein an eine Oberfläche des Halbleitersubstrates reichender hochdotierter Bereich eines zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps eingebracht wird, bei dem auf der Oberfläche eine Halbleiterschicht des zweiten Leitfähigkeitstyps epitaktisch abgeschieden wird und bei dem schließlich in der Halbleiterschicht weitere Bereiche unterschiedlichen Leitfähigkeitstyps erzeugt werden, die wenigstens ein Bauelement bilden, das von benachbarten Bauelementen elektrisch isoliert ist, dadurch gekennzeichnet, daß vor der Abscheidung der Halbleiterschicht (2) in die Oberfläche des Halbleitersubstrates (1) an den zur Unterdrückung der parasitären Bauelemente geeigneten Stellen wenigstens eine hochohmige Schicht (5) und/oder eine Schicht mit hoher Rekoinbinationszentrendichte durch Ionenimplantation eingebracht wird.
    2. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß Ionen implantiert werden, die in Verbindung mit Gitterfehlstellen schwer ausheilbare, ionisierte Zwischengitterkomplexe bilden.
    3ο Verfahren nach Anspruch 2, dadurch gekennzeichnet , daß Sauerstoffionen implantiert werden.
    VPA 9/110/4036 - 7 -
    609836/0438
    4. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß Ionen implantiert werden, die mit den Atomen des Halbleitersubstrates (1) chemische Verbindungen zu Molekülen eingehen.
    5. Verfahren nach Anspruch 4, dadurch gekennzeichnet , daß Stickstoff-, Sauerstoff- oder Kohlenstoffionen implantiert werden.
    6. Verfahren nach einem der Ansprüche 1 bis 5» dadurch gekennzeichnet, daß Stickstoffionen derart implantiert werden, daß die Dotierungskonzentration der Stickstoffionen höchstens
    5 . ΙΟ21/™3 beträgt.
    7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Implantationsenergie so eingestellt wird, daß die Konzentration der implantierten Ionen an der Oberfläche des Halbleitersubstrates (1) eine Regeneration des Kristallgitters bei einem nachfolgenden thermischen Ausheilschritt nicht wesentlich beeinträchtigt.
    8. Verfahren nach Anspruch 7» dadurch gekennzeichnet , daß zur Implantation von Stickstoffionen eine Energie von 150 keV gewählt wird.
    9. Verfahren nach Anspruch 8, dadurch gekennzeichnet , daß die Oberflächenkonzentration der Stickstoffionen im Halbleitersubstrat (1) <1018/cm3 ist.
    10. Verfahren nach Anspruch 9, dadurch gekennzeichnet , daß die Ausheiltemperatur £ 1 000 0C beträgt.
    VPA 9/110/4036 - 8 -
    60983S/0438
    11. Verfahren nach einem der Ansprüche 1 Ms 10,
    dadurch gekennzeichnet, daß zusätzlich in die Oberfläche des Halbleitersubstrates (1) Ionen des zweiten Leitfähigkeitstyps eingebracht werden, die einen höheren Diffusionskoeffizienten als das Dotierungsmaterial des hochdotierten Bereiches (3) des zweiten Leitfähigkeitstyps besitzen, so daß bei einer nachfolgenden Temperaturbehandlung nach Abscheidung der Halbleiterschicht (2) das Dotierungsmaterial mit dem höheren Diffusionskoeffizienten weiter in die Halbleiterschicht (2) diffundiert.
    VPA 9/110/4036
    6098?S/0438
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GB47391/75A GB1485540A (en) 1975-02-20 1975-11-18 Integrated circuits
CA242,415A CA1033470A (en) 1975-02-20 1975-12-23 Method of suppressing parasitic structural elements
US05/647,857 US4082571A (en) 1975-02-20 1976-01-09 Process for suppressing parasitic components utilizing ion implantation prior to epitaxial deposition
IT20066/76A IT1055198B (it) 1975-02-20 1976-02-11 Circuit integrati che presentano in particolare transistori a fun zionamento inverso e nei quali vengono eliminati componenti parassiti specialmente diodi e transistori parassiti
FR7603862A FR2301923A1 (fr) 1975-02-20 1976-02-12 Procede pour l'elimination de composants parasites dans les circuits integres
JP1783476A JPS5653223B2 (de) 1975-02-20 1976-02-20

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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53129589A (en) * 1977-04-18 1978-11-11 Fujitsu Ltd Integrated circuit unit
US4155778A (en) * 1977-12-30 1979-05-22 International Business Machines Corporation Forming semiconductor devices having ion implanted and diffused regions
US4210925A (en) * 1978-02-07 1980-07-01 Harris Corporation I2 L Integrated circuit and process of fabrication
US4140558A (en) * 1978-03-02 1979-02-20 Bell Telephone Laboratories, Incorporated Isolation of integrated circuits utilizing selective etching and diffusion
US4252581A (en) * 1979-10-01 1981-02-24 International Business Machines Corporation Selective epitaxy method for making filamentary pedestal transistor
JPS5658870U (de) * 1980-10-02 1981-05-20
JPS58210659A (ja) * 1982-06-01 1983-12-07 Nec Corp 半導体装置およびその製造方法
US4507848A (en) * 1982-11-22 1985-04-02 Fairchild Camera & Instrument Corporation Control of substrate injection in lateral bipolar transistors
JPS6031231A (ja) * 1983-07-29 1985-02-18 Toshiba Corp 半導体基体の製造方法
JPS6031232A (ja) * 1983-07-29 1985-02-18 Toshiba Corp 半導体基体の製造方法
US4559696A (en) * 1984-07-11 1985-12-24 Fairchild Camera & Instrument Corporation Ion implantation to increase emitter energy gap in bipolar transistors
WO1986002202A1 (en) * 1984-09-28 1986-04-10 Motorola, Inc. Charge storage depletion region discharge protection
JPS61107027U (de) * 1984-12-20 1986-07-07
US4717677A (en) * 1985-08-19 1988-01-05 Motorola Inc. Fabricating a semiconductor device with buried oxide
DE3532381A1 (de) * 1985-09-11 1987-03-12 Bosch Gmbh Robert Monolithisch integrierte halbleiteranordnung
JPS62219636A (ja) * 1986-03-20 1987-09-26 Hitachi Ltd 半導体装置
US4819040A (en) * 1986-05-02 1989-04-04 Motorola, Inc. Epitaxial CMOS by oxygen implantation
IT1231913B (it) * 1987-10-23 1992-01-15 Sgs Microelettronica Spa Procedimento di fabbricazione di transistori ad alta frequenza.
US5250445A (en) * 1988-12-20 1993-10-05 Texas Instruments Incorporated Discretionary gettering of semiconductor circuits
US5289024A (en) * 1990-08-07 1994-02-22 National Semiconductor Corporation Bipolar transistor with diffusion compensation
US5384477A (en) * 1993-03-09 1995-01-24 National Semiconductor Corporation CMOS latchup suppression by localized minority carrier lifetime reduction
FR2762138B1 (fr) * 1997-04-11 1999-07-02 Sgs Thomson Microelectronics Transistor mos a fort gradient de dopage sous sa grille
DE10232176A1 (de) * 2002-07-16 2004-02-05 Infineon Technologies Ag Bipolarer Hochfrequenztransistor und Verfahren zur Herstellung desselben

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1564169A1 (de) * 1966-08-06 1970-01-08 Ibm Deutschland Verfahren zur gegenseitigen elektrischen Isolierung verschiedener in einer integrierten oder monolithischen Halbleitervorrichtung zusammengefassten aktiver Schaltelemente mit Hilfe in Sperrichtung vorgespannter PN-UEbergaenge
US3457632A (en) * 1966-10-07 1969-07-29 Us Air Force Process for implanting buried layers in semiconductor devices
US3515956A (en) * 1967-10-16 1970-06-02 Ion Physics Corp High-voltage semiconductor device having a guard ring containing substitutionally active ions in interstitial positions
US3533857A (en) * 1967-11-29 1970-10-13 Hughes Aircraft Co Method of restoring crystals damaged by irradiation
US3586542A (en) * 1968-11-22 1971-06-22 Bell Telephone Labor Inc Semiconductor junction devices
US3622382A (en) * 1969-05-05 1971-11-23 Ibm Semiconductor isolation structure and method of producing
US3666548A (en) * 1970-01-06 1972-05-30 Ibm Monocrystalline semiconductor body having dielectrically isolated regions and method of forming
US3840409A (en) * 1970-03-16 1974-10-08 Ibm Insulating layer pedestal transistor device and process
US3849204A (en) * 1973-06-29 1974-11-19 Ibm Process for the elimination of interface states in mios structures
JPS5179591A (de) * 1975-01-06 1976-07-10 Hitachi Ltd

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