DE2507077C3 - Magnetkernspeicher - Google Patents

Description

Die vorliegende Erfindung betrifft einen Magnetkernspeicher mit wenigstens einer Ebene von magnetischen Speicherkernen, die durch entsprechende Führung von Zeilen- und Spaltentreiberleitungen in eine vorgegebene Anzahl von jeweils eine Bit-Position definierenden Speicherkernfeldern zusammengefaßt sind, mit wenigstens einem Lese-Inhibit-Leitungspaar pro Bit-Position, von dem jeweils eine Lese-Inhibit-Leitung mit jeweils einem Teil der Speicherkerne der Bit-Positionen induktiv gekoppelt ist, und mit wenigstens einer an das Lese-Inhibit-Leitungspaar angekoppelten Schwellwertschaltung zur Unterdrückung von im Speicher-Lese-Zyklus auftretenden Störsignalen, unabhäneic von deren Polarität.

Ein konventioneller SD-Dreidraht-Kernspeicher enthält eine Vielzahl von rechteckigen Ebenen magnetischer Speicherkernen, wobei jede Ebene eine Bit-Position repräsentiert; mit den Speicherkernen der Felder ist eine Vielzahl von orthogonalen X- und V-Treiberleitungen induktiv gekoppelt; jede X-Treiberleitung ist dabei induktiv mit einer entsprechenden Zeile und jede y-Treiberleitung induktiv mit einer entsprechenden Spalte jedes Feldes gekoppelt. Wenn durch eine y-Treiberleitung und eine X-Treiberleitung vorgegebene Teilströme fließen, so ist eine Koinzidenz der beiden vorgegebenen Teilströme in einem Kern jeder Bit-Position vorhanden, wobei die treibende Kraft ausreicht, um lediglich den bestimmten Kern in den Koinzidenzstellen der X- und V-Treiberströme zu schalten. Für jede Bit-Pos'tion ist ein induktiv mit deren Kernen in abgeglichener Form gekoppeltes Paar von Lese-Inhibit-Leitungen vorgesehen, wobei jede Lese-Inhibit-Leitung durch das Feld parallel zu den K-Treiberleitungen verläuft und mit der Hälfte der Speicherkerne in der Bit-Position induktiv gekoppelt ist. Ist es nicht erwünscht, in einen bestimmten Kern in einer gegebenen Bit-Position eine Eins einzuschreiben, so werden gegen den y-Treiberstrom vorgegebene Teil-Inhibit-Ströme parallel durch die beiden Lese-Inhibit-Leitungen in der gegebenen Bit-Position geführt, was dazu führt, daß die algebraische Summe der Ströme für den bestimmten Kern kleiner als der zum Schalten erforderliche Strom ist.

Die Inhibit-Ströme liegen typischerweise in der Größenordnung von einigen 100 Milliampere, so daß durch das Lese-Inhibit-Leitungspaar eine beträchtliche elektrische Energie gespeichert wird. Die Zeit, welche zur Abführung dieser Energie bei Abschaltung eines lnhibit-Stroms erforderlich ist, liegt wesentlich über der Schaltzeit eines Kerns von 200 bis 400 Nanosekunden, was speziell für solche Fälle gilt, in denen die Lese-Inhibit-Leitungen mit wenigstens acht K- Kernen gekoppelt sind. Während eines nachfolgenden Lesezyklus wird ein bestimmter Kern in jeder Bit-Position durch vorgegebene X- und V-Leseströme mit gegenüber der Polarität der Schreibströme derart angesteuert, wodurch dieser Kern in der Gegenrichtung bzw. in der Leserichtung auf Null zurückgeschaltet wird. Speichert ein vorgegebener Kern schon eine Null, bevor er koinzident durch Leseströme angesteuert wird, so wird lediglich ein sehr kleiner Fluß in diesem Kern geschaltet, wobei lediglich eine kleine Rauschspannung in der induktiv gekoppelten Lese-Inhibit-Leitung induziert wird. Befindet sich jedoch ein vorgegebener Kern im Magnetisierungszustand 1, so wird beim Umschalten auf die Null ein beträchtlicher Fluß geschaltet und im Lese-Inhibit-Leitungspaar differentiell ein Ausgangsschaltimpuls U\ mit einer typischen Spitzenspannung in der Größenordnung von 13 bis 40 Millivolt erzeugt. Dieses Differenzsignal U1 kann im Vergleich zu denjenigen Spannungen relativ klein sein, welche auf den Lese-lnhibit-Leitungen als Funktion der gespeicherten Energie erscheinen, die nach Abschaltung eines lnhibit-Stroms abgeführt werden muß. Um die Freiwerdezeit so klein wie möglich zu machen, sind die Lese-Fnhibit-Leitungen jedes Paares an einem Ende zusammengeschaltet, wobei sie parallel angesteuert werden, um gleiche !nhibit-Ströme zu gewährleisten Wegen der gewählten Symmetrie sind Differenzspan nungskomponenten zwischen den Leitungen eine; Paars kleiner und können schneller abgeführt werden als Gieichtakt-Spannuigskomponenten der Signale

I he nach der Abschaltung der Inhibit-Ströme 'halten bleiben. Das Schaltsignal kann daher differen- '■ 11 an den nicht miteinander verbundenen Enden eines Tares von Lese-Inhibit-Leitungen ausgelesen werden, h _daß abgewartet werden muß, bis die elektrischen ^leichtaktsignale vollständig abgeführt sind. Das Lesen wird typischerweise so lange verzögert, bis die η fferenzsignale auf einen Spannungswert von etwa rnf Millivolt abgesunken sind, wodurch dann keine Wechselwirkung mit dem SchaStsignal U1 stattfindet.

Da die Lese-Inhibit-Leitungspaare parallel mit irfentischen strömen angesteuert werden, in abgeglichener Form durch ein Speicherfeld geführt sind und leiche Länge sowie gleichen Durchmesser besitzen, ist

erwarten, daß die zwischen einem Paar von Ϊ ese-lnhibit-Leitungen auftretenden Differenzspannuncleich sind. Auf Grund von normalen Toleranzabfeichungen in der baulichen Ausgestaltung der [ eitungen normalen Toleranzabweichungen der Fäde-Ii _der Leitungen durch die Kerne des Speichers, "ringer Abweichungen in den Größen der Treiberströme sowie auf Grund von Abweichungen, die sich durch nnterschiedliche magnetische Speicherzustände der nduktiv gekoppelten Kerne ergeben, entstehen auf den Lese-Inhibit-Leitungspaaren als Funktion der Inhibit-Treiberströme Differenzspannungen, welche in bezug auf das Schaltsignal U1 ins Gewicht fallen. Bei den hohen bei Kernspeicheroperationen zur Anwendung kommenden Frequenzen sind die Lese-Inhibit-Lei'uneen relativ lang im Vergleich zu den Wellenlängen der Lf diesen Leitungen induzierten Differenzspannungs- *i _ale so daß die Leitungen als Wellenleiter anzusehen ς nd Daher erscheinen an den Leseklemmen periodische Spannungsimpulse mit einer Periode, die etwa deich der Ausbreitungszeit für einen Spannungsimpuls von den Leseklemmen zu den gemeinsamen Klemmen und zurück ist Diese Reflexionen können zwar bis zu einem gewissen Grad durch einen ohmschen Abschluß an den Lese-Inhibit-Leitungsklemmen reduziert werdenauf Grund einer ungenauen Impedanzanpassung können sie jedoch nicht eliminiert werden. In einem waschen 8K-Speicher sind wenigstens 340 Nanosekun-71 -r„..,wiiM, his diese reflektierten Differenzspan-

typiscnen öi>w-3pcii-iiti »»> τ. ~..._&.,. ._.

den erforderlich, bis diese reflektierten Differenzspannungsimpulse auf einen Wert von fünf Millivolt von Spitze zu Spitze abgefallen sind. Während dieses Intervalls muß der Speicher ungenutzt bleiben, so daß anderweitig zur Verfugung stehende Speicheroperationszeit verloren geht Diese Verzögerung führt zu größeren Beschränkungen der Kernspeicher-Arbeitsgeschwindigkeit als die Kernschaltzeit. Mit zunehmender Wortanzahl nimmt diese Freiwerdezeit überproportional mit der Wortanzahl zu. Daher wird die Herstellungsökonomie, welche sich aus der Herstellung von Speichern mit mehr Wörtern pro Modul ergibt, durch den langsameren Speicherbetrieb, welcher durch diese Lese-Inhibit-Freiwerdezeit festgelegt ist, mehr als aufgehoben.

Aus der DT-AS 12 82 707 sind bereits Maßnahmen zur Dämpfung der vorgenannten Störspannungen bekanntgeworden. Zur Dämpfung von Störspannungen auf den Treiberleitungen (X- und V-Leitungen) werden diesen Leitungen Widerstände parallel geschaltet, deren Wert jeweils gleich dem Wert des Wellenwiderstands der entsprechenden Leitung ist. Speziell können diese Widerstände auch als nicht-lineare Widerstände mit Schwellwertcharakteristik ausgebildet werden. Die Leitungen sind also durch die Widerstände mit ihrem Wellenwiderstand abgeschlossen. Wie oben aber bereits ausgeführt, können Reflexionen durch einen ohmschen Abschluß zwar reduziert, aber auf Grund einer ungenauen Impedanzanpassung nicht eliminiert werden. Generell ergibt sich der Nachteil, daß ein solcher Abschluß unzureichend sein muß, da er nicht alle Frequenzanteile erfassen kann.

Weiterhin ist aus der Zeitschrift »IRE Transactions on Microwave Theory and Techniques«, September 1962, S. 302 bis 310, bekanntgeworden, zum Zwecke der Amplitudenbegrenzung (Spitzenabkappung) in den Verlauf von Leitungen Begrenzer in Form von antiparallel geschalteten Dioden einzufügen. Solche Dioden sind jedoch nicht in der Lage, einen Nutzimpuls fast unbeeinflußt zu lassen und einem reflektierten Impuls gegenüber als Stoßstelle zu wirken, da über die Wahl eines geeigneten Schwellwerts in dieser Druckschrift nichts ausgeführt ist.

Die vorliegende Erfindung löst die Aufgabe, Störspannungen der oben beschriebenen Art bei einem Magnetkernspeicher der eingangs genannten Art dadurch zu eliminieren, daß die die Störsignale unterdrückende Schwellwertschaltung derart an das Lese-Inhibit-Leitungspaar angekoppelt ist, daß auf beiden Seiten der Ankopplungsstelle Speicherkerne liegen und daß die Schwellwertschaltung für auf dem Lese-Inhibit-Leitungspaar auftretende hochfrequente Signale, deren Größe über dem Schwellwert liegt, eine Leitungsstoßsteüe bildet, während sie Signale, deren Größe kleiner als der Schwellwert ist, minimal beeinflußt.

Die Erfindung bietet dabei den Vorteil, die auf den Lese-Inhibit-Leitungen auttretenden mehrfach reflektierten Störspannungsimpulse nicht nur in möglichst kurzer Zeit zum Abklingen zu bringen, sondern auch die Erzeugung derartiger Impulse von vornherein zu unterbinden. Dies wird erreicht, wenn die Schwellwertschaltung während eines Schreibzyklus leitet, um die Ströme auf den beiden Lese-Inhibit-Leitungen auszugleichen, wodurch dazu beigetragen wird, die Erzeugung großer Differenzsignale nach Abklingen des Inhibit-Stromes zu unterbinden.

In Weiterbildung der Erfindung enthält die Schwellwertschaltung ein Paar von antiparallel geschalteten Schottky Dioden mit kleiner Impedanz, welche die beiden abgeglichenen Lese-Inhibit-Leitungen im Speicherfeld miteinander verbinden. Da die relativ kleine Durchlaß-Vorspannung der Schottky-Dioden einen Schwellwert bildet, der größer als der Wert ist, welcher für die Auslesung eines Ausgangsschaltsignzls beim Auslesen eines Kerns erforderlich ist, kann der Einfluß der Schwellwertschaltung während eines Lesevorgangs vernachlässigt werden. Da während eines Schreibvorgangs jedoch parallele Inhibit-Ströme durch das Paar von Lese-Inhibit-Leitungen geführt werden, leiten die Schottky-Dioden so weit, als es zur Begrenzung der Differenzspannungen auf die Durchlaß-Vorspannungen der Dioden an der Ankopplungsstelle erforderlich ist. Bei Abschaltung der parallelen Inhibit-Ströme wirken die Dioden als Leitungsstoßstellen in Form von Kurzschlüssen für Differenzspannungen, welche über den Durchlaß-Vorspannungen liegen. Die Dioden spalten daher nach Abschaltung der Inhibit-Ströme auf den Lese-Inhibit-Leitungen verbleibende Differenzspannungsimpulse in höherfrequente Harmonische der normal auftretenden Spannungsimpulse auf. Diese höherfrequenten Harmonischen werden durch die induktiv gekoppelten Speicherkerne schneller absorbiert, so daß die Verweilzeit, welche erforderlich

ist, um diese Differenzimpulse auf eine im Vergleich zu Lese-Ausgangsschaltimpulsen kleiner Größe abklingen zu lassen, reduziert wird. Die Frequenz und die Verweilzeit für diese Differenzspannungsimpulse hängt von der Länge der Lese-Inhibit-Leitung zwischen Stoßstellen ab, wenn diese Stoßstellen durch Abschlußschaltungen für die Lese-Inhibit-Leitung erzeugt werden, die in einer Kernebene an die Leitung angeschaltet sind. Es ist daher vorteilhaft, eine Vielzahl von Schaltelementen in einem einzigen Speicherfeld vorzusehen, um erstens die durch Inhibit-Ströme erzeugten Differenzspannungen zu begrenzen und um zweitens die Frequenz von den Differenzspannungskomponenten zu erhöhen, welche nach Abschaltung der Inhibit-Ströme erhalten bleiben.

Antiparallel geschaltete Schottky-Diodenpaare, weiche die abgeglichenen Lese-Inhibit-Leitungspaare in gleichen Abständen miteinander verbinden, stellen speziell vorteilhafte Schaltelemente zur Verbesserung der Lese-Inhibit-Freiwerdezeit dar. Schottky-Dioden besitzen geringe Kapazitäten und relativ kleine Durchlaß-Vorspannungen, so daß die Differenzsignale auf den Lese-Inhibit-Leitungen auf relativ kleine Größen begrenzt werden können, ohne daß eine Wechselwirkung mit den Ausgangsschaltspannungen kleiner Amplitude stattfindet. Im Augenblick sind Schottky-Dioden mit Durchlaß-Vorspannungen im Bereich von 200 Millivolt kommerziell erhältlich. Es ist darüber hinaus zu erwarten, daß in der Zukunft auch Schottky-Dioden mit noch kleineren Durchlaß-Vorspannungen verfügbar sein werden. Es ist wünschenswert, daß die Durchlaß-Vorspannung einen Schwellwert kleinster Amplitude bildet, welche eine fehlerfreie Auslesung der beim Auslesen eines Kerns entstehenden Ausgangsschaltströme ermöglichen. Schottky-Dioden besitzen darüber hinaus den Vorteil einer sehr kleinen Sperrschichtkapazität in der Größenordnung von 1 Picofarad und sehr kurzer Minoritätsträger-Lebensdauer in der Größenordnung von 100 Picosekunden. Weiterhin nimmt auch die parametische Sperrschicht-Kapazität mit der Durchlaß-Vorspannung nicht zu, wie dies bei bipolaren Dioden der Fall ist. Schottky-Dioden bilden daher für hochfrequente, auf den Lese-Inhibit-Leitungen auftretende Differenzimpulse nichtlineare Leitungsstoßstcllen. Im Gegensatz dazu besitzen bipolare Dioden eine weit größere Durchlaß-Vorspannung und eine weit größere parametrischc Sperrschichtkapazität, welche mit der Durchlaß-Vorspannung zunimmt und bewirkt, daß solche Dioden für hochfrequente Differcnzspannungssignalc nicht als Leitungsstoßstcllen, sondern als praktisch reine Kapazitäten wirken.

Die Erfindung wird im folgenden un Hand von in den Figuren dargestellten Ausführiingsbcispiclcn näher erläutert. Es zeigt

Fig. 1 ein Schaltbild in teilweiser Blockform einer plannrcn Kcrnspcichcrcbcnc gcinilß der Erfindung,

F i g. 2 ein schcmntisches Lcitungsdingrnmm, aus dem ersichtlich ist, wie Lesc-lnhibit-Leitungspaare durch Kerne einer Bit-Position verlaufen,

Fig.3 eine schcmatischc Darstellung, aus der ersichtlich ist, wie die elektronische Schaltung an Lcsc-Inhibit-Lcitungspaarc in einer Spcichcrcbcnc angeschaltet werden kann,

F i g. 4 eine stark vergrößerte perspektivische Tcilansichl einer Anordnung zur Montage von Schaltelementen in einer Bit-Position, iiuf der Seite einer gedruckten Schalungsplatte, auf der sich auch die Kerne einer Bit-Position befinden,

Fig.5 ein Schaltbild der Lese-Inhibit-Schaltung für eine gegebene Bit-Position,

Fig.6 ein Signaldiagramm für ein 16 K-Lese-Inhibit-Leitungspaar ohne Beschallung in einer Bit-Position, und

F i g. 7 ein Signaldiagramm für ein 16 K-Lese-Inhibit-Leitungspaar gemäß F i g. 6 mit gemäß der Erfindung in einer Bit-Position an die Leitungen angekoppelten ίο Schaltelementen.

Gemäß den F i g. 1,2 und 3 enthält ein 3 D-Dreidraht-Kernspeicher 10 hoher Speicherdichte eine gedruckte Schaltungsplatte 12 (Fig.3) mit einer Vorderseite 14 und einer Rückseite 16, eine planare Drei-D-Dreidrahtspeicherebene 18 mit magnetischen Speicherelementen in Form von Kernen 20, die auf der Vorderseite 14 der gedruckten Schaltungsplatte 12 montiert sind, sowie periphere Schaltungen 22, welche bei der dargestellten Ausführungsform die Speicherebene 18 auf der Vorderseite 14 der gedruckten Schaltungsplatte 12 umgeben. Allgemein können diese peripheren Schaltungen in konventioneller Weise jedoch auch auf der Rückseite 16 oder auf einer getrennten gedruckten Schaltungsplatte montiert sein. Diese peripheren Schaltungen 22 umfassen konventionelle Speicherschaltungen, wie Treiber, Dekoder, Leseverstärker sowie für den Betrieb eines 3 D-Dreidraht-Speichers erforderliche logische Verbindungsschaltungen. Die Schaltelemente der peripheren Schaltungen können in konventioneller Weise durch gedruckte Leiter auf der Schaltungsplatte 12, beispielsweise durch X-Treiberleitungen XÖ und X63 miteinander, mit Treibern und Lese-lnhibit-Schaltungen sowie mit Randlcitern 24 (von denen lediglich einige dargestellt sind) verbunden sein. Die letztgenannte Verbindung erfolgt dabei durch gedruckte Leiter 26, um eine elektrische Verbindung mit anderen Schaltungen zu ermöglichen. Die Einzelheiten der speziellen Anordnung der peripheren Schaltungen 22 sowie der verbindenden gedruckten Leiter kann konventioneller Natur sein, so daß hier auf sie nicht näher eingegangen wird. Es sei lediglich bemerkt, daß die Schaltungen für den konventionellen Betrieb des 3D-Dreidraht-Speichers in den peripheren Schaltungen 22 enthalten sind. Die planare Speicherebenc 18 enthält 16K-Wörtcr mit 20 Bit pro Wort. Jede Bit-Position enthält ein Feld von 16 K magnetischen Spcichcrkcrncn mit 128 Zeilen und 128 Spalten. Die mit Null bis 19 bezeichneten Felder 30 sind in einer Matrix von fünf Zeilen und vier Spalten angeordnet. Die Felder 30 sind identischer Natur und enthalten 127 Zeilen und 127 Spalten mit Magnetkernen 20, die in einem sehr dichten Dpppel-Fischgratcnmustcr angeordnet sind, wie dies beispielsweise für die Bit-Position Nummer 2 in der unteren rechten Ecke von Fig. 1 dargestellt ist. In einem Doppel-FischgrlUcnmustcr sind die Speiehcrkcrnc 20 in der vertikalen V-Achsc bzw. in der Spaltcnrichtung sehr eng bcabstandet, wobei die Kerne zur Bildung von Spaltenpanrcn in zwei benachbarten Spalten gleichartig und die Kerne in benachbarten Spaltenpanrcn gegensinnig orientiert sind. Eine Umkehr der Kcrnohcnticrung tritt einmal lllngs jeder Spalte auf, wobei die Kerne in Zeilen Null bis 63 in einer ersten Richtung und die Kerne entsprechender Spulten in Zeilen 63 bis 127 gegensinnig orientiert sind.
Eine V-Trcibcrleitung koppelt eine entsprechende Spalte von Kernen der 20 Bit-Positionen in der Spcichcrcbcnc 18. Beispielsweise die V-Null-Spaltcnlcitting beginnt am Klemmen-linde VO der Bitposition 2 in

der unteren rechten Ecke des Speicherfeldes 18, verläuft vertikal nach oben, wobei sie eine Spalte mit 127 Kernen der Bit-Positionen 2, 11, 1, 10 und 0 koppelt, läuft nach einer Drehung um 180° vertikal nach unten, wobei sie eine entsprechende Spalte der Bit-Positionen 12,3,13,4 und 14 aufeinanderfolgend koppelt, verläuft nach einer zweiten Umkehrung von 180° nach oben, wobei sie eine Spalte von Kernen in den Bit-Positionen 5,15,6,16 und 7 aufeinanderfolgend gekoppelt hat und verläuft dann nach einer letzten Umkehr von 180° nach unten, wobei sie eine Spalte von Kernen in den Bit-Positionen 9,19,8, 18 und 17 aufeinanderfolgend koppelt, wonach sie dann im Bereich der Bit-Position 17 in einem Ende VD ausläuft. Weitere V-Treiberleitungen verlaufen durch die Matrix von Bit-Positionen, wobei sie in jeder Bit-Position eine Spalte von Kernen koppeln. Diese zusätzlichen Treiberleitungen beginnen mit der der Leitung VD benachbarten Leitung Vl und schreiten durch aufeinanderfolgend benachbarte Spalten bis zur Leitung V127 fort. Da die Kernorientierung für benachbarte Spaltenpaare periodenweise umgekehrt ist, ist auch die Klemmenpolarität für benachbarte Zeilenpaare von V-Treiberleitungen umgekehrt. Beispielsweise ist das Einspeisungsende der V-Leitungen VO, Vl, V 4, V5, V8, V9... im Bereich der Bit-Position 2 angeordnet, während deren anderes Ende im Bereich der Bit-Position 17 angeordnet ist. Das Einspeisungsende der V-Leitungen V2, V3, V6 Y7, VlO, VIl... ist im Bereich der Bit-Position 17 angeordnet, während deren anderes Ende im Bereich der Bit-Position 2 angeordnet ist.

A"-Treiberleitungen 0 bis 127 koppeln eine entsprechende Zeile von Kernen für die 20 Bit-Positionen. Das Einspeisungsende der Zeilenleitungen AO bis X63 ist im Bereich der Bit-Position Null in der oberen rechten Ecke des Speicherfeldes 18 angeordnet. Diese Leitungen durchlaufen aufeinanderfolgende Bit-Positionen und treten im Bereich der Bit-Position 17 aus dem Speicherfeld aus. Die Kerne in den Zeilenpositionen 64 bis 127 sind in bezug auf die Kerne der Zeilenpositionen 0 bis 63 gegensinnig orientiert und werden in Gegenrichtung angesteuert, wobei die ^-Leitungen λ"64 bis ΑΊ27 mit ihrem Einspeisungsende iim Bereich der Bit-Position 19 beginnen und das Spcichcrfeld 18 sukzessive durchlaufen, um im Bereich dcir Bit-Position 2 zu enden.

Ein einziger Kern für jede Bit-Posilion wird zur Umschaltung dadurch ausgewählt, daß ein vorgegebener Teilstrom durch eine V-TreibcrlciUmg und durch eine A'-Trcibcrlcitting geschickt wird. Der Kern in jeder Bit-Position, welcher im Schnittpunkt der gewühlten X- und V-Trcibcrlcitung liegt, erhalt einen koinzidcntcn Strom, wodurch eine volle schaltende magnclomotorischc Kraft induziert wird, die den Kern in der Treiberrichtung schaltet. Alle anderen Korne der Zeile und Spalte des ausgewählten Kerns erhalten lediglich einen vorgegebenen Tcilstrom, welcher typischcrwcisc gleich dem halben vollen vorgegebenen Strom ist und welcher kein Schalten von Kernen bewirken kann. Ein Einschreiben erfolgt dadurch, dnU am anderen Ende der fa> Leitungen X- und V-Treiberströme eingespeist werden. Die Leittingsfülining und die Kcrnoricnticrung sind so gewühlt, (InD die l'oluritltt der V-Schrcibtrcibcrströmc koin/.iclcnt mit der l'olnrillU der Λ-Schrcibtrcibcrströmc für den gemeinsamen Kern in jeder Bit-Position ist. M Diese Schrcibtreibcrströmc schalten dch ausgewählten gemeinsamen Kern in einen MHgnctisi>mingszustnnd »I«. Entsprechend sind Lcsetrcibcrströmc entgegengesetzter Polarität für den vorgegebenen Kern in jede Bit-Position koinzidenz und schalten diesen Kern in der entgegengesetzten Lesezustand bzw. in den Magnetisie rungszustand »0«.

Während des Auslesevorgangs werden alle ausge wählten Kerne in den Magnetisierungszustand »0< geschaltet, wodurch immer dann ein Ausgangsschaltim puls U1 mit einer Spitzenamplitude in der Größenord nung von 13 bis 14 Millivolt erzeugt wird, wenn eil Kern, der sich vorher im Magnetisierungszustand »1 befunden hat, in den Magnetisierungszustand »0< geschaltet wird. In Abhängigkeit von dem zu speichern den Dateninformationsinhalt kann es entweder erwünscht oder nicht erwünscht sein, beim Schreibvor gang einen vorgegebenen Kern in einer gegebener Bit-Position in den Magnetisierungszustand »1« zi schalten. In einem 3D-Dreidraht-Speicher sind für jedi Bit-Position getrennt steuerbare Lese-Inhibit-Leitungei mit den Kernen dieser Bit-Positionen gekoppelt, welch« einen Inhibit-Strom führen können, der entgegengesetz gleich zum V-Treiberstrom ist. Die algebraische Summf der Ströme für einen vorgegebenen Kern in einer gegebenen Bit-Position, welcher einen Inhibit-Strom erhält, ist lediglich gleich dem vorgegebenen A"-Teiltre berstrom, welche zur Schaltung eines Kerns nich ausreicht. Ein derartiger Kern verbleibt dann am End« eines Schreibvorgangs im Magnetisierungszustand »0 Die induktiv gekoppelten X- und V-Treiberleitunge: sowie die Lese-Inhibit-Leitungen ermöglichen daher ei selektives Schalten der Kerne in den Bit-Positionei sowie ein Auslesen von durch selektiv geschaltet Kerne erzeugten Ausgangsspannungssignalen.

Da die X- und V-Treiberleitungen im Speicherfeld 1 in einer 3D-16-K χ 20-Konfiguration geschaltet sind wird jede Bit-Position in zwei Hälften geteilt, wobei di Lese-Inhibit-Leitungen in 8 K χ 40-Konfiguration ge schaltet sind. Die Kerne jeder Bit-Position, welche di Spaltenleitungen VO bis V63 aufnehmen, nehmen auc einen Satz von Lese-Inhibit-Leitungen auf. Diese Kern sind in F i g. 1 mit A bezeichnet. Die Kerne, welch induktiv mit den V-Treiberleitungen V64 bis V12; gekoppelt sind, nehmen ein zweites Paar von Lcse-Inhi· bit-Leitungen auf. Diese Kerne sind in Fig. 1 als Teil £ bezeichnet. Die ausgelescnen Ausgangssignale eines Satzes A und eines Satzes ö von Lese-Inhibit-Leitun gen, welche nicht notwendig in derselben räumliche Bit-Position liegen müssen, werden durch die periphe ren Schaltungen 22 in der Weise einer logische ODER-Operation unterworfen, daß der Speicher 10 füi die iiuBcrcn Schaltungen einen 16 K- χ 20-Speichei bildet. Die Lcse-Inhibit-Lcitungspaarc müssen durch die Bit-Positionen parallel zu den V-Trciberlcitungen in dei Weise geführt werden, daß Inhibit-Ströme von derer gemeinsamer Klemme zu Diffcrcnzklcmmcn 5 und , gegensinnig zu den V-Trcibcrströmen durch alle Kern in jeder Bit-Position fließen können. F^:ür die Bit-Positio neu 11, 4, 15, 8, 2, 14, 5 und 17 tritt da Liisc-Inhibit-Lcitungspnnr in den entsprechenden Teil der entsprechenden Bit-Positionen der oberen rechter Ecke ein, lauft noch unten durch die Spalten in einrrr parallelen benachbarten Paar, um sich zwischen der Zeilen 63 und 64 zu kreuzen und vcrllluft weiter nacr unten bis zum unteren Rand des entsprechender Bit-Positionspums. Das Lcsc-Inhibit-Lcitungspnnr wir sodann um 180" gedreht und gekreuzt, bevor es nact oben durch die unteren 64 Zeilen der beider benachbarten Spalten in der Bit-Position gcflldclt wird Die beiden Leitungen werden zwischen den Zeilen 6

und 64 erneut gekreuzt und durch den Rest der Spaltenpaare weitergeführt, wonach sie erneut um 180° gedreht und gekreuzt werden, wenn sie durch das nächste Spaltenpaar nach unten geführt werden. Die Lese-Inhibit-Leitungen werden auf diese Weise vor- und zurückgeführt, bis sie alle 8 K-Speicherkerne in dem entsprechenden Bit-Positionsteil induktiv gekoppelt haben. Für die Bit-Position 2 tritt die Lese-Inhibit-Leitung 52 Λ am Schnittpunkt der Spalte VO und der Zeile XO in die Bit-Position ein, während die Lese-Inhibitbit-Leitungen S2A und S2A miteinander verbunden sind. Die erste und zweite Schleife der Lese-Inhibit-Leitung S2A sind durch das Loch 32£ die dritte und vierte Schleife durch das Loch 32D und die fünfte Schleife

durch das Loch 32C geführt. In entsprechender Weise sind fünf Schleifen in den Lese-Inhibit-Leitungen S2B und 52B für den ß-Teil der Bit-Position 2 gebildet. Die erste Schleife läuft durch das Loch 32C, die zweite und dritte Schleife durch das Loch 32ß und die vierte sowie ίο die fünfte Schleife durch das Loch 32/4.

Leitung"«* am Schnittpunkt der Spalte Yi und der Gemäß Fig. 3 sind auf der Rückseite 16 ucr

7r\\e XO in die Bit-Position eintritt. Die Lese-Inhibit- gedruckten Schaltungsplatte 12 benachbart zu jedem

Loch 32 zwei Lötanschlüsse 34, 36 und 38, 40 vorgesehen, wie dies für das Loch 32£ beispielsweise

Zeile XO in die Bit-Position

Leitung S2A tritt bei der Spalte 62 aus der Bit-Position

aus, während die Lese-Inhibit-Leitung S2A bei der . .-,.,.,·

Spalte V 63 aus der Bit-Position austritt. Die Enden der '5 dargestellt ist. Die erste Schleife der Lese-Inhibit-Lei-

Lese-Inhibit-Leitungen werden nach dem Austritt aus tung S2A ist zum Lötanschluß 34 geführt, wobei beide

Teile dieser Schleife an diesen Lötanschluß 34 angelotet und die überschüssigen Enden abgeschnitten sind.

Entsprechend ist die erste Schleife der Lese-Inhibit-Leitung 52Ä an den Lötanschluß 36, die zweite Schleife der

Leitung S2A an den Lötanschluß 38 und die zweite

Lese-Inhibit-Leitungen

dem Speicherfeld bei den Spalten Y62 und Y63 miteinander verlötet und an einen Inhibit-Stromtreiber in den peripheren Schaltungen 22 angeschlossen. Die Kerne des ß-Teils der Bit-Position 2 werden entsprechend der Kopplung des Teils A durch die Lese-Inhibit-Leitungen S2A und JJÄ durch Lese-Inhibit-Leitungen S2B und S2ß gekoppelt. Die Lese-Inhibit-Leitungen S2A, S2B und 5ΊΒ treten bei den Spalten Y64 und V 65 in die Bit-Position ein und treten mit ihren Enden bei den Spalten Y26 und Y27 aus der Bit-Position aus. Für die Bit-Positionen 0,12,7,19,10,3,16,9,1,13,6 und 18 sind die Lese-Inhibit-Leitungen um 180° gedreht, so daß die Leitungen am unteren Ende statt am oberen Ende in die Bit-Positionsteile eintreten und aus diesen austreten.

Für jede Bit-Position sind fünf Löcher 32 vorgesehen. Diese Löcher bilden eine Verbindung durch die gedruckte Schaltungsplatte 12 zwischen der Vorderseite 14 und der Rückseite 16 und besitzen einen Durchmesser von wenigstens 0,127 cm. Diese Löcher, welche für die Bit-Position 2 mit 32-4 bis 32Ebezeichnet sind, nehmen Schleifen von Lese-Inhibit-Leitungen auf, wie dies im einzelnen F i g. 2 zeigt. Da die Lese-Inhibit-Leitung durch ein Bit-Positionsteil geführt ist, wird auf der Seite der Bit-Position, an der die Lese-Inhibit-Leitung eintritt und austritt, periodisch eine Leitungsschleife von etwa 7,62 cm Länge gebildet. Diese Leitungsschleife ist durch eines der Löcher 32/4 bvs 32£ geführt, um eine Verbindung zur Schaltung auf der Rückseite 16 der gedruckten Schaltungsplatte 12 zu schaffen. Bei der Ausführungsform nach Fig.2 sind fünf Schleifen in jeder Lese-Inhibit-Leitung gebildet und durch eines der Löcher 32 geführt. In der Lese-Inhibit-Leitung S2A ist am Auslcsecndc vor dem Eintritt in die Bit-Position an der Spalte VO eine erste Schleife gebildet. Diese Schleife ist durch das Loch 32£ geführt. Zwischen den Spalten V14 und V16 ist eine zweite Schleife gebildet und durch das Loch 32E geführt; eine dritte Schleife ist zwischen den Spalten YMOund V32 gebildet und durch das Loch 32D geführt; zwischen den Spalten K 46 und K 48 ist eine vierte Schleife gebildet und durch das Loch 32 Egeführt, während zwischen der Spalte V 62 und der Inhibit·Verbindung I2A eine fünfte Schleife gebildet ist und durch cliis Loch 32C geführt ist. In der Lese-Inhibit-l..cimng SJÄ sind entsprechend fünf Schleifen gebildet, wobei die erste Schleife zwischen l.csecnde und dem lüntriit in die Spulte VI, die zweite Schleife zwischen den Spulten V15 und Y17, die dritte Schleife zwischen den Spulten V3I und V33, die vierte Schleife zwischen den Spulten V 47 und V49 und die fünfte Schleife zwischen der Spalte V63 und dem Inhibil-Leitungsciulc I2A gebildet ist, wo die Lese Inhi-

an

Schleife der Leitung S2A an den Lötanschluß angelötet. In jedem Fall ist überschüssige Leitung in der Schleife abgeschnitten. Diese Schaltungsverbindungen der verschiedenen Schleifen bilden die Verbindung der Lese-Inhibit-Leitungen mit den keine Speicherkerne aufweisenden Schaltungen in der Bit-Position, wobei die Lese-Inhibit-Leitungen auf beiden Seiten wenigstens einer der Schleifen induktiv mit den magnetischen Speicherkernen gekoppelt sind. Da die entsprechenden fünf Schleifen der Lese-Inhibit-Leitungen S2A und S2A an entsprechenden räumlichen Stellen in der Bit-Position auftreten, ist die elektrische Leitungslänge zwischen entsprechenden benachbarten Paaren von Schleifen gleich. Das bedeutet, daß der elektrische Abstand zwischen der ersten und zweiten Schleife der Leitung S 2A gleich dem elektrischen Absland zwischen der ersten und zweiten Schleife der Leitung S2Ä ist. Darüber hinaus sind bei dieser Ausführungsform die Schleifen längs jeder Lese-Inhibit-Leitung gleich beabstandet, so daß der elektrische Abstand zwischen der ersten und zweiten Schleife gleich dem elektrischen Abstand zwischen der zweiten und dritten Schleife jeder Lese-Inhibit-Leitung ist.

Wie F i g. 3 zeigt, ist jeder Lötanschluß 34, 36,38 und 40 elektrisch mit einem Beam-Lead-Anschluß 42 und einem diskreten Bauelementanschluß 44 verbunden, welcher so geformt ist, daß er zwei diskrete Bauclcmcntanschlüssc aufnehmen kann. Bei einer bevorzugten Schaltungsiuisführung ist ein Beam-Lead-Anschluß 46 eines Halbleiter-Chips 48 mit eineir Bcam-Lcad-Anschluß 42 des Löinnschlusscs 34 und eil zweiter Bcam-Lcad-Anschluß 50 des Chips 48 mit deiv Beam-Lcnd-Anschluß 42 des Lötanschlusses 36 vcrbuiv ^ss den. Der Chip 48 ist eine integrierte Schaltung, welche ein Pour von antiparnllcl geschalteten Schottky-Diotlei mit geringer Kapazitllt enthüll, welche clektrisel /wischen die Bcnm-Lead-Anschlüssc 46 und 50 geschal tel sind. Ein Diodenpaar ist dann antipiirallel geschultei wenn die Anode jeder Diode mit der Kathode de anderen Diode verbunden ist.

Beam-Lcad-Chips mit Schottky-Diode!! sind von de !•"irma Hewlett-Packard kommerziell erhältlich, wobt die SperrsehichtkapazittUcn unter 2 Picofarad bis zu Picofarad, die Schwcllwcrl-Durchlaß-Vorspannung bei 200Millivolt für I Milliampere und die Minorität? Irltgcr-Lebensdauer bei lOOPicosekunden liegt. Dies Soholtky-Diodcri leiten an ihnen auftretende i

komponenten, deren Spannung über dem Durchlaß-Schwellwert von 200 Millivolt liegt. Weiterhin bilden diese Dioden auf Grund der kleinen parametrischen Sperrschichtkapazität eine Impedanz, welche für die Hauptfrequenzkomponenten der Differenz-Rausch-Signale überwiegend ohmisch ist. Die Schottky-Dioden bewirken daher lediglich eine sehr kleine Strom-Spannungs-Phasenverschiebung für die an ihnen stehenden Hauptfrequenzkomponenten der Differenzsignale. Frequenzkomponenten der Differenzsignale, welche ausreichend hoch liegen, so daß die Schottky-Dioden überwiegend einen Blindwiderstand darstellen, werden weit schneller gedämpft und haben daher keinen ins Gewicht fallenden Einfluß auf die Lese-Inhibit-Freiwerdezeit.

Gemäß einer anderen Ausführungsform können Paare diskreter Schottky-Dioden antiparallel zwischen Paare von diskreten Bauelementanschlüsseri 44 geschaltet werden, wie dies für die Lötanschlüsse 38 und 40 dargestellt ist. Eine erste Schottky-Diode 52 ist dabei so geschaltet, daß sie Strom vom Lötanschluß 38 zum Lötanschluß 40 leitet, während eine zweite Schottky-Diode 54 so geschaltet ist, daß sie Strom vom Lötanschluß 40 zum Lötanschluß 38 führt. Es ist nicht erforderlich, Beam-Lead-Schallungen und diskrete Schaltungen zusammen vorzusehen; zwischen jedes Paar von Lötanschlüssen 34,36 oder .18,40 muß lediglich ein Diodenpaar geschaltet werden, so daß entweder die diskreten Anschlüsse 33 oder die Beam-Lead-Anschlüsse 42 entfallen können.

Gemäß einer weiteren Ausführungsform können auch antiparallele Schottky-Diodenpaare, wie beispielsweise Beam-Lead-Paare 48 auf der Vorderseite 14 der gedruckten Schaltungsplatte 12 zwischen benachbarten Bit-Positionen vorgesehen werden. Bei einer Ausführungsform können die Diodenpaare auf dünnen Aluminiumoxid-Substraten 55 montiert werden, die ihrerseits etwa an den Stellen auf der Vorderseite 14 der gedruckten Schaltungsplatte montiert sind, an denen ein Loch 32 vorgesehen ist, wenn die Dioden im oben beschriebenen Sinn auf der Rückseite 16 sitzen. Die K-Treibcrlcitungen laufen dann über die Oberseite des Substrats, auf dem die Dioden montiert sind.

Bei einer etwas abgeänderten AusfUhrungsform nach F i g. 4 kann das Substrat 55 auf einer mit Löchern versehenen Brücke 56 montiert sein, welche ihrerseits auf der Vorderseite 14 der gedruckten Schaltungsplatte 12 montiert ist. Durch diese Brücke 56 verlaufen V-Trcibcrlcitungcn 58, während Lcsc-lnhibit-Lcitungcn 60 an das Substrat 55 auf der Brücke 56 angelötet sind.

F i g. 5 zeigt ein vereinfachtes Schaltbild der Lese-Inhibit-Leitungcn der Bit-Position 2. Das Lcse-Inhibit-Lcilungspaar S2A und SiA ist mit dem Lcseendc an Eingüngc eines Differcnzvcrstilrkers 70 angeschaltet. )edc I llilfle dieser Leitungen llliift vor dem Verbinden zur Mildling einer Inhibit-Klcmmu /durch vier Gruppen von 1000 Kernen. Die Klemme/ ist dabei mit der Kathode einer Isolationsdiode 72 verbunden. Die Anode dieser Diode 72 liegt im einem Widerstand 74 und weiterhin an einer (nicht dargestellten) Inhibit-Stromlicibcrquelle. Einsprechend sind die Lcse-lnhibit-l.ei-Hingen S 2Π und STfB an die Hingänge eines Uitlercn/.vcrstHrkcrs 7b angeschlossen und laufen von ihrer Verbindung zur Bildung einer Inhibit-Klcmme, welche mit der Kathode einer Diode 78 verbunden ist, durch vier Gruppen von I K-Spcichcrkcrnen. Die Anode der Diode 78 ist mit der Inhibit-Stromtreiberquclle, dem Widerstund 74 und der Anode der Diode 72 verbunden.

Die den Dioden 72 und 78 abgewandte Klemme de: Widerstands 74 liegt an Erde.

An den Eingängen der Leseverstärker 70 und 7t liegen identische Abschlußnetzwerke 80 und 82. Da; s Abschlußnetzwerk 80 enthält Dioden 83 und 84 sowie Widerstände 86,88 und 89. Die Anoden 83 und 84 lieger an der Leitung S2A bzw. S2A, während ihre Kathoder an Erde liegen. Die Widerstände 86 und 88 lieger parallel zu den Dioden 83 und 84. Die Dioden 83 und SA

ίο bilden für relativ große Inhibit-S'iröme einen Zweig kleiner Impedanz gegen Erde und schützen der Verstärker dadurch, daß Gleichtaktspannungen auf ihre Durchlaß-Vorspannungen begrenzt werden. Die Widerstände 86, 88 und 89 sind an die Leitungscharakteristik der Lese-Inhibit-Leitungen S2A und S2A angepaßt und bilden soweit wie möglich einen angepaßten Abschluß wodurch für Gleichtaktsignale und zwischen der Lese-Inhibit-Leitungen für Differenzsignale ein Widerstandszweig gebildet wird. Zwischen dem Abschlußnetzwerk 80 und der Eintrittsstelle der Lese-Inhibit-Leitungen S2A und S2A in die Speicherkerne der zweiter Bit-Position liegt ein erstes Paar von antiparallelen Schottky-Dioden 90 und 92, welche räumlich sehr eng benachbart zu den magnetischen Speicherkernen angeordnet sind. Diese Dioden verbinden die ersten Schleifen der beiden Lese-Inhibit-Leitungen. Hinter dem ersten Diodenpaar 90,92 sind die Lese-Inhibit-Leitungen S2A und S2A durch eine Gruppe von Magnetkernen 94 und 96 geführt, welche jeweils einige 1024 Kerne enthalten. Ein zweites Paar von antiparallelen Schottky-Dioden 98 und 100 verbindet die Lcse-Inhibit-Leitungen S2A und S2A zwischen derer zweiten Schleifen, welche zwischen den ersten Grupper von Magnetkernen 94 und 96 und zweiten Gruppen vor jeweis 1024 Speicherkernen 102 und 104 vorgeseher sind. Die Schottky-Dioden 98 und 100 sind räumlich sehi nahe benachbart zu den Magnetkernen der zweiter Bit-Position angeordnet, um die räumliche Länge dei zweiten Schleife und die Gesamtlänge der Lese-lnhibit-Leitungen S2A und S2A zu begrenzen. Da die Lese-Inhibit-Leitungen S2A und S2A mit den magneti sehen Speicherkernen der zweiten Bit-Position aul beiden Seiten der zweiten Schleifcnposition induktiv gekoppelt sind, an der das zweite Paar von antiparalle len Dioden 98 und 100 an die Lese-Inhibit-Leitungcr angekoppelt ist, sind die Schottky-Dioden 98 und 100 irr Kcrnspcicherfcld de zweiten Bit-Position an üquivalcn ten oder symmetrischen Stellen längs des Paars vor Lcse-Inhibit-Leitungen S2A und S2A angekoppelt Wie oben ausgeführt, sollen die antiparallclcn Paare vor Dioden in einer Bit-Position raumlich so nahe wii möglich an der Bit-Position angeordnet sein, wobei sii sich auf der anderen Seite einer druckbaren Schaltungs platte nahe der ihnen zugeordneten Bit-Positioi

v> befinden. Ein drittes Paar von untipiirullclen Schottky Dioden 106 und 108 verbindet die Lcsc-Inhibit-Lcilun gen S2A und SiA an Äquivalenten oder symmetrische! Stellen im Bereich der dritten Schleifen zwischen drittel Gruppen von 1024 Magnetkernen 110 und 112 sowii

Ή) den zweiten Gruppen 102 und 104. Hin viertes Paar voi untipnrnllclcn Schottky-Dioden 114 und 116 verbinde¹ die Lese-Inhibit-Leitungen S2A und 5ϊλ im Bereicl von vierten Schleifen zwischen vierten Gruppen voi 1024 Magnetkernen 1(8 und 120 und den driller

<>■> Gruppen 110 und 112. Hin fünftes Piuir von antiparalle len Schottky-Diode!) 122 und 124 verbindet clic Lese-Inhibit-Leitungen S2A und SJÄ im Bereich voi fünften Schleifen rllumliclt bciiiirhhnrl zur Hit-Poüiiion :

und in enger Nachbarschaft zu deii Kernen 118 und 120.

An Stelle der Anordnung der fünf Paare von antiparallelen Dioden in gleichförmigen Intervallen in der Bit-Position können auch andere Anordnungen der Diodenpaare vorgesehen werden. Beispielsweise kann sich die Anzahl von Speicherkernen in den Gruppen von Kernen zwischen zwei Paaren von antiparallelen Dioden von der Anzahl der Kerne zwischen einem anderen Paar von antiparallelen Dioden unterscheiden.

Weiterhin können auch mehr oder weniger Paare von antiparallelen Dioden längs eines Paares von Lese-Inhibit-Leitungen vorgesehen werden. Es kann beispielsweise wünschenswert sein, das zweite und vierte Paar von Schottky-Dioden entfallen zu lassen, wobei das fünfte Paar von Schottky-Dioden keinen ins Gewicht fallenden Einfluß ausübt, wenn der Inhibit-Anschluß, an dem die beiden Lese-Inhibit-Leitungshälften S2A, S2A und S2B, S2Bmiteinander verbunden sind, sehr nahe an der Anpassungsstelle liegen. Experimente haben gezeigt, daß eine zusätzliche Reduzierung der Lese-Inhibit-Freiwerdezeit durch Verwendung eines zusätzlichen Paars von Dioden weniger bedeutend ist, wenn die Anzahl von Speicherkernen und die Länge der Lese-Inhibit-Leitung zwischen benachbarten Paaren von Schottky-Dioden reduziert wird. Für jede Speicherkonfiguration muß festgelegt werden, von welchem Punkt an sukzessiv kleiner werdende Verbesserungen der Lese-Inhibit-Freiwerdezeit die Einfügung von weiteren antiparallelen Paaren von Dioden nicht mehr rechtfertigen.

Während des Schreibzyklus liefert ein Inhibit-Treiber den vierfachen Wert des erforderlichen Inhibit-Stroms in die Lese-Inhibit-Leitungen jeder Bit-Position, in die eine Null eingeschrieben werden soll. Dieser Strom teilt sich auf den doppelten erforderlichen Inhibit-Strom durch die Isolationsdioden 72 und 78 und sodann auf den Inhibit-Strom, welcher durch die Lese-Inhibit-Leitungen S 2 A, 3T2Ä S2B und 5ΤΓΒ fließt. Da die Abfallzeit der lnhibit-Ströme bei Beendigung eines Lese-Schreibzyklus sehr groß sein muß, um einen wirksamen Speicherbetrieb sicherzustellen, ist diese Abfallzeit klein in bezug auf die Ausbreitungszeit längs der Lese-Inhibit-Leitungen. Es wird dabei auf jeder der Leitungen ein Spannungsimpuls induziert, welcher zum Leseende hin weiterläuft. Da diese Spannungsimpulse etwa gleich sind, führen Differenzen in den körperlichen und elektrischen Eigenschaften der Leitungen und der lnformationszustände der Speicherkerne zu Differenzspannungsimpulsen zwischen den Lese-Inhibit-Leitungspaaren, welche im Vergleich zu den Differenzschaltsignalen LJ1 von beträchtlicher Größe sind. Wenn diese Impulse die Abschlußnetzwerke 80 und 82 der Lese-Inhibit-Leitungen erreichen, werden sie durch diese Netzwerke in einem wesentlichen Maß absorbiert. Da es jedoch unmöglich ist, eine perfekte Impedanzanpassung zwischen den Anpassungsnetzwerken 80 und 82 und den Lese-Inhibit-Leitungen S2A, S2A und S2B, S2B sicherzustellen, wird ein Teil des Differenzimpulses (und auch alle Gleichtaktimpulse) über die Lese-Inhibit-Leitungen zum Treiberende dieser Leitungen zurückreflektiert. Wenn diese Impulse am Treiberende ankommen, an dem zwei Lese-Inhibit-Leitungen miteinander verbunden sind, treffen die Differenzimpulse auf einen Kurzschluß und werden mit sehr geringer Dämpfung zum Leseende zurückreflektiert, wo sie nach einer Dämpfung durch das Abschlußnetzwerk erneut reflektiert werden. Wenn diese Differenzimpulse über die Lese-Inhibit-Leitungen laufen, bilden die Paare von antiparallelen SchoUky-Dioden Kurzschlüsse für Differenzspannungen, welche über den Durchlaß-Vorspannungen der Dioden liegen. Daher werden diese Impulse mit größeren Spannungen beim Auftreffen auf ein Diodenpaar reflektiert, bevor sie das Ende einer Lese-Inhibit-Leitung erreichen. Diese frühe Reflexion führt dazu, daß die Spannungsimpulse auf den Lese-Inhibit-Leitungen mit einer höheren Frequenz auftreten, bei der sie schneller gedämpft werden, weil die Energie durch die magnetischen Speicherkerne selbst absorbiert wird.

Ersichtlich müssen 16 K-Bit-Positionen nicht so mi; den Lese-Inhibit-Leitungen beschaltet werden, als wenn sie zwei 8-K-Bit-Positionen wären. Wie speziell Fig.2 zeigt, treien die Leseenden der Lese-lnhibit-Leiiungen S2B und S2B aus der zweiten Bit-Position nahe an den lnhibit-Enden der Lese-Inhibit-Leitungen 524 und S2A aus. Lediglich durch Verbinden des Leseendes der Leitung S2B mit dem Inhibit-Ende der Leitung S2A und des Leseendes der Leitung S2B mit dem Inhibit-Ende der Leitung S2A kann die doppelte 8-K-Lese-Inhil't-Leitungsanordnung in eine einzige 16-K-Lese-Inhibit-Leitungsanordnung transformiert werden. Bei einer derartigen Ausführungsform können das Abschlußnetzwerk 82 und der Verstärker 78 entlallen. Darüber hinaus muß dann die Inhibit-Treiberstromquelle lediglich den doppelten Inhibit-Strom liefern, da dieser lediglich einmal beim Eintritt in die Lese-Inhibit-Leitungen geteilt wird.

Die effektive Reduzierung der Lese-Inhibit-Freiwerdezeit, welche durch die Beschallung der Lese-Inhibit-Leitungen in einer Bit-Position erzielbar ist, wird an Hand der F i g. 6 und 7 näher erläutert.

Die in diesen Figuren aufgetragenen Signale gelten für einen in konventioneller Weise betriebenen 16-K-Drei-D-Dreidrahtkernspeicher. Fig.6 zeigt Signale bei fehlender innerer Kompensation, während Fig.7 Signale zeigt, die bei einer Beschallung der Lese-Inhibit-Leitungspaare durch drei Paare von antiparallelen Schottky-Dioden mit einer Durchlaß-Vorspannung von etwa 200 Millivolt auftreten. Ein Diodenpaar ist dabei jeweils an einem Ende der Lese-Inhibit-Leitungen nahe den magnetischen Speicherkernen angeschaltet, während das dritte Paar etwa in der Mitte zwischen den anderen beiden Paaren angeschlossen ist, wobei jeweils die Hälfte der Speicherkerne in der Bit-Position mit den Lese-Inhibit-Leitungen auf jeweils einer Seite dieses Paares gekoppelt ist.

Gemäß F i g. 6 werden die Lese-Inhibit-Leitungen mit einem Inhibit-Strom von 240 Milliampere für eine ausreichende Zeitdauer gespeist, um einen nahezu stationären Zustand zu erhalten (Kurve 150). Im Zeitpunkt -100 Nanosekunden wird der Inhibit-Strom abgeschaltet, wobei er in einem Abfallintervall von 100 Nanosekunden um 2,4 Milliampere pro Nanosekunde abnimmt. Zum Zeitpunkt Null hat der Inhibit-Strom daher den Wert Null angenommen. Etwa in der Mitte des Abfallzeitintervalls sitzt die Inhibit-Stromkurve in einem Punkt 152 eines Plateaus. Dieses Plateau entsteht durch einen hochenergetischen Gleichtaktimpuls, welcher am Leseende der Lese-Inhibit-Leitungen ankommt und zum Inhibit-Ende zurückreflektiert wird, wodurch ein Strom im Inhibit-Treiber enisiehi. Die auf den Lese-Inhibit-Leitungen am Leseende entstehende Differenzspannung ist für zwei verschiedene Amplitudenwerte auf zwei verschiedenen Horizontalachsen dargestellt. Eine Kurve 154 stellt die Differenzsignale mit

einer Verstärkung von 200 Millivolt pro Teilung dar, während eine Kurve 156 die Differenzsignale mit einer Verstärkung von 5 Millivolt pro Teilung darstellt. Die Kurve 154 zeigt, daß auf din Lese-Inhibit-Leitungen hochfrequente Differenzspannungsimpulse mit großer Amplitude entstehen, wenn di;r Inhibit-Strom zu fallen beginnt. Da das Ausgangsspannungssignal beim Schalten eines Kerns vom Magnetisierungszustand 1 in den Magnetisierungszustand 0 während eines nachfolgenden Lesezyklus eine Spitzenamplitude von lediglich 40 Millivolt besitzt, kann der nachfolgende Lesezyklus so lange nicht stattfinden, bis die Differenzspannungsimpulse auf den Lese-Inhibit-Leitungen auf einen Spitzenwert von 5 Millivolt oder weniger gedämpft sind. Die Kurve 156 zeigt, daß etwa 340 Nanosekunden erforderlich sind, bis diese Spannungsimpulse nach dem Abschalten des lnhibitstroms auf diesen Wert gedämpft sind.

Die Kurve zeigt weiterhin, daß etwas weniger als 100 Nanosekunden erforderlich sind, damit zwei aufeinanderfolgende Spitzen der Differenzspannungsimpulse auftreten können. Diese Impulse besitzen daher eine Frequenz von etwas mehr als 20 MHz.

F i g. 7 zeigt, daß das Vorhandensein der antiparallelen Diodenpaare einen wesentlichen Einfluß auf die an den Leseenden der Lese-Inhibit-Leitungen auftretenden Differenzimpulse hat. Eine Kurve 160 für die Dil'ferenzspannungen mit einer Verstärkung von 200 Millivolt pro Teilung zeigt, daß hochfrequente Oszillationen stark gedämpft werden. Beim Abschalten des Inhibit-Stroms

S entsteht ein negativer Spannungsimpuls mit großer Amplitude, welcher jedoch schnell gedämpft wird. Eine Kurve 162 für die Differenzspannung mit einer Verstärkung von 5 Millivolt Teilung zeigt, daß lediglich etwa 190 Nanosekunden erforderlich sind, um das

ίο Differenzspannungssignal unter einen Spitzenwert von 5 Millivolt zu dämpfen, wenn antiparallele Pt.are von Schottky-Dioden an die Lese-Inhibit-Leitungen angeschaltet sind. Dies sind 150 Nanosekunden weniger für die Dämpfung als in dem Fall, in dem keine Schottky-Dioden vorhanden sind. Weiterhin ist aus der Kurve 162 ersichtlich, daß sich die Frequenz der impulsförmigen Spannungsoszillationen auf etwa 40MHz nahezu verdoppelt hat. Dies ist einer Verkürzung der Leitungsstrecke zwischen Stoßstellen auf dem Lese-Inhibitleitungspaar um etwa die Hälfte äquivalent. Das Vorhandensein der Stoßstellen führt also zur Erzeugung von höherfrequenten Harmonischen, welcher durch die magnetischen Speicherkerne schneller absorbiert werden und keine Größen erreichen können, bei denen die ausgelesenen Differenzsignale beträchtlich beeinflußt werden.

Hierzu 4 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Magnetkernspeicher mit wenigstens einer Ebene von magnetischen Speicherkernen, die durch entsprechende Führung von Zeilen- und Spaltentreiberleitungen in eine vorgegebene Anzahl von jeweils eine Bit-Position definierenden Speicherkernfeldern zusammengefaßt sind, mit wenigstens einem Lese-Inhibit-Leitungspae>r pro Bit-Position, von dem jeweils eine Lese-Inhibit-Leitung mit jeweils einem Teil der Speicherkerne der Bit-Positionen induktiv gekoppelt ist, und mit wenigstens einer an das Lese-Inhibit-Leitungspaar angekoppelten Schwellwertschaltung zur Unterdrückung von im Speicher-Lesezyklus auftretenden Störsignalen, unabhängig von deren Polarität, dadurch gekennzeichnet, daß die die Störsignale unterdrückende Schwellwertschaltung (52, 54) derart an das Lese-Inhibit-Leitungspaar (beispielsweise SZA, SZA) angekoppelt ist, daß auf beiden Seiten der Ankopplungsstelle Speicherkerne (20) liegen und daß die Schwellwertschaltung (52,54) für auf dem Lese-Inhibit-Leitungspaar (beispielsweise SZA, SZA) auftretende hochfrequente Signale, deren Größe über dem Schwellwert liegt, eine Leitungsstoßstelle bildet, während sie Signale, deren Größe kleiner als der Schwellwert ist,- minimal beeinflußt.

2. Magnetkernspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Schwellwertschaltung (52, 54) ein Paar von antiparallel geschalteten Schottky-Dioden enthält.

3. Magnetkernspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Schottky-Dioden (52, 54) eine kleine Serienkapazität von nicht mehr als drei Picofarad und insbesondere von weniger als zwei Picofarad besitzen.

4. Magnetkernspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Schwellspannung der Schottky-Dioden (52,54) klein, vorzugsweise nicht größer als etwa 200 Millivolt und insbesondere wenigstens gleich 20 Millivolt ist.

5. Magnetkernspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß mehrere Schwellwertschaltungen (90, 92; 98, 100; tO6, 108; 122, 124) über das Lese-Inhibit-Leitungspaar (SZA, SZA) verteilt zwischen Speicherkerngruppen (94,96; 102, 104; 110, 112; 118,120) zwischen die Leitungen des Lese-Inhibit-Leitungspaars gekoppelt sind.