DE2461091A1 - Sende- und empfangsgeraet zur ueberwachung von ereignissen - Google Patents

Description

Sende- und. Empfangsgerät zur Überwachung von Ereignissen

Die Erfindung betrifft ein Sende- und Empfangsgerät zur Überwachung von Ereignissen, insbesondere ein Gerät, das eine Vielzahl unabhängiger Ereignisse erzeugender Systeme überwacht, die überwachten Daten in einem aus einer Anzahl von Modi speichert und die Speicherdaten auf Befehl einer entfernten Abfragestation an diese sendet.

Zur Erläuterung soll die Erfindung am Ausführungsbeispiel eines automatischen Verkehrsüberwachungs-Ein/Ausgabegeräts beschrieben und dargestellt werden, das dazu dient, Fernsprechverkehrsdaten an sogenannten PBX-Fernsprech-Vermittlungsstellen automatisch zu sammeln. Das Ein/Ausgabegerät ist räumlich klein und in der Vermittlungsstelle angeordnet, wobei die Daten gewöhlich, wenn auch nicht notwendigerweise, während der Tagesstunden gesammelt werden und das System im Betrieb bei verkehrsfreien Stunden durch ein entferntes Computer-Steuercenter oder einen entfernten Empfänger/ Fernsehreib-Umsetzer abgefragt wird.

Bei den überwachten Verkehrsdaten mag es sich beispielsweise um die Anzahl von Gesprächen auf einem bestimmten Strang oder einer Stranggruppe handeln, um die Anzahl von Malen bzw. die Häufigkeit, daß sämtliche Stränge belegt waren, um die Häufigkeit mit der ein Anrufsucher belegt ist, oder um ein sonstiges "Ereignis",

509831/0525

soweit es von einem bestimmten Ausrüstungsteil überwacht wird, der ein Signal zur Aufzeichnung durch das Ein/Ausgäbegerät erzeugt. Bisher werden derartige Verkehrsdaten normalerweise vielleicht einmal pro Jahr durch das Personal des Fernsprechunternehmens bestimmt, das dabei die einzelnen Vermittlungsstellen aufsucht und die darin enthaltenen mechanischen Zähler abliest. Dies stellt jedoch .eine sehr ungenaue Methode der Datenerfassung dar, da nur kumulative Zählwerte erzielt werden können und da keine Möglichkeit besteht, das zeitliche Auftreten starker und schwacher Verkehrszustände zu ermitteln oder festzustellen, ob und um wieviel ein bestimmter Zählwert die Zählerkapazität überschritten hat.

Kurz gesagt, arbeitet das hier erläuterte Ausführungsbeispiel eines erfindungsgemäßen Ein/Ausgabegeräts mit einem Zeitmultiplexer zur Überwachung des Verkehrs auf höchstens 16 Eingangsleitungen, wobei die Informationen aus einer Parallelform in eine serielle Form umgesetzt werden; es wird jedoch darauf hingewiesen, daß ebenso gut jede beliebige Anzahl von Leitungen auf diese Art und Weise überwacht werden könnte . Das Ein/Ausgabegerät speichert die Zähldaten für jede einzelne Eingangsleitung in einem 16-Bit-Wort, dessen letzte 14 Bits die Zähldaten in binärer Form enthalten, während die beiden ersten Bits Steuerbits darstellen. Das dargestellte Ein/Ausgabegerät für 16 Leitungen arbeitet also mit einer 16-Wort-Nachricht in serieller Form und sendet bei Abfrage durch das Steuercenter die akkumulierten Zähldaten über eine Fernsprechleitung als serielle 256-Bit-Nachricht mit 16 sequentiellen 16-Bit-Wörtern, wobei die gesamte 256-Bit-Nachricht wiederholt bis zur Beendigung durch das abfragende Steuercenter gesendet wird. Der 14-Bit-Datenzählwert vermittelt eine Leitungs-Zählkapazität von 16.383. Durch Erhöhung der Anzahl von Bits pro Wort und entsprechend erforderliche Modifizierung der System-Zeitsteuerung läßt sich bei Bedarf auch eine höhere Zählkapazität erzielen.

Das Ein/Ausgabegerät weist zwei serielle Schieberegister-Speicher· mit je 256 Bit auf, von denen eines ein Zählregister und das andere ein Speicherregister ist. Das Zählregister bildet den aktiven Speicher, der die Zahl der Ereignisse, so wie sie auftreten, speichert, während das Speicherregister die Daten periodisch aus dem Zählregister übernimmt und zur Aussendung festhält. Die Daten

509831/0525

in den beiden Registern sind als 16 serielle Registerwörter mit je 16 Bit gruppiert. Jedes 16-Bit-Wort enthält dabei die Anzahl an Ereignissen für jeweils eine der Eingangsleitungen.

Das Ein/Ausgabegerät ist in der Lage, in einem von zwei Modi, nämlich im Kumulativmodus oder im Maximalmodus, zuarbeiten. Im Kumulativmodus werden bei Abfrage die gesamten akkumulierten Zählwerte für die einzelnen Eingangsleitungen gesendet, während im Maximalmodus das Ein/Ausgäbegerät für die einzelnen Leitungen jeweils nur den höchsten Zählwert speichert und sendet, der während aufeinanderfolgenden Zeitintervallen gewählter Länge, etwa innerhalb einer Stunde oder einer halben Stunde, auf der jeweiligen Leitung auftritt. In beiden Modi werden die Daten von dem Zählregister einmal pro Sekunde an einen Komparator übertragen, Bei dieser Übertragung wird ein VergMch der Daten in den Zählregister-Wörtern mit denen in den entsprechenden Speicherregister-Wörtern durchgeführt und der jeweils höhere Zählwert im Speicherregister festgehalten. Ankommende Daten werden weiterhin empfangen, und entsprechend werden die Zählwerte in dem Zählregister selbst während der Datenübertragung erhöht. Da die Übertragungszeit für sämtliche 16 Leitungen bzw. 256 Bits nur 12 msec beträgt, ist die Datenverzerrung vernachlässigbar. Im Maximal-Lesemodus wird ein interner Zeitgeber auf Stunden- oder Halbstunden-Intervalle eingestellt. Dabei werden in dem Zählregister Daten über eine bzw. eine halbe Stunde akkumuliert, und am Ende des Zeitintervalls wird das Zählregister gelöscht und für die Oatenakkumulierung über die nächste Zeitperiode gestartet.

Es ist dafür gesorgt, daß einer der Eingangskreise des Ein/Ausgabegeräts, der normalerweise eine Eingangsleitung überwacht, zur Zählung der verstrichenen Überwachungszeit in Minuten verwendet werden kann. Falls ferner eine Eingangsleitung an ein Verkehrsbenützungs-Abtastgerät angeschlossen ist, wird von dem Ein/ Ausgabegerät ein entsprechender Äbtastimpuls erzeugt, um das Abtastgerät zu aktivieren, so daß es die von ihm überwachten Daten an das Ein/Ausgabegerät zurück überträgt. Sobald das Ein/ Ausgabegerät an die Vermittlungsstelle angeschlossen ist, sind außer dem Einschalten keine weiteren Bearbeitungsvorgänge zu er-

60983 1/062S

ledigen. Das Ein/Ausgabegerät arbeitet dann automatisch, wobei das Auslesen der Daten und das anschließende Starten oder Löschen der Register und' Zähler durch die entfernte Abfrageeinheit gesteuert werden. Soll das Ein/Ausgabegerät aus irgendeinem Grund örtlich neu gestartet werden, so werden durch Abschalten und anschließendes Wiedereinschalten der Leistung sämtliche Register und Zähler auf Null gelöscht.

Ein Hauptziel der Erfindung besteht darin, ein neuartiges Sende- und Empfangsgerät zu schaffen, das eine Vielzahl von unabhängigen Ereignisse erzeugenden Systemen überwacht, die überwachten Daten in einem aus einer Anzahl von Modi speichert und die Speicherdaten auf Befehl einer entfernten Abfragequelle an diese sendet.

Ziel der Erfindung ist es weiterhin, ein neuartiges Gerät zur Überwachung von Ereignissen zu schaffen, bei dem ein Zählwert der überwachten Ereignisse in einem Zählregister kontinuierlich akkumuliert und zur vorgewählten Zeiten mit Zähldaten in einem Speicherregister verglichen wird, wobei der höhere der beiden Zählwerte in dem Speicherrregister festgehalten wird. Gemäß einer bevorzugten Ausführungsform der Erfindung soll dabei das Zählregister gelöscht und zur Akkumulierung während der nächsten Zeitperiode zwischen den vorgewählten Vergleichs-Zeiten vorbereitet werden.

Ziel der Erfindung ist es weiterhin, ein neuartiges Gerät zur Überwachung von Ereignissen zu schaffen, bei dem Einrichtungen vorgesehen sind, aufgrund deren eine entfernte Abfragequelle sämtliche Zähler und Register in dem Gerät zu jedem beliebigen Zeitpunkt löschen kann.

Weiterhin ist es Ziel der Erfindung, ein neuartiges Gerät zur Überwachung von Ereignissen zu schaffen, bei dem Daten von einer Vielzahl von gleichzeitig überwachten Quellen über einen Parallel/Serien-Multiplexumsetzer in das Gerät eingelesen werden, wobei die Datenverarbeitungseinrichtungen des Gerätes ein Datenling»nfseifnal in stri«ll»r BinArfor« auf einer ersten Nach-

!•••if/0S2S

richten-Folgefrequenz erhalten, und bei dem die verarbeiteten Daten mit einer zweiten niedrigeren Nachrichten-Folgefrequenz aus dem Gerät ausgelesen und an eine Abfragequelle gesendet werden.

Die Erfindung soll in der nachstehenden Beschreibung eines bevorzugten Ausführungsbeispiels anhand der Zeichnungen näher erläutert werden. In den Zeichnungen zeigen

Fig.. 1 ein funktionelles Gesamtblockschaltbild eines erfindungsgemäßen Gerätes;

Fig. 2 ein stärker detailliertes logisches Schaltbild für den Funktionsblock 22 der Zeitsteuerung und den Funktionsblock 33 der Übertragungssteuerung gemäß Fig. 1;

Fig. 3A und 3B» wobei diese beiden Figuren gemäß Fig. 3

zusammengehören, ein' Zeitdiagramm für den Ei'ngabe-Puffer-Multiplexbetrieb zur Veranschaulichung der Parallel/Serien-Datenumsetzung;

Fig. 4 ein stärker detailliertes Schaltbild für die Funktionsblöccke 24 und 26 des Addierers bzw. des Zählregisters nach Fig. 1;

Fig. 5 ein Zeitdiagramm für einen Vielfach-Abtastzyklus

zur Veranschaulichung von drei Arten von Signalzuständen an drei verschiedenen Eingabe-Pufferleitungen;

Fig. 6 ein Zeitdiagramm zur Veranschaulichung der Folge beim Hinzufügen eines Zählwerts auf der Eingangsleitung 2;

Fig. 7 ein detailliertes logisches Schaltbild für den · / gesamten Addierer 24;

Fig. 8 ein stärker detailliertes logisches Schaltbild ' für die Funktionsblöcke 29 und 31 des Komparators bzw. des Speicherregisters nach Fig. 1;

Fig. 9 ein Zeitdiagramm zur VeranschauliGhung des Daten-Übertragungsvorgangs unter Benützung der Zähl- und Speicherregister sowie des logischen Diagramms nach Fig. 6;

SÖ9831/Ö52S

Fig. 10 ein stärker detailliertes logisches Schaltbild für den Funktionsblock 37 der Ausgangsdatensteuerung nach Fig. 1; und

Fig. 11A und 11B, wobei diese beiden Figuren gemäß Fig. 11 zusammengehören, ein Zeitdiagramm zur Veranschaulichung des Vorgangs der Ausgangsdatenübertragung unter Steuerung einer entfernten Abfragequelle.

Zum besseren Verständnis der Erfindung soll zunächst die Arbeitsweise des Gerätes insgesamt und danach erst die einzelnen Einrichtungen zur Ausführung der verschiedenen sequentiellen Vorgänge betrachtet werden. Dazu wird das in den Zeichnungen dargestellte Ausführungsbeispiel in den folgenden Abschnitten beschrieben:

Allgemeine Beschreibung - Fig. 1 Zeitsteuerung und Eingabe-Puffer-Multiplexbetrieb -.Fig. 2, Ermittlung von Ereignissen und Zählwerterhöhung - Fig. 4...7 Datenübertragung vom Zählregister zum Speicherregister - Fig. 8, 9

Ausgabe-Datenübertragung - Fig. 10, 8, 11

Wie in dem funktioneilen Blockschaltbild nach ^Fig. 1 gezeigt, sind bis zu sechzehn Eingangsleitungen über einen Pegelangleicher 21 an einen Eingabepuffer 20 des Ein/Ausgabegeräts angeschlossen, wobei der Angleicher 21 dazu dient, den Pegel der Eingangsleitungen derart zu ändern, daß er mit den Schaltkreisen des Ein/Ausgabegeräts kompatibel wird. Dem Eingabepuffer 20, bei dem es sich um einen Parallel/Serien-Zeitmultiplexer handelt, wird über eine als Leitung 23 bezeichnete Gruppe von vier Leitern von einer Zeitsteuerung 22 eine Folge von Wortzahl-Tastimpulsen zugeführt, die binärcodiert sind und zyklisch aufeinanderfolgende Zahlen von Null bis fünfzehn entsprechend der Pulscodierung auf den vier Leitern erzeugen. Der IDingabepuffer decodiert den Zählwert und wählt sequentiell aufeinanderfolgende Eingangsleitungen an, wobei die einzelnen Leitungen dem Wort mit der

S09831/0S2S

2481091

gleichen Zahl in dem Tastzyklus des Ein/Ausgabegeräts entsprechend und die Signale auf diesen Leitungen durch den Eingabepuffer hindurch auf eine Dateneingangsleitung 25 gesteuert und als ein einzelnes serielles Dateneingangssignal DA einem Addierer 24 zugeführt werden.

Weist das Dateneingangssignal für irgendeine Eingangsleitung über zwei oder mehr aufeinanderfolgende Tastzyklusimpulse für ein und dieselbe Eingangsleitung Daten und dann über zwei oder mehr aufeinanderfolgende Tastzyklusimpulse für dieselbe Eingangsleitung keine Daten mehr auf, so erhöht der Addierer 24 den Zählwert für diese Leitung um eins. Ein Tastzyklus des Ein/Ausgabegeräts beträgt in dem hier erläuterten Fall sechzehn Wort-" zeiten, so daß die zum Addieren eines Zählwerts zum Zählregister erforderliche Mindestzeit für eine beliebige spezielle Eingangsleitung 3 x 16 oder 48 Wortzeiten beträgt. Die Zählwerte für jede einzelne Leitung werden in dem Zählregister 26 gespeichert und über die Eingangs- und Ausgangsleitungen 27 bzw. 28 des Zählregisters kontinuierlich und zyklisch durch den Addierer 24 geleitet.

Die Zählwerte der Bits 00 und 01 aus der Zeitsteuerung 22 werden über eine Leitung 30 dem Addierer 24 und einem Komparator 29 zugeführt, um Steuer- und Zeitsteuerfunktionen zur Erkennung der EingangsSignaldauer durchzuführen sowie Anfang und Ende jedes der sechzehn 16-Bit-Zeilenregister des Zählregisters 26 und eines Speicherregisters 31 zu markieren. Zeitsteuer-Taktimpulse c und c aus der Zeitsteuerung 22 werden dem Addierer 24, dem Zählregister 26, dem Komparator 29 und dem Speicherregister 31 über eine Leitung 32 zugeführt.

Wort- und Bit-Zählimpulse, ein Zeitsteuerimpuls DT für ein Intervall von 1 see sowie ein Taktimpuls c von 22 KHz werden von der Zeitsteuerung 22 einer Übertragungs-Steuerung 33 über Leitungen 34, 35 und 36 zugeführt und bewirken dort die zyklische Erzeugung eines Signals TCS pro Sekunde, sofern diese Signalerzeugung nicht

SÖSI31/052S

durch ein von einer Datenausgangssteuerung 37 über eine Leitung 38 empfangenes TCS-Sperrsignal verhindert wird. Das TCS-Signal wird der Datenausgangssteuerung 37 über eine Leitung 39 zugeführt und verhindert dort, solange es vorhanden ist, den Beginn einer Datenauslesung aus dem Speicherregister 31. Gleichzeitig wird das TCS-Signal dem Komparator 29 und dem Speicherregister 31 über eine Leitung 40 zugeführt und ermöglicht dort die Übertragung der Daten aus dem Zählregister 26 über eine Leitung 41 sowie der Daten aus dem Speicherregister 31 über eine Leitung 42 an den Komparator 29.

Der Komparator 29 nimmt die seriellen Daten von beiden .Registern auf und vergleicht die Größe der Zählwerte in jedem 16-Bit-Zeilenregister, wobei die Bits gleichzeitig in zwei 16-Bit-Pufferregistern 43 und 44 gespeichert werden. Die Daten aus dem Pufferregister mit dem höheren Zählwert werden dann in das. Speicherregister übertragen. Nachdem 256 Bits aus den Zähl- und Speicherregistern übertragen und miteinander verglichen worden sind, bleibt das TCS-Signal über eine weitere Periode von 16-Bit bestehen, um die Übertragung der letzten 16 Bits desjenigen Pufferregisters 43 oder 44 in das Speicherregister 31 zu gestatten, das gemäß dem Vergleich einen höheren Wert hat.

Das TCS-Sperrsignal von der Datenausgangssteuerung 37 bildet gleichzeitig ein Zyklussignal, das über eine Leitung 45 dem Speicherregister 31 zugeführt wird und bewirkt, daß die Daten des Speicherregisters 31 über eine Leitung 46 während einer Datenauslesung an die Abfragequelle zyklisch geleitet wird, wobbei während dieser Zeit keine Datenübertragung vom Zählregister zum Speicherregister stattfindet, weil das TCS-Signal gesperrt ist. Die Aussendung von Daten von dem Ein/Ausgäbegerät an eine Fernsprechleitung 47 wird, wenn ein Anruf von der Abfragequelle abgeschlossen ist, durch eine DatenZugriffseinrichtung 48 aktiviert, bei der es sich um eine Einrichtung der Firma Western Electric, Typ Nr. 1Q01A, handeln mag.

509031/0525

Empfängt die Datenzugriffseinrichtung 48 ein externes Rufsignal auf der Fernsprechleitung 47, so schließt sie die Fernsprechschleife dadurch, daß die Leitung 47 über .eine Leitung 50 an eine Modem- und Koppeleinheit 49 angeschlossen wird. Die Modemeinheit 49 bildet einen Modulator/Demodulator, bei dem es sich typischerweise um einen Demodulator der Bezeichnung VADIC 81054-11 und einen Modulator der Bezeichnung 80004-11 handeln mag, und der bei Anschluß an die Fernsprechleitung 47 über die Datenzugriffseinrichtung 48 eine Gruppe von Signalen erzeugt, wie sie in den Normen RS-232-B der EIA (Electronic Industries Association) für eine Koppeleinheit zwischen Datenverarbeitungs-Ein/Ausgabeeinrichtungen und Datenverbindungseinrichtungen angegeben ist. Diese Signale sind in dem Blockschaltbild der Fig. 1 als Dateneingang (BB) und Träger (CF) bezeichnet und bilden die Steuereingangssignale auf einer Leitung

51 für die Datenausgangssteuerung 37. Das mit BA bezeichnete Ausgangssignal des Ein/Ausgabegeräts auf einer Ausgangsleitung

52 wird durch die Modemeinheit 49 und die Datenzugriffseinrichtung 48 der Fernsprechleitung 47 zugeführt*

Verlangt die Abfragequelle eine Datenaussendung von dem Ein/Ausgabegerät, so erzeugt sie auf der Leitung 47 eine Markierungsfrequenz, die in der Modemeinheit 49 erkannt wird, und aufgrund der der Datenausgangssteuerung 47 die Signale Dateneingang (BB) und Träger (CF) zugeführt werden. Die Datenausgangssteuerung beginnt die Ausgangsfolge, indem zunächst während einer Periode von 256 Bits über eine Leitung 53 auf der Datenausgangsleitung 52 ein Markierungspegel gesendet wird, woraufhin im Anschluß an die Markierungsperiode die 256-Bit-Ausgangsnachricht vom Speicher 31A des Speicherregisters über eine Datenausgangsleitung 54 , folgt. Die Auslesung der Daten aus dem Speicherregister 31 wird durch ein Datenausgangs-Steuersignal bewirkt, das dem Speicherregister von der Datenausgangssteuerung 37 über eine Leitung 55 zugeführt wird. Bei diesem Datenausgangs-Steuersignal handelt es sich um ein aus der Zeitsteuerung 22. stammendes Taktsignal mit 110 Hz, das der Datenausgangssteuerung über eine Leitung 56

If 6 40 Ά1

zugeführt und selektiv zum Speicherregister durchgesteuert wird. Die Folgefrequenz der Datenaussendung beträgt demgemäß 110 Baud, was natürlich im Vergleich zu der internen Taktfolgefrequenz von 22 KHz in dem Ein/Ausgabegerät außerordentlich langsam ist. Gleichzeitig werden auch die Daten des Speicherregisters durch das Zyklussignal auf der Leitung 45 zyklisch weitergeleitet, so daß die Daten beibehalten werden, bis ein Löschsignal erzeugt wird.

Solange von der Abfragequelle :die Verbindung aufrechterhalten wird, wird die 256-Bit-Nachricht zyklisch durch das Speicherregister geleitet und fortgesetzt ausgesendet, wobei eine 256-Bit-Markierungsperiode die einzelnen Nachrichten voneinander trennt. Verschiebt die Abfragequelle den Pegel des Signals BB vor der Trennung von dem Viert für Markierung auf den Wert für Abstand und wieder zurück auf den Wert für Markierung, so wird durch die Datenausgangssteuerung 37 ein Löschsignal erzeugt, das über eine Leitung 57 dem Addierer 24, dem Zählregister 26 und dem Speicherregister 31 zugeführt wird und diese Register sowie die Zähler des Addierers in ihren Ausgangszustand auf Null zurückstellt bzw. löscht. Wird die Fernsprechleitung 47 getrennt, ohne daß die Folge ."Markierung-Abstand-Markierung" vorhergeht, so bleiben die Register und Zähler ungestört, da die Datenausgangssteuerung genügend Datenausgangs-Steuerschiebeimpulse mit 110 Hz erzeugt, um zu gewährleisten, daß die 256-Bit-Daten in dem Speicherregister 31 ordnungsgemäß ausgerichtet sind. Arbeitet das Ein/Ausgabegerät im Maximalmodus, so erzeugt die Zeitsteuerung 22 je nach Wahl einmal pro Stunde oder pro halbe Stunde auf einer Leitung 58 ein Maximalsignal, das das' Zählregister und die Zähler des Addierers auf Null löscht.

Wie oben beschrieben, erzeugt die Zeitsteuerung 22 einmal pro Minute ein Zeitsteuersignal, das über eine Leitung 59 und einen Wahlschalter 60 auf eine Eingangsleitung des Eingabepuffers 20 gegeben werden kann, um einen Zählwert in Minuten der verstrichenen Überwachungszeit zur erzeugen. Wie ebenfalls oben

beschrieben, wird über eine Leitung 61 von der Zeitsteuerung 22 ein Verkehrsabtastimpuls geliefert. Bei dem Eingabepuffer handelt es sich um einen Standard-Multiplexer, wie er beispielsweise von den Firmen Signetics, Motorola, Texas Instruments und anderen Herstellern verfügbar ist, während die Zähl- und Speicherregister integrierte Standardschaltungen bilden, die von den gleichen Herstellern ebenfalls zur Verfügung stehen.

Zeitsteuerungund

Betrachtet man zunächst Fig. 2, so stellt man fest, daß die Zeitsteuerung 22 einen Kristalloszillator 62 umfaßt, dessen Ausgangssignal einem Frequenzteilernetzwerk 63 zugeführt wird, das seinerseits eine Gruppe unterschiedlicher Zeitsteuersignale erzeugt, wie sie in Fig. 2 am unteren Rand des Kastens für den Frequenzteiler 63 angegeben sind. Bei den erzeugten Signalen handelt es sich, gelesen von links nach rechts, um den Datenaus sende-Takt impuls mit 110 Hz in Form eines Rechteckwellen-Impulszuges, der dazu dient, das Speicherregister 31 zum Auslesen der Daten mit einer Folgefrequenz von 110 Hz zu triggern. Der Rechteckwellen-Taktimpulszug mit 22 KHz bildet das grundsätzliche Zeitsteuersignal, das bei der Übertragung und Verarbeitung von Daten innerhalb des Ein/Ausgabegeräts verwendet wird, wobei sowohl der Taktimpuls c als auch seine negierte Form.c benützt werden. Das Signal DT tritt in Intervallen von 1 see auf, und hat eine Impulsbreite von 0,2 see. Die Signale mit 1 h und 1/2 h werden im Maxiraal-Lesemodus verwendet und dienen dazu, das Zählregister in ausgewählten Intervallen zu löschen, so daß die Datenakkumulierung während des nächsten Zeitintervalls von einer bzw. einer halben Stunde von Null beginnt. Das Signal mit 1 min auf der Leitung 59 kann, wie oben erläutert, dem Eingabepuffer auf einer der Eingangsleitungen zugeführt werden, um die verstrichene Überwachungszeit in Minuten aufzuzeichnen. Die Wahl dieser Möglichkeit vermindert natürlich die maximale Anzahl an Eingangsleitungen, die überwacht werden können. Wie oben beschrieben, handelt es sich

5 0 9 8 3 17 0 S 2 S ORIGINAL INSPECTED

bei dem Verkehrsabtastsignal auf der Leitung 61 um einen 2-sec-Impuls, der je nach Wahl alle zehn oder alle einhundert Sekunden erzeugt wird und zur Verwendung bei der Ein/Ausgabe-Verbindung mit einem entfernten Verkehrsüberwachungsgerät dient.

Der Taktimpuls c wird einem 16-Bit-Zähler 64 zugeführt, der aufeinanderfolgende Impulse zählt und Ausgangsimpulssignale erzeugt, die innerhalb des gesamten Gerätes verwendet werden, wobei es sich bei diesen Ausgangssignalen um die Zählsignale der Bits 00, 01, und T5 handelt, die jeweils eine Dauer von 45 υ see haben und einmal pro 720 usee auftreten. Der Zählimpuls für das Bit 15 wird dabei dem Eingang eines 16-Wort-Zählers 65 zugeführt, der -entsprechend dem sequentiellen Wortzählwert ein binärcodiertes 4-Bit-Ausgangssignal erzeugt. Alle vier codierten AusgangsSignaIe des 16-Wort-Zählers 65 werden über die Leitung 23 als Wortabtast-Zählsignale dem Eingabepuffer 20 zugeführt, wo sie, wie oben beschrieben, in der Eingabepuffer-Matrix decodiert werden, um sequentiell nacheinander die Eingangsleitungen für den Eingabepuffer anzuwählen, so daß die Signalzustände auf den Leitungen geprüft und auf die Dateneingangsleitung 25 durchgeschaltet werden können. Die vier Ausgangssignale des 16-Wort-Zählers 65 werden ferner zusammenn mit einem Taktimpuls c und einem Zeitsteuerbit 00 einem Übertragungssteuerungs-Eingangs-UND-Glied 66 zugeführt, wodurch einer 'der Zustände für das UND-Glied 66 insofern hergestellt wird, als das Wort 00 der Folge am Eingabepuffer geprüft wird. Infolgedessen ist zur Zeit des Bits 00 des Wortes 00 der Eingang des UND-Gliedes 66 von dem vorher auftretenden DT-Signal mit 1 see, das ein Flipflop 67 gesetzt hat, angesteuert. Ist das Ein/Ausgabegerät nicht damit beschäftigt, Ausgangsdaten zu senden, so besteht auf der Leitung 38 kein TCS-Sperrsignal, und die Signale an dem UND-Glied 66 werden durchgelassen und setzen ein Flipflop 68, das auf den Leitungen 39 und 40 beim Bit 00 des Wortes 00 der Folge das TCS-Signal erzeugt. Wie weiter unten anhand von Fig. 8 erläutert werden soll, beginnt daher zu diesem Zeitpunkt die Datenübertragung von dem Zählregister 26 und dem Speicherregister 31 zu dem Komparator 29.

5098117 0

Die auf den Zählleitungen des Wortzählers 65 erscheinenden Zähl- · werte 2. , 2 und 2^ werden ebenfalls als ein Signal einem Inverter-UND-Glied 69 zugeführt, so daß dieses Glied gesperrt ist, bis der Zählwert auf sämtlichen Leitungen Null ist. Außerdem wird der Zählwert der Leitung 2 von dem 16-Wort-Zähler 65 über einen Inverter 70 dem Inverter-UND-Glied 69 zugeführt, so daß dann, wenn in dem 16-Wort-Zähler 65 der Zählwert 2 auftritt, was das Wort 01 der Folge darstellt, dieses Signal ebenfalls an dem UND-Glied 69 erscheint, und diese Koinzidenz am Ausgang des Gliedes ein ■ Signal für einen durch 2 dividierenden Zähler 71 erzeugt. Das eine Wortzeit vorher erzeugte TCS-Signal hat den Zähler 71 beaufschlagt, so daß ein erster Zählwert in den Zähler eingegeben wird. Ist die gesamte 16-Wort-Abtastfolge beendet und wird das Bit 00 des Wortes 01 der nächsten Abtastfolge erzeugt, so wird über das Inverter-UND-Glied 69 ein zweites Signal dem Zähler 71 zugeführt, der daraufhin ein Ausgangssignal erzeugt, das die Flipflops 67 und 68 löscht und das TCS-Signal beendet. ' '-'

Das TCS-Abtastintervall beträgt daher in der Länge eine Abtastfolgezeit plus eine Wortzeit, wobei die zusätzliche Wortzeit erforderlich ist, um das letzte Wort aus dem gewählten 16-Bit-Pufferschieberegister, das den letzten erfolgten Vergleich enthält, an das Speicherregister 31 zurückzuführen. Da das Flipflop 67 gelöscht worden ist, ist das Eingangs-UND-Glied 66 für den Rest der nachfolgenden Abtastzyklen geschlossen, bis fast 1 see später der nächste DT-Impuls auftritt, der das Flipflop 67 wieder löscht und das UIiD-GIi ed 6B durchs ehaltet«

Fig. 3A,B zeigt am. Multiplexbetrieb des Eingabepuffers 20» der im folgendem untersucht werden soll* In dieser Figur ist die ■ . Art und "Weise dargestellt, auf die das Signal auf der Dateneingangsleitung 23 entsprechend den Zuständen auf den einzelnen Signaieingangsieitungen* wobei zur Erläuterimg die Leitungen. 0,1, 2,. 14* 15 dargestellt sind, sowie d.em Zustand der Multiplexer-Leitungswahlzahl, die Sn den vier »it 2 , ä „ 3r.ma<i 2 bezeichneten Wahlsignaiieitungeii gezeigt Ssrfc, erzeugt, wird· Bie Zeitsteiierun^ des Syisteas ist durch den. ait c bezeichnetem taktimpuls 4artestei.lt* teiler teeft 4ie Bi-tzafel^eitim^ tie

Xi-k% "ti

Lage jedes der 16 Bits innerhalb jedes Wortes angibt, sowie durch die Zählimpulse für die Bits 00, 01 und 15. Im Hinblick auf die Zeitsteuerung 22 nach ^Fig. 2 ist dabei festzustellen, daß der Wortzähler 65 seinen Zählwert in der 15-Bit-Zeit ändert, wobei sich' aus Fig, 3 ergibt, daß der auf den Wortzähler-Leitungen 2,2,2 und S-³ gezeigte Zählwert sich mit dem Auftreten jedes fünfzehnten Bits ändert.

Betrachtet man zunächst die Abtastfolge 1, so stellt man fest, daß sämtliche vier Wortzahl-Leitungen auf niedrigem Pegel liegen und damit das Wort 00 bezeichnen. Demgemäß ist die Eingangsleitung O über den Eingabepuffer mit der Dateneingangsleitung 25 verbunden; da der Signalzustand auf der Eingangsleitung O einen niedrigen Pegel aufweist (keine Daten), hat auch das Datensignal DA, das auf der Dateneingangsleitung 25 während der Wortzeit 00 einen niedrigen Pegel und ist als solches auf der unteren.. Zeitsteuerlinie der Fig. 3 gezeigt. Eine Periode von 720 _usec in jedem Tastzyklus von etwa 12 msec bildet das Zeitintervall, das in dem DA-Signal für jede Eingangsleitung vorgesehen ist.. Obwohl die Leitungen 1, 2 und 15 mit hohem Pegel dargestellt sind, d.h. Daten führen, tritt dieser Signalzustand auf der Dateneingangsleitung nicht auf, da diese Leitungen während der Wortzeit 00 nicht angewählt werden.

Für die Wortzeit 01 des Abtastzyklus 1 ist der gewählte Zählwert gemäß der Darstellung von 0 nach 1 geändert worden, indem auf der Leitung 2 ein hoher Pegel auftritt, während die übrigen WortzShler-Leitungen auf niedrigem Pegel bleiben. Der Zählwert beträgt daher 1 und entspricht dem Wort 01, so daß die Eingangsleitung 1 über den Eingabepuffer mit der Dateneingangsleitung 25 verbunden ist. Da die Eingangs leitung 1 während dieser Zeit einen hohen Signalzustand aufweist, wird das DA-Signal auf der Leitung 25 hoch und bleibt während des gesamten Zeitintervalls für das Wort 01 auf diesem Wert. Bei Auftreten der nächsten 15 Bit ändert sich der Zählwert der Wörtzähler-Leitungen von 1 nach 2, so daß die Eingangsleituag 2 mit der Dateneingangsleitung 25 verbunden wird» was dadurch angezeigt wird» daß auf der Wortzählerleitung

1 '

2" ein hoher Signalzustand auftritt, während die übrigen Leitungen niedrige Pegel führen. Während der Wortzeit 02 bleibt daher das DA-Signal auf hohem Pegel.

Dieser Vorgang wiederholt sich kontinuierlich, wobei sich der Zählwert der Wortzähler-Leitungen nacheinander ändert und dabei jeweils bestimmt, welche Eingangsleitung über den Eingabepuffer mit der Dateneingangsleitung 25 'verbunden wird, wobei das DA-Signal während jeder dargestellten Wortzeit genau gleich dem Signalzustand auf der entsprechenden Eingangsleitung ist. Beispielsweise liegt während der Abtastung 1 das DA-Signal innerhalb der Wortzeit 14 auf niedrigem und innerhalb der Wortzeit auf hohem Pegel, was den Signalzuständen auf den Eingangsleitungen 14 und 15 während der betreffenden Zeiten entspricht. Untersucht man ähnlich die Zustände auf den Eingangsleitungen v/ährend der Abtastung 2 und der Abtastung 3 sowie die jeweiligen Wortzeiten, zu denen die einzelnen Eingangsleitungen angewählt werden, so ergibt sich, daß das auf der untersten Linie des Zeitdiagrämms nach Fig. 3 dargestellte DA-Signal eine einzelne kontinuierliche Folge von hohen Signalen, wenn Daten vorhanden sind, und niedrigen Signalen, wenn keine Daten vorhanden sind, bildet.

s^

Gemäß Fig. 4 erfolgt die Ermittlung von Ereignissen bezüglich den' einzelnen Eingangsleitungen mit Hilfe des als Integrator- und Addierer-Steuerung bezeichneten Funktionsblock 72, der das Dateneingangssignal DA, das die Anwesenheit von Ereignissen auf den sechzehn Eingangsleitungen anzeigt, vom Eingabepuffer empfängt. Diese Daten werden von dem Integrator zur Bitzeit 00 geprüft, um festzustellen, ob auf einer speziellen Eingangsleitung ein gültiges oder ein ungültiges Ereignis aufgetreten ist, und dann, wenn ein derartiges Ereignis aufgetreten ist, auf einer Leitung 73 ein

Ausgangssignal erzeugt, das dazu dient, einen Impuls 01 durch ein UND-Glied 74 zu steuern und in einem Serienaddierer 75 ein Signal zum Addieren einer 1 zu dem Zählwert zu erzeugen, der dann von dem Zähregister 26 durch den Serienaddierer geleitet wird. Obwohl ein 01-Bit einen zusätzlichen, eine 1 addierenden Zählwert für das Zählregister erzeugt, wird der tatsächliche Zählwert in äsr Bitstelle 02 erhöht,, die die niedrigste Bitsteile der Zähldaten in einem Wort darstellt.

Die Integrator- und Addierer-Steuerung 72 bestimmt, ob auf einer speziellen Eingangsleitung gültige Daten vorliegen, indem sie auf dieser Leitung zwei oder mehr aufeinanderfolgende vorhandenen Daten entsprechende Zustände zählt, woraufhin während nachfolgender Abtastzyklen auf der.gleichen Leitung zwei aufeinanderfolgende fehlenden Daten entsprechende Zustände folgen. Wird festgestellt, daß derartige Zustände für eine bestimmte Leitung vorliegen, so wird auf der Leitung 73 das Signal erzeugt, das in dem Serienaddierer den zusätzlichen Zählwert hervorruft. Die Zählregisterbits werden für sämtliche Worte seriell über die- Leitung 28 herausgelesen und der Steuemng 72'. sowie gleichzeitig dem Serienaddierer 75 zugeführt. Das Ausgangssignal des Serienaddierers 75 liegt an einem UND-Glied 76, dessen Ausgang einem ODER-Glied 77 zugeführt wird, wobei das Ausgangssignal des ODER-Gliedes 77 ein Eingangssignal für ein weiteres UND-Glied 78 bildet.

Die Bits 00 und 01 bilden an dem UND-Glied 76 Sperrsignale, so daß diese Bitstellen in dem den Serienaddierer 75' verlassenden Wort stets niedrigen Pegel haben bzw. fehlenden Impulsen entsprechen und das dem ODER-Glied 77 zugeführte Ausgangssignal des UND-Gliedes 76 keine Daten in den Bitstellen 00 und 01 sondern nur in den Bitstellen 02 bis 15 enthält, wobei die letzteren den Datenzählwert in dem Wort darstellen. Die Daten für die Bitstellen 00 und 01 jedes Wortes werden dem ODER-Glied 77 als Ausgangssignal eines weiteren UND-Gliedes 79 zugeführt, das seine Eingangssignale von der Integrator- und Addierer-Steuerung 72 sowie von einem ODER-Glied 80 erhält. Da das UND-Glied 79 nur während der

5Q9831/ÖS25

Bitzeiten 00 und 01 von dem ODER-Glied 80 ein Durchsteuersignal .empfängt, erzeugt es nur während dieser Bitzeiten Eingangssignale für das ODER-Glied 77. Dabei enthalten genau die Bitzeiten 00 und 01 die Daten, die ermitteln, wann auf einer der Eingangsleitungen ein gültiges Signal vorliegt, und dadurch ■bestimmen, wann dem Serienaddierer 75 ein zusätzlicher Zählwert zugeführt wird.

In Fig. 5 und 6 werden in Verbindung mit der nachstehenden Tabelle 1 die Arten von Signalzuständen erläutert, die auf jeder der Eingangsleitungen auftreten können, sowie die Art und ¥eise, auf die die Integrator- und Addierer-Steuerung 72 diese Signalzustände diskriminiert, "um zu De stimmen, wann der Zählwert-für ein ΐβ-Stimntes Wort zu erhöhen ist. Wie zunächst aus Fig» 5 ersichtlich, zeigt die obere Linie des Zeitdiägramms eine Vielzahl von aufeinanderfolgenden 16-Wort-AbtastZyklen. Während jedes Abtastzyklus werden sämtliche 16 Eingarigsleit;ungen von dem Multiplexer getastet. Die zweite Impulskurve der Fig« 5 Veranschaulicht den Signalzustand auf der Eingangsleitung 2 bei Anwesenheit gültiger Daten, wobei die Art und Weise, nach der dieses Signal eine Erhöhung des Zählwertes für das Wort 02 der 16-Wort-Folge bewirkt, in dem Zeitdiagramm nach ^ig. β sowie in der nächstehenden Tabelle 1 erläutert ist»

TABELLE 1 Zählregister

Gültiges
Datensignal
Eingangsleitung 2

Gültiges

Datensignal

mit Rausch-

tinter-

brecnung

Eingangs-

leitung 1

Ratischimpuls
Eingangs*
leitiang O

DA O

1 1 1

1 O O O

1 O 1 O O

O i ö

Ausgang	$1 O
22 0	O
0	O
1	1 •
1 •	• • 1
• • 1	1-
1	1
O	O
O	O
O	O
1	1
1	1
O	1
1	1
O	O
O	O
O	O
H

Eingang	21 " 0	1 Addieren
22 O	O	O
1	1	O
1	1	O
1	*
*	• 1	• *
-· 1	1	* O
O	O	O
O	ο	1 Zählung
O	O	O
1	1	O
1	1 1	O
ό 1	i	Ό n keine Zählung
O	O	O
O		1 Zahlung
O		O
1	O	O
O	O

Abtastung 1 Abtastung 2 Abtastung 3

Abtastung N' Abtastung N+1 Abtastung N+2 Abtastung N+3

Abtastung O Abtastung 1 Abtastung 2 Abtastung IJ(=3) Abtastung N+1 Abtastung N+2

• - 19 -

Es sei angenommen, daß Daten zyklisch durch das Zählregister 26 geleitet worden sind, daß auf die oben beschriebene Art und Weise die Bitstellen 00 und 01 des Wortes 02 des Registers an dem UND-Glied 76 gelöscht worden sind und daß sämtliche Zeiten t_Q bis t_N ο g^emäß Fig. 5 während der Tastzeiten für die Eingangsleitung 2 auftreten und somit "den Signalzustand DA auf der Dateneingangsleitungs 25 darstellen. Dies ist in Tabelle 1 in der Spalte DA angegeben. Zum Zeitpunkt t^ besteht auf der Eingangsleitung 2 der fehlenden Daten entsprechende Zustand, so daß das DA-Signal gemäß Tabelle 1 einen niedrigen Pegel hat bzw. Null beträgt. Die Bits 00 und 01 für das Wort 02 aus dem Zählregister 26 sind ebenfalls Null und bleiben daher, auch Null, wenn sie zyklisch an den Eingang des Zählregisters zurückgeführt werden. . .

Die obere Impulslinie nach Fig. 6 zeigt die Zustände am Zählregister und am Addierer während des Tastzyklus O, wobei ein Ereignis-Zählwert von 1840 dadurch dargestellt wird, daß in den Bitstellen 6, 7, 10, 11 und;12 des Wortes Bits vorhanden sind. Zum Zeitpunkt t^ während des folgenden Tastzyklus 1 hat sich das DA-Signal von einem Zustand für fehlende Daten in einen solchen für,vorhandene Daten geändert, so daß die Integrator- und Addierer-Steuerung 72 nach· Fig. 4 in die Bitposition 00 des Wortes 02 ein Datenbit einfügt. Bei Auftreten des nächstfolgenden Tastzyklus, d.h. des Tastzyklus 2, ist zum Zeitpunkt tp festzustellen, daßder vorhandenen Daten entsprechende Zustand auf der_: Eingangslei tuhg 2 weiter besteht, wobei von der Steuerung 72 ein Bit in die Bitstellen 01 des Wortes 02 eingefügt wird-, so daß jetzt in den beiden Bitstellen 00 und 01 des Wortes Bits vorhanden sind.

Angenommen, es folgt eine beliebige Anzahl von weiteren Zyklen, während denen auf der Eingangsleitung 2 immer noch daten bis zu einem Tastzyklus N vorliegen, der zum Zeitpunkt t_N getastet wird, so ereignet sich an den Bitstellen 00 und 01 des Wortes 02 nichts, was sich aus Tabelle 1 und den Impulslinien für die Tastungen 2 und N nach Fig. 6 entnehmen läßt. An dieser Stelle wird nach der Zeit t_N, jedoch vor dem anschließenden Tastzyklus N+1 das .Signal auf der Eingangsleitung 2 niedrig, was dem Zustand für fehlende Daten

/OS

entspricht, und dieser Zustand wird zur Zeit t^.-j als ein Signal mit niedrigem Pegel oder Null für das DA-Signal getastet. Die Steuerung 72 löscht daraufhin die Bitstelle 00. Beim nächsten Tastzyklus zur Zeit t_N2? wenn die Eingangsleitung 2 erneuet getastet wird, wird noch immer der fehlenden Daten entsprechende Zustand als Null auf der DA-Leitung festgestellt, wobei die Integrator steuerung 72 die Bitstelle 01 löscht und auf der Leitung 73 ein Ausgangssignal erzeugt, das bewirkt, daß ein Bit 01 durch das UND-Glied 74 zum Serienaddierer 75 durchgesteuert wird. Demgemäß wird der Zählwert des Wortes 02 um 1 erhöht, indem in die Bitstelle 02 des Wortes gemäß der untersten Impulslinie nach Fig. 6 ein Bit eingefügt wird.

Die dritte Impulslinie nach Fig. 5, die das Signal auf der Eingangsleitung 1 angibt, stellt einen gültigen Datenzustand mit Rauschunterbrechung dar, wobei dieser Kurvenverlauf in gedehnter Form in dem Zeitdiagramm nach Fig. 3 sowie digital in der zweiten Gruppe von Datensignalen der Tabelle I dargestellt ist. Während der Tastzyklen 0 und 1 wird ein vorhandenden Daten entsprechender» Zustand ermittelt, so daß ein Einerbit zuerst in die Bitstelle 00 und dann in die Bitstelle 01 des Zählregister-Wortes 1 auf der Eingangsleitung 1 eingefügt wird. Zur Zeit der Tastung 2 bewirkt jedoch ein Rauschen auf der Eingangsleitung 1, daß das Signal in der Zeit, während die Leitung von dem Multiplexer getastet wird, auf niedrigen Pegel absinkt, so daß das DA-Signal als niedriges Signal erscheint; daher findet eine Löschung der Bitstelle 00 statt, wie dies in der Linie für die Tastung 2 nach Tabelle 1 veranschaulicht ist. Während des nächsten Abtastzyklus ist der Rauschimpuls verschwunden, und das Signal nimmt wieder seinen hohen Pegel an, der ordnungsgemäß getastet wird, so daß in die Bitstelle 00 für das Eingangsieitungs-Wort 1 wieder ein Einerbit eingefügt wird. In dem Serienaddierer 75 wird kein Zählwert erhöht, da nicht die erforderliche Folge.aufgetreten ist, gemäß der zwei oder mehr aufeinanderfolgende Abtastungen eines Signals für vorhandene Daten und danach zwei aufeinanderfolgende Abtastungen eines Signalzustande für fehlende Daten vorliegen müssen. Während der nächsten beiden aufeinanderfolgenden Abtastperioden wird dann, wenn der Multiplexer bei Abtastung der Eingangsleitung 1 beide

S03831/0S25

Male einen fehlenden Daten entsprechenden Zustand ermittelt, der Zustand für die Erhöhung des Zählwertes erfüllt; indem nun beide Bitstellen 00 und 01 des Wortes gelöscht werden, wird dabei durch den Serienaddierer 75 der Datenzählwert. des Wortes 1 um einen Zählwert erhöht.

Die unterste Impulslinie nach Fig. 5 veranschaulicht den Fall , eines Zustandes für fehlende Daten auf der Eingangsleitung O, was das Vorliegen eines Rauschimpulses während einer der Tastzeiten für die Eingangsleitung 0 umfaßt, wobei Tabelle 1 zeigt, wie der abgetastete Rauschimpuls zunächst bewirkt, daß in die Bitstelle 00 des Wortes 00 ein Bit eingegeben und .dieses Bit während des nächstfolgenden Abtastzyklus wieder gelöscht wird. Wie ersichtlich, tritt in dem Datenwort keine Zählwerterhöhung auf, da die erforderlichen Tastbedingungen nicht erfüllt sind.

Fig. 7 zeigt das genaue schematische logische Schaltbild für den Addierer 24, der aus logischen Standard-Bauelementen wie UND-Gliedern, ODER-Gliedern und J-K-Flipflops aufgebaut ist; wobei auch die Datensignale und ZeitSteuerimpulse angegeben sind, mit denen die logische Schaltung arbeitet.

Ist das TCS-Signal von der Übertragungssteuerung 22 vorhanden, wie dies oben in Verbindung mit Fig. 2 beschrieben wurde, so nimmt gemäß Fig. 8 ein Komparator-Flipflop 81 serielle Zählwertdaten von dem Zählregister 26 und dem Speicherregister 31 über die·.. Leitungen 41 und 42 sowie UND-Glieder 82 und 83 auf, die durch das TCS-Signal aufgesteuert werden. Das Komparator-Flipflop 81 vergleicht diese Bits ihrer Größe nach und zwar jeweils ein Registerwort oder sechzehn Bits gleichzeitig, wobei das Flipflop gemäß dem Eingang, an dem ein Bit liegt, gesetzt oder gelöscht wird. Wird von keinem oder beiden Registern zu einer gegebenen Bitzeit ein Bit eingegeben, so ändert das Flipflop 81 seinen Zustand nicht,

509831 /0-525

Wird nur von einem Register ein Bit eingegeben, so wird der Zustand des Flipflops 81 diesem Eingang angepaßt. Falls also von dem Speicherregister 31 dem Komparator-Flipflop 81 ein Bit zugeführt wird, von dem Zählregister 26 zu dieser speziellen Bitzeit jedoch nicht, so wird das Komparator-Flipflop 81 gesetzt und erzeugt ein S-Ausgangssignal (entsprechend dem Speicherregister). Falls andererseits das Zählregister ein Bit zuführt, und das Speicherregister nicht, ändert sich das Komparator-Flipflop in den Zustand, in dem es ein C-Ausgangssignal (entsprechend- dem Zählregister) abgibt.

Während der konitnuierliehen seriellen Eingabe in das Komparator-Flipflop 81 aus den Zähl-» und Speicherregistern wird daher der Ausgangszustand des Komparator-Flipflops 81 gemäß der während der betreffenden Bitzeit empfangenen Bitinformation zwischen dem S- und dem C-Zustand hin und her geschoben. Obwohl diese Ausgangszustände des Flipflops 81 kontinuierlich einem getasteten Flipflop 84 mit Rastfunktion angeboten werden, nimmt dieses Flipflop 84 bis zur Zeit des Bits 15 keine Auswahl zwischen den beiden Zuständen vor; zu dieser Zeit wird dann durch einen Zeitsteuerimpuls des Bits 15 derjenige der beiden Zustände S, C durch das Flipflop 84 durchgesteuert, den das Komparator-Flipflop 81 gerade aufweist. Enthält der Speicher 31 des Speieherregisters dabei die höheren Zähldaten, so befindet sich das Komparator-Flipflop 81 zur Zeit des Bits 15 in seinem S-Zustand, so daß das getastete Flipflop 84 diesen Zustand annimmt und auf seiner Ausgangsleitung ein Aufsteuersignal erzeugt, wodurch ein UND-Glied 86 aufgesteuert wird und die von dem Pufferschieberegister 43 ausgelesenen Daten hindurchläßt. Zeigen andererseits die letzten Datenbits, die von dem Komparator-Flipflop 81 verglichen worden sind, an, daß ein höherer Zählwert in dem Zählregister 26 vorliegt, so wird das getastete Flipflop 84 durch den Zeitsteuerimpuls des Bits auf den C-Zustand eingestellt und erzeugt auf seiner Ausgangsleitung 87 ein Auf st euer signal, wodurch ein UND-Glied 88 aufgesteuert wird und die in dem Pufferschieberegister 44 gespeicherten Zähldaten hindurchläßt.

500831/0525

Wie ersichtlich, werden die Datenbits von dem Komparator-Flipflop 81 seriell verglichen und außerdem gleichzeitig in die beiden 16-Bit-Pufferregister 43 und 44 eingelesen sowie durch die Taktimpulse c, die die Daten des Zählregisters und des Speicherregisters synchronisieren, durch die Register 43 und 44 hindurch an ihre Ausgangsseiten bewegt. Wenn nun das getastete Flipflop 84 durch den Impuls des Bits 15 gesetzt wird, so daß entweder das Ausgangs-UND-Glied 86 oder 88 geöffnet wird, so erreicht das Bit 00 des gerade verglichenen'Wortes soeben diese Ausgangs-UND-Glieder. Dasjenige UND-Glied, das geöffnet ist, läßt dabei die Zähldaten von dem entsprechenden Pufferregister hindurch und diese Daten passieren ferner ein ODER-Glied 89, ein durch das TCS-Signal aufgesteuertes UND-Glied 90 und ein ODER-Glied 91 und gelangen zurück zu dem Speicherregister 31. Da die in dem Zählregister und in dem Speicherregister enthaltenen sechzehn Worte beim Passieren durch die Pufferschieberegister eine Verzögerung von 16 Bit oder einem Wort erfahren, ist eine Zeit von siebzehn Wörtern oder 272 Bit erforderlich, um einen vollständigen Vergleichszyklus durchzuführen, wobei diese Zeit durch die 272 Bite entsprechende Länge des TCS-Signals vermittelt wird.

Es ist zu beachten, daß zur Bitzeit 00 durch ein Zeitsteuerbit 00 an dem ODER-Glied 89 ein Bit eingefügt wird, so daß sämtliche zum Speicherregister 31 zurückkehrenden Wörter in der Bitstelle 00 ein Einerbit aufweisen. Dieses Einerbit bildet das Stop-Bit für die im folgenden beschriebene DatenausSendung. Ähnlich ist zu beachten, daß beide an die Ausgänge des getasteten Flipflops 84 angeschlossenen UND-Glieder 86 und 88 durch ein Bit 01 gesperrt werden, so daß die Bitstelle 01 sämtlicher zum Speicherregister zurückkehrenden Wörter gelöscht ist bzw. sich im Null-Zustand befindet. Dieses Null-Bit bildet das Start-Bit für die Datenaussendung, wie dies ebenfalls nachstehend beschrieben wird. Die Zähldaten werden demgemäß in die Bitstellen 02 bis 15 eingegeben.

Im Gegensatz zu dem Zählregister 26 und den Pufferregistern 43 und 44 handelt es sich bei dem Speicherregister 31 um ein statisches Register, in dem die gespeicherten Daten normalerweise nicht kon-

S09831/0S25

tinuierlich zyklisch in das Register hinein und ihm herausgeführt werden, sondern dort statisch gespeichert sind. Die Speicherdaten werden nur unter zwei Umständen durch den Speicher 31A des Speicherregisters bewegt, nämlich während eines Datenvergleichs mit den Daten des Zählregisters oder dann, wenn eine entfernte Abfragequelle die Bedingungen geschaffen hat, unter denen die Daten aus dem Ein/Ausgabegerät über die Fernsprechleitung 47 an die Abfragequelle ausgesendet werden. \

Der Datenvergleich mit den Daten im Zählregister ist bereits beschrieben worden, wobei während dieses Vorgangs die Daten in dem ■ Speicherregister 31 mit Hilfe von Taktimpulsen c aus dem Register heraus in den Komparator 29 bewegt werden, wobei die Taktimpulse c durch das dann an einem ODER-Glied 93 liegende TCS-Signal über ein UND-Glied 92 geleitet werden. Das TCS-Signal steuert die Taktimpulse c über das UND-Glied 92 sowie über ein ODER-Glied 94, um die Daten aus dem Speicherregister 31 in den Komparator zu bewegen. Diese zyklische Datenverschiebung währt nur solange, als das TCS-Signal vorhanden ist und die Taktimpulse c über das UND-Glied 92 schaltet; sie hört auf, wenn das TCS-Signal aufhört, wodurch das Speicherregister 31 wieder in den Zustand eines statischen Registers zurückgeführt wird. Wie aus dem folgenden ersichtlich, wird während der Datenaüssendung das Signal DOC erzeugt, das über ' das ODER-Glied 94 geführt wird und die Daten seriell schrittweise aus dem Speicherregister 31 heraussteuert. Die Daten, die aus dem Speicherregister herausbewegt und gleichzeitig über die Datenausgangsleitung 54 herausgelesen werden, gelangen außerdem 'über die Leitung 42, ein UND-Glied 95 und ein ODER-Glied 91 in den Speicher 31A des Speicherregisters zurück, da während dieser Zeit ein Zyklussignal vorhanden ist, das das UND-Glied 95 öffnet. Dabeiist das TCS-Signal nicht vorhanden, und es kann kein Vergleich stattfinden.

Die Zeitsteuerung der Komparator-Datenübertragung soll im folgenden anhand von Fig. 9 erläutert werden. Die Zeitsteuerimpulse für die Datenübertragung sind in Fig. 9 in den ersten sechs Linien dargestellt; sie entsprechen dem Taktimpuls, den Bitstellen, dem Bit

509831/0525

, dem Bit 01, dem Bit 15 und dem TCS-Signal.. Die Linien 7 und "8 in Pig-, 9 zeigen die Zähldaten für die betreffenden Wörter .im Zählregister bzw. im Speicherregister sowie die Steuerbits für diese Registerwörter. Die Steuerbits 00 und 01 des Zählregisters sind mit Null angegeben, was bedeutet, daß sich keines der dargestellten Wörter in dem Vorgang befindet, in dem es erhöht wird. Sämtliche Speicherregisterwörter zeigen in der Bitstelle 00 eine ' 1 und in der Bitstelle 01 eine O, wie dies oben beschrieben wurde.. Betrachtet man das Wort 00, so stellt man fest, daß die Zähldaten in dem Zählregister für dieses Wort einen Zählwert von 9 aufweisen, während der Zählwert im Spelcherregisterwort einen Zählwert von 12 aufweist; daher sollte· man erwarten, daß das Ergebnis dieses Vergleichs dazu führt, daß das Speicherregisterwort in das Speicherregister zurückgelesen wird, da es den höheren Zählwert darstellt. Dies ist tatsächlich in der untersten Zeile nach Fig. 9 in der Zeitstellung für das Wort 01 dargestellt, in der das Speicherregisterwort 00 auftritt, was eine Verzögerung von einer Wortzeit infolge des Pufferspeicherregisters bedeutet.

Die Impulslinie unmittelbar oberhalb derjenigen für das Komparator-Ausgangssignal gibt an, welches der an die Ausgänge des Pufferschieberegisters angeschlossenen Glieder als Funktion des Zählwertvergleichs -ausgewählt wird. Wie dargestellt, wird zu Beginn der Wortzeit 01 das Glied -86 des Speicherregisters gewählt, da das Speicherregister für das Wort 00 den größeren Zählwert aufweist. Im Gegensatz dazu wird zur Beginn der Wortzeit 02 das Glied 88 am Ausgang des Pufferregisters ausgewählt, so daß während dieser Zeit nicht das Spelcherregisterwort 01 sondern das Zählregisterwort 01 aus dem Komparator herausgelesen wird, da das Zählregisterwort 01 einen Zählwert von 20 aufweist, während das Speicherregisterwort 01 einen Zahlwert von 14 zeigt. Mit den' restlichen Wörtern, wird in gleicher Weise verfahren, so daß am Ende der Wortzeit 00 der nächsten Folge das Wort 00 aus dem Komparator in die Wortstelle 00 des Speicherregisters 31 geschoben, worden ist und das TCS-Signal beendet wird, um das Speicherregister 31 wieder in seinen statischen Zustand zu versetzen, in dem sämtlich« .Wörter an ihre? ordnungsgemäßen Stelle innerhalb des Registers gespeichert sind.

S09831/ÖS25

Ausgabe-Datenübertragung -_Fig.i 1O_4- 8_Z 11

Die Übertragung der Ausgangsdaten geht in der Weise vor sich, wie sie in der obigen allgemeinen Beschreibung erläutert worden ist. Der Mechanismus, durch den die Datenübertragung gesteuert wird, ist in dem logischen Schaltbild der Fig. 10 gezeigt, wobei die wichtigeren Impulsformen in dem zugehörigen Zeitdiagramm nach Fig. 11A/B dargestellt sind..Verlangt die Abfragequelle eine Datenaussendung von dem Ein/Ausgabegerät, so gibt sie auf die Fernsprechleitung 47 eine Markierungsfrequenz, die in der Modemeinheit 49 erkannt wird, wobei die Einheit 49 die Signale Dateneingang BB und Träger CF erzeugt, die über die Leitung 51 der Datenausgangssteuerung 37 zugeführt werden. Wie in dem Zeitdiagramm nach Fig.· 11A/B gezeigt, hat das gesendete BB-Signal niedrigen Pegel und das CF-Signal hohen Pegel. Das niedrige BB-Signal durchläuft einen Inverter 96 und verläßt diesen als hohes Signal, das einem UND-Glied 97 sowie als Sperrsignal einen weiteren UND-Glied 98 zugeführt wird. Das hohe CF-Signal wird dem UND-Glied 97, einem weiteren Inverter 99 sowie als Sperrsignal einen weitern UND-Glied

100 zugeführt. Das durch den Inverter 99 invertierte CF-Signal erscheint als niedriges Signal am Löscheingang eines Flipflops 101 und hat daher auf dieses Flipflop keine Wirkung.

Das gleichzeitige Auftreten der hohen CF- und BB-Signale am UND-Glied 97 ergibt ein Signal für den Setzeingang des Flipflops 101 sowie ein Aufsteuersignal für ein UND-Glied 102. Der Setzausgang des Flipflops 101 gelangtdabei auf hohen Pegel und erzeugt ein Aufsteuersignal für das UND-Glied 98 sowie für ein weiteres UND-Glied 103 und gelangt über einen Inverter 104 als niedriges Signal an den Löscheingang eines Flipflops 105, auf dessen Zustand es keine Wirkung hat. Da das UND-Glied 98 durch das invertierte BB-Signal gesperrt ist, kann das Setzausgangssignal des Flipflops

101 nicht auf ein erstes Verzögerungselement 106 durchgreifen, so daß unter den bestehenden Signalbedingungen kein Löschsignal erzeugt werden kann. Findet in dem Komparator 29 keine Datenübertragung statt, so liegt das TCS-Signal nicht als Sperrsignal an

50983170625

dem UND-Glied 103 vor, so daß das Setzausgangssignal des Flipflops 101 den nächsten 110-Hz-Impuls an den Setzeingang eines Flipflops 107 hindurchläßt, daher dessen Setzausgangsleitung

108 einen hohen Pegel annimmt und auf der Leitung 38 das TCS-Sperrsignäl sowie auf der Leitung 45 das Zyklussignal erzeugt.

Das TCS-Sperrsignal verhindert die Erzeugung eines TCS-Signals durch die Übertragungssteuerung 33, so daß während dieser Zeit keine Datenübertragung in den Komparator 29 stattfindet. Das ' Zyklussignal auf der Leitung 45 wird dem UND-Glied 95 des Speicherregisters 31 zugeführt, um die zyklische Verschiebungsschleife für den Speicher 31A des Speicherregisters zu öffnen. Gleichzeitig wird der hohe Pegel auf der Ausgangsleitung 108 einem UND-Glied

109 als Aufsteuersignal zugeführt, das gestattet, daß die 110- Hz-RechteckweHe zur Leitung 55 als das DOC-Signal sowie als pulsierendes Eingangsssignal für einen 256-Bit-Zähler 110 durchgelassen wird. Das DOC-Signal wird als Zeitsteuertakt über das ODER-Glied 94 der Fig. 8 dem Speicherregister 31 zugeführt und bewirkt, daß das Speicherregister die Daten auf die Datenausgangsleitung 54 als Ausgangssignal BA gibt, während außerdem die Daten über das UND-Glied 94 und das ODER-Glied 91 zyklisch an den Eingang des Speicherregisters zurückgeleitet werden.

Die aus dem Speicherregister auf die Datenausgangsleitung 54 gegebenen Daten werden einem ODER-Glied 111 zugeführt. Zu dieser Zeit wird jedoch dem ODER-Glied 111 außerdem über die Leitung 53 vom Löschausgang eines Umschalt-Flipflops 112 ein hoher Markierungspegel zugeführt. Das Flipflop 112 befindet sich, wie im folgenden erläutert, in seinem gelöschten Zustand, so daß der hohe Markierungspegel an dem ODER-Glied 111 besteht und gegenüber jeglichen, auf der Datenausgangsleitung 54 von dem Speicherregister auftretenden Daten Vorrang hat. Das Datenausgangssignal. BA, das auf der Leitung 52 der -Modem-Einheit zur Übertragung über die Fernsprechleitung 47 zugeführt wird, stellt also einen Markierungspegel dar und enthält keine Daten. Dieser Zustand ist in Fig. 11 links als Startsendefolge dargestellt.

509831/0S25

Jeder DOC-Impuls mit 110 Hz schaltet bei Auftreten auf der Leitung 55 den Zählwert in dem 256-Bit-Zähler um 1 weiter, wobei der Zähler dann, wenn er seinen 255. Zählwert ausführt und im Begriff ist, auf Null zurückzuschalten, über eine Leitung 113 dem Umschalteingang des Flipflops 112 einen Ausgangsimpuls zuführt, der das Flipflop in seinen gesetzten Zustand schaltet und bewirkt, daß der Löschausgang des Flipflops einen niedrigen Pegel annimmt. Da der Markierungspegel nicht mehr an dem ODER-Glied 111 liegt, passieren die auf der Datenausgangsleitung 54 erscheinenden Daten aus dem Speicherregister 31 das ODER-Glied 111 und werden an die Abfragequelle ausgesendet.

Da der Markierungspegel über eine Periode vom 256 Bitzeiten gehalten worden ist, haben die Daten des Speicherregisters einen vollständigen Verschiebungszyklus durchlaufen und werden am Beginn des Wortes 00 aus dem Register ausgelesen. Wie oben anhand von Fig. 9 erläutert, ist das erste Bit in der Bitstelle 00 jedes Wortes in dem Speicherregister ein Einerbit und damit gleich dem Markierungspegel. Daher erscheint das Bit 00 des Wortes 00 aus dem Speicherregister, das über das ODER-Glied 111 auf die Datenausgangsleitung gebracht wird, als Fortsetzung des Markierungspegels über ein Bit. Wie oben erläutert, ergibt dies das Stop-Bit für die Markierungsperiode, und die Null in der zweiten Bitsteile (im Bit 01) des Wortes 00 wird zum Start-Bit des ersten 16-Bit-Wortes in der Datenübertragung. Die Bits 03 bis 16 des Speicherregisters werden als Bits 02 bis 15 übertragen, wobei das Einerbit in der ersten Bitstelle 00 des zweiten 16-Bit-Wortes als Stop-Bit für das erste Wort auftritt. Die gesendete Nachricht erscheint daher als um eine Bitstelle gegenüber der im Speicherregister 31 gespeicherten Nachricht verschoben.

Während der Datenaussendezeit fährt der 256-Bit-Zähler 110 fort, die 110-Hz·Impulse zu zählen, und erzeugt nach einer Zählung von 256 dieser Impulse auf der Leitung 113 für das Umschalt-Flipflop 112 ein weiteres Ausgangssignal, das dieses Flipflop löscht, so

509831/052S

daß über das ODER-Glied 111 wiederum ein Markierungspegel auf die Übertragungs-Ausgangsleitung 52 gegeben wird. Wenn der Löschausgang des Umschalt-Flipflops 112 den hohen Markierungspegel annimmt, wird die Vorderflanke in einem Differenzierglied 114 differenziert; das differenzierte Ausgangssignal kann jedoch das UND-Glied 100 zum Löscheingang des Flipflops 107 nicht passieren, da sich das UND-Glied 100 wegen der Anwesenheit-des CF-Signals im Sperrzustand "befindet. Daher bleibt das Flipflop 107 gesetzt, das DOC-Signal wird weiterhin erzeugt, und weiterhin wechseln Perioden der Markierung und der Datenübertragung miteinander ab, bis die Abfragequelle die Aussendung unterbricht.

Die Abfragequelle kann dabei ohne Erzeugung eines Löschsignals unterbrechen, oder sie kann unterbrechen und bewirken, daß ein Löschsignal erzeugt wird. Beide Zustände sind in dem Diagramm nach Fig. 11A/B veranschaulicht, wobei zunächst eine Unterbrechung ohne Erzeugung eines Löschsignals und dann eine Unterbrechung unter Erzeugung eines Löschsignals beschrieben werden soll.

Unterbricht die Abfragequelle ohne Erzeugung eines Löschsignals, so läßt sie den Pegel des Trägers CF auf einen niedrigen Wert absinken, wie dies in Fig. 11A in dem mit "Trennung ohne Löschen" bezeichneten Abschnitt gezeigt ist. Hat der Träger einen niedrigen Pegel, so ist das UND-Glied 97 nicht mehr aufgesteuert, und der Inverter 99 bewirkt, daß am Löscheingang des Flipflops 101 ein hoher Pegel auftritt, der das Flipflop löscht und seinen Setzausgang auf niedrigen Pegel stellt. Dadurch wird das Aufsteuersignal von den UND-Gliedern 98 und 103 entfernt, so daß diese UND-Glieder gesperrt werden und von dem Inverter 104 ein hoher Pegel erzeugt wird, der das Flipflop 105 in seinen gelöschten ■Zustand versetzt. Obwohl das UND-Glied 103 gesperrt worden ist, bleibt das Flipflop 107 dennoch gesetzt, da kein Umstand aufgetreten ist, der diesen Zustand geändert hätte. Befindet sich das Trägersignal CF auf niedrigem Pegel, so wird auch das Sperrsignal . von dem UND-Glied 100 entfernt, so daß, wenn das Differenzierglied 114 sein nächstes Ausgangssignal erzeugt, dieses Signal das UND-Glied 100 zu dem Löscheingang des Flipflops 107 durchläuft und

S0983t/Q62S

- 30 das hohe Ausgangssignal auf der Leitung 108 beendet.

Wie in Fig. 11A/B gezeigt," nimmt das CF-Signal während der Zählzeit für das Bit 02 einen niedrigen Pegel an, wobei jedoch der gesetzte Zustand des Flipflops 107 gestattet, daß die Übertragung des DOC-Signals und die Zählung durch den 256-Bit-Zähler 110 weiterlaufen. Hat der Zähler bis 255 gezählt, so erzeugt er gemäß Fig. 11A/B auf der Leitung 113 ein Ausgangssignal und , schaltet das Flipflop aus seinem gesetzten in seinen gelöschten Zustand um, wodurch bewirkt wird, daß wiederum eine Markieiungsfolge über die Sendeleitung ausgesendet wird; außerdem wird jedoch jetzt auch bewirkt, daß über das UND-Glied 100 ein differenzierter Impuls übertragen wird und das Flipflop 107 löscht, wodurch das DOC-Signal, das TCS-Sperrsignal sowie das Zyklussigml beendet werden. Damit ist die Datenübertragung beendet, und über die Leitung wird weiterhin ein Markierungspegel gesendet.

Wie in Fig. 11A/B gezeigt, ist das Trennsignal während der Datenübertragung aufgetreten, als sich das Umschalt-Flipflop in seinem gesetzten Zustand befand. Das Trennsignal kann jedoch zu jeder beliebigen Zeit auftreten; es könnte ebenso gut während der ..Übertragung eines Markierungspegels aufgetreten sein, wobei die Übertragung der' Markierung in diesem Fall beeendet worden wäre und danach vor der Trennung eine weitere Datenübertragung stattgefunden hätte. Die Tatsache, daß nach Empfang eines Trennsignals immer noch Daten auf die Datenübertragungsleitung 52 gegeben werden können, bedeutet nicht, daß diese Daten tatsächlich an die Abfragequelle gesendet werden, da sich diese Quelle in Wirklichkeit von der Fernsprechleitung abgetrennt hat.

Im folgenden soll die Trenn- und Lb'schfolge beschrieben werden. Dazu sei angenommen, daß die Startsendefolge bereits aufgetreten ist und die Übertragung läuft. Unter diesen Umständen befindet sich das Flipflop 101 in seinem gesetzten Zustand, so daß an dem UND-Glied 98 ein Aufsteuersignal' liegt und das UND-Glied 102 durch das UND-Glied 97 aufgesteuert ist. Ferner sperrt das hohe BB-Ausgangs-

5Q983t/QS2S

signal aus dem Inverter 96 das UND-Glied 98. Wie in Fig. 11B links gezeigt, wird während der Bitzeit 01 bei Aussendung von Daten der BB-Pegel plötzlich angehoben, so daß das Ausgangssignal des Inverters 96 absinkt und das Sperrsignal von dem UND-Glied 98 entfernt, womit das Setzausgangssignal des Flipflops 101 an das erste Verzögerungselement 106 durchgetastet werden kann.,

Hält die Abfragequelle den verschobenen BB-Pegel über länger als 50 msec, so gibt das erste Verzögerungselement einen Impuls ab, der das Flipflop 105 setzt und dem UND-Glied 102 ein Aufsteuersignal zuführt. Zu dieser Zeit hat das Eingangssignal des UND-Gliedes 102 von dem UND-Glied 97 wegen der Verschiebung des BB-Pegels einen niedrigen Wert angenommen, so daß zu dieser Zeit kein Signal das UND-Glied 102 passiert. Bewirkt nun die Abfragequelle, daß das BB-Signal wieder absinkt; so führt der Inverter 96 dem UND-Glied 97 wieder ein hohes Signal zu_r so daß, da das Trägersignal CF noch vorhanden ist, ein Ausgangssignal das UND-Glied 97. sowie das UND-Glied 102 passsiert und an eine zweite Verzögerungs- und Formierstufe 115 gelangt. Bleibt über 80 msec oder länger das Trägersignal CF auf hohem und das BB-Signal auf . niedrigem Pegel, so erzeugt die zweite Verzögerungs- und Formierstufe 115 ein Löschsignal von 500 msec, das über das ODER-Glied 116 auf die Löschleitung 57 gelangt. Bei Absinken des CF-Signals wird die oben beschriebene Unterbrechungs- oder Trennfolge eingeleitet.

Die von dem ersten Verzögerungselement 106 erzeugte Zeitverzögerung differenziert einen hohen BB-Signalbefehl "Register löschen" von einem Rauschimpuls, während die zweite Verzögerungs- und Formierstufe 115 gewährleistet, daß der Träger CF noch vorhanden ist und das BB-Signal über 80 msec auf niedrigem Pegel geblieben ist, um das niedrige BB-Signal gegenüber einem Rauschimpuls zu differenzieren. Das Löschsignal auf der Leitung 57 sperrt das Addierer-UND-Glied 78 und löscht dadurch das Zählregister 26; außerdem passiert es das ODER-Glied 93 und steuert das UND-Glied 92 durch, so daß Taktimpulse c dieses UND-Glied 92 sowie das ODER-.Glied Sk passieren und das Speicherregister 31 löschen können.

609831/0628

Wie gezeigt und oben erwähnt, wird ein Löschsignal auch durch einen Netzeinschalter 117 beim Einschalten des Ein/Ausgabegeräts erzeugt.

S09831/0S25

Claims (20)

1. -DD-

   Patentansprüche

   Hy Sende- und Empfangsgerät zur Überwachung von Ereignissen, gekennzeichnet durch

   (a) einen elektrischen Parallel/Serien-Signaleingangsmultiplexer (20) mit einer Vielzahl voneinander unabhängiger Eingangskreise zum Anschluß an eine Vielzahl von unabhängigen Signaleingangsleitungen und einem Ausgangskreis.,

   (b) einen Addierer (24) mit zwei Dateneingangskreisen und einem Datenausgangskreis, wobei der eine Eingangskreis funktionsmäßig mit dem Ausgangskreis des Multiplexers (2Ö) gekoppelt ist,

   (c) ein Zählregister (26) mit einem an den Ausgangskreis des Addierers (24) funktionsmäßig gekoppelten Dateneingangskreis und einem an den anderen Eingangskreis des Addierers {24) funktionsmäßg gekoppelten Datenausgangskreis, wobei das Zählregister (26) Ereignis-Zählvertdaten von dem Addierer (24) für jeden Multi-" plexer-Eingangskreis empfängt und festhält,

   (d) einen Komparator (29) mit zwei Dateneingangskreisen und einem Datenausgangskreis, wobei der eine Daten-Eingangskreis mit dem Ausgangskreis des Zählregisters (26) funktionsmäßig gekoppelt ist.,

   (e) ein Speicherregister (31) mit einem an den Ausgangskreis des !Comparators (29)' funktionsmäßig gekoppelten Dateneingangskreis und einem an den zweiten Eingangskreis des !Comparators (29) funktionsmäßig gekoppelten

   ■■£

   809831/0525

   Datenausgangskreis", wobei das Speicherregiscer (31) Ereignis-Zählwertdaten von dem Komparator (29).für jeden Multiplexer-Eingangskreis empfängt und festhält,

   (f) einen Ausgangssteuerkreis (37) zum Anschluß an einen Datenausgangs-Übertragungskreis (47, 48) und zum Empfang von Übertragungs-Steuersignalen von diesem Übertragungskreis, wobei der AusgangsSteuerkreis (37) bei Empfang eines derartigen Übertragungs-Steuersignals Ausgangssteuersignale erzeugt und an das Speicherregister (31) sendet,

   (g) eine Ausgangseinrichtung (49) mit einem an den Ausgangssteuerkreis (37) und an den Ausgangskreis des Speicherregisters (31) funktionsmäßig gekoppelten Eingangskreis sowie einem Aüsgangskreis zum Anschluß an den AusgangstJbertragungs kreis (47, 48), und

   (h) eine Zeitsteuereinrichtung (22), die kontinuierlich Zeitsteuersignale erzeugt und derartige Signale über Verbindungen an den Multiplexer (20), den Addierer (24), das Zählregister (26), den Komparator (29), das Speicherregister (31) und den AusgangsSteuerkreis {37) sendet, wobei unter Steuerung der Zeitsteuereinrichtung (22)

   (1) die Eingangskreise des Multiplexers (20) zyklisch, selektiv, einzeln und der Reihe nach funktionsmäßig über jeweils ein vorgegebenes Zeitintervall mit dem Multiplexer-Ausgangskreis gekoppelt werden, um dem ersten Eingangskreis des Addierers (24) eine .. : Folge elektrischer Signale zuzuführen, die jeweils dem Signalzustand an den einzelnen Multi- _ plexer-Eingangskreisen während desjenigen Zeit-

   '60983170525

   Intervalls entsprechen, währenddessen der spezielle Eingangskreis mit dem Multiplexer-Ausgangskreis gekoppelt ist,

   (2) die Ereignis-Zählwertdaten in dem Zählregister (26) für jeden Multiplexer-Eingangskreis zyklisch durch den Addierer (24) geleitet und von diesem erhöht werden, wenn der Addierer das Vorhandensein eines gültigen Ereignisses in dem gerade ausgewählten Eingangskreis feststellt,

   (3) die Ereignis-Zählwertdaten in dem Zählregister (26) sowie die Ereignis-Zählwertdaten in dem Speicherregister (31) in den Komparator (29) eingelesen werden und diejenigen Zählwertdaten der beiden Register (26, 31), die für den'jeweiligen Mulitplexer-Eingangskreis einen höheren Wert haben, von dem Komparator (29) in das Speicherregister (31) zurückgeleitet werden, und

   (4) die Ereignis-Zählwertdaten in dem Speicherregister (31) dann, wenn der Ausgangssteuerkreis (37)

   von dem Datenausgangs-Übertragungskreis (47, 48) Übertragungs-Steuersignale empfängt, aus dem Speicherregister (31) und unter Steuerung des Ausgangssteuerkreises (37) über die Ausgangseinrichtung (49) hinausbewegt werden.
2. 2. Gerät nach Anspruch 1, dadurch gekennzeichnet, daß der Addierer (24) eine Einrichtung zur Gültigkeitsprüfung auftretender "Ereignisse umfaßt, die den Signalzustand jedes Multiplexer-Ein-

   509831/0525

   gangskreises während mehrerer der Reihe nach aufeinanderfolgender Zyklen prüft sowie bestimmt und speichert, ob Ereignisdaten vorliegen oder nicht, und die dann, wenn festgestellt worden ist, daß Ereignisdaten über mindestens zwei aufeinanderfolgende Zyklen vorliegen und im Anschluß daran keine Ereignisdaten über mindestens zwei aufeinanderfolgenden Zyklen am.gleichen Eingangskreis vorhanden sind, den Ereignis-Zählwert für diesen Eingangskreis erhöht.
3. 3. Gerät nach Anspruch 2, dadurch gekennzeichnet, daß der Addierer (24) eine Einrichtung (75) zum Erhöhen des Ereigniszählwerts umfaßt.
4. 4. Gerät nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß der Komparator (29) eine Ereignis-Zählwert-Vergleichseinrichtung (81) sowie eine Temporär-Speichereinrichtung (43i 44) umfaßt,-wobei die Speichereinrichtung gleichzeitig die Ereigniszählwerte des Zählregisters (26) sowie des Speicherregisters (31) entsprechend dem gleichen Multiplexer-Eingangskreis empfängt, während die Ereignis-Zählwertdaten der Zähl- und Speicherregister (26, 31) ihrer Größe nach in der Vergleichseinrichtung (81) verglichen werden, und wobei die Speichereinrichtung (43, 44) unter Steuerung der Vergleichseinrichtung (81) die höheren Ereignis-Zählwertdaten aus dem Zählregister oder dem Speicherregister an das Speicherregister (31) zurückleitet und die kleineren Ereignis-Zählwertdaten blockiert.
5. 5#. Gerät nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, •daß der Komparator (29) Signaleingangs- und Signalausgangs-Steuer-

   £09831/0525

   einrichtungen (82, 83, 90) aufweist, die bei Auftreten eines ersten Zustands eines speziellen Steuersignals aus der Zeitsteuereinrichtung (22) Daten in die Eingangskreise hinein und aus dem Ausgangskreis des Komparators herauslassen sowie bei Auftreten eines zweiten Zustands des speziellen Steuersignals aus der ZeitSteuereinrichtung (22) das Eintreten von Daten in die Eingangskreise und das Austreten der Daten aus dem Ausgangskreis des Komparators verhindern, wobei die Zeitdauer des ersten Zustands des Steuersignals gleich ist und zusammenfällt mit der Summe aus dem für einen vollständigen Zyklus des Multiplexers (20) erforderlichen Zeitintervall und einem der genannten vorgegebenen Zeitintervalle.
6. 6. Gerät nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Ausgangssteuerkreis (37) eine erste Steuereinrichtung (101, 107) umfaßt, die bei Empfang eines ersten Übertragungs-Steuersignals von dem Datenausgang-Übertragungskreis (49) Steuersignale erzeugt, die bewirken, daß die Ereignis-Zählwertdaten. in.xlem Speicherregister (31) kontinuierlich zyklisch durch dieses Register und zu dem Eingangskreis der Ausgangs einrichtung (47", 48) geleitet werden, und daß ein Datenausgangs-Übertragungssignal am Ausgangskreis der Ausgängseinrichtung (47., 48) abwechselnd aus Intervallen von Ereignis-Zählwertdatensignalen aus dem Speicherregister (31) und Intervallen von Signalen einer anderen Signalquelle bestehen.
7. 7. Gerät nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Komparator (29) Signaleingangs- und Signalausgangs-Steuereinrichtungen (82, 83, 90) aufweist, die bei einem ersten Zustand

   S03831/GS2S

   eines speziellen Steuersignals von der Zeitsteuereinrichtung (22) Daten in die Eingangskreise hinein und aus dem Ausgangskreis des Komparators (29) herauslassen und "bei einem zweiten Zustand des speziellen Steuersignals von der Zeitsteuereinrichtung (22) das Eintreten von Daten in die Eingangskreise und das Austreten der Signale aus dem Ausgangskreis des Komparators (29) verhindern, und daß der Ausgangssteuerkreis (37) eine erste Steuereinrichtung (101, 107) umfaßt, die bei Empfang eines ersten Übertragungs-Steuersignals von dem Datenausgangs-Übertragungskreis (49) Steuersignale erzeugt, wenn das spezielle Steuersignal von der Zeitsteuerung (22) seinen zweiten Zustand aufweist, wobei die erzeug-. ten Steuersignale, solange sie erzeugt werden, verhindern, daß das spezielle Steuersignal seinen ersten Zustand annimmt.
8. 8. Gerät nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß das vorgegebene Zeitintervall während jedes Zyklus, während dessen die einzelnen Eingangskreise des Multiplexers (20) funktionsmäßig mit dem Addierer (24) gekoppelt sind, ein Steuerdaten-Intervall und ein Zählwertdaten-Intervall umfaßt und daß die Einrichtung zur Gültigkeitsprüfung auftretender Ereignisse nur während des Steuerdaten-Intervalls arbeitet, während die Ereigniszählwert- Erhöhungseinrichtung nur während des Zählwertdaten-Intervalls aktiv ist.
9. 9. Gerät nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß das vorgegebene Zeitintervall während jedes Zyklus, während dessen die einzelnen Eingangskreise des Multiplexers (20) mit dem Ausgangskreis des Multiplextrs gekoppelt sind, ein Steuerdaten-

   S0SI31/0525

   Intervall und ein Zählwertdaten-Intervall umfaßt und daß der Komparator während des Vergleichszyklus eine Einrichtung aufweist, die in das jedem Eingangskreis des Multiplexers (20) zugeordnete Steuerdaten-Intervall ein Paar von sequentiellen Erkennungssignalen einfügt, von denen das erste während der Datenausgangs-Übertragung das Ende der Ereignis-Zählwertdaten für den vorhergehenden Eingangskreis des Multiplexers angibt, während das zweite den Beginn der Ereignis-Zählwertdaten für den nächsten Eingangskreis des Multiplexers angibt. .
10. 10. Gerät nach einem der Ansprüche 4 bis 9, dadurch gekennzeichnet, daß die Temporär-Speichereinrichtung (43, 44) jeweils für die Ereignis-Zählwertdaten des Zählregisters (26) und des Speicherregisters (31) getrennte Schieberegister umfaßt, die jeweils eine Datenfluß-Verzögerungszeit gleich dem besagten vorgegebenen Zeitintervall einführen, während dessen die einzelnen Eingangskreise des Multiplexers (20) mit dem Ausgangskreis des Multiplexers gekoppelt sind, so daß die Zeit für einen vollständigen Vergleichszyklus die Summe aus dem für einen vollständigen Eingabezyklus des Multiplexers erforderlichen Zeitintervall und einem der besagten vorgegebenen Zeitintervalle umfaßt.
11. 11. Gerät nach einem der Ansprüche 6 bis 1O, dadurch gekennzeichnet, daß die Intervalle des Datenaus gangs'- Übertragungs signals für Signale der Ereignis-Zählwertdaten und für die Signale von einer anderen Signalquelle gleiche Dauer haben.

    5Q9831/0S25
12. 12. Gerät nach einem der Ansprüche 6 Ms 11, dadurch gekennzeichnet, daß das Intervall des Datenausgangs-Übertragungssignals für die Signale der Ereignis-Zählwertdaten gleich ist dem Zeitintervall, das benötigt wird, um die Ereignis-Zählwertdaten eine ganzzahlige Anzahl von Malen durch das Speicherregister (31) zyklisch zu leiten.
13. 13. Gerät nach einem der Ansprüche 6 bis 12, dadurch gekennzeichnet, daß die Ausgangsdaten-Übertragungssignale, die von der anderen Signalquelle erzeugt sind, Signale darstellen, die von einer einen Teil des Ausgangssteuerkreises (37) enthaltenden Einrichtung (110) erzeugt werden.
14. 14. Gerät nach einem der Ansprüche β bis 13, dadurch gekennzeichnet, daß die erzeugten Steuersignale, die das zyklische Verschieben der Ereignis-Zählwertdaten in dem Speicherregister (31) bewirken, ein erstes, aus einem Impulszug bestehendes, von der Zeitsteuereinrichtung (22) abgeleitetes Tastsignal enthalten, daß die Erhöhungs- und Vergleichsfunktionen des Addierers (24) bzw. des Komparators (29) durch ein zweites, einen Impulszug darstellendes Taktsignal sowie weitere Zeitsteuersignale aus der Zeitsteuereinrichtung (22.) bewirkt werden, und daß die Folgefrequenz des ersten Taktsignals wesentlich geringer ist als die des zweiten Taktsignals.
15. 15. Gerät nach einem der Ansprüche 6 bis 14, dadurch gekennzeichnet, daß der Ausgangssteuerkreis (37) eine mit der ersten Steuereinrichtung (101, 107) funktionsmäßig gekoppelte weitere Steuereinrichtung (105) umfaßt, die bei Empfang eines zweiten Übertragungssteuersignals von dem Datenausgangs-Übertragungskreis (49) Steuer-

    509831/0525

    signale erzeugt, die die Ereignis-Zählwertdaten aus den Speicherund Zählregistern (26, 31) sowie aus dem Addierer (24) löschen.
16. 16. Gerät nach einem der Ansprüche 6 bis 15, dadurch gekennzeichnet, daß der Ausgangssteuerkreis (37) eine weitere mit der ersten Steuereinrichtung (101, 107) funktionsmäßig gekoppelte Steuereinrichtung umfaßt, die bei Beendigung des besagten ersten Übertragungs-Steuersignals aus dem Datenausgangs-Übertragüngskreis (49) bewirkt, daß die erste Steuereinrichtung (101, 107) die Erzeugung der Steuersignale beendet.
17. 17. Gerät nach einem der Ansprüche 8 bis 16, dadurch gekennzeichnet, daß die Einrichtung zur Gültigkeitsprüfung auftretender Ereignisse das Zählregister (26) als Speicher benützt, um für jeden Eingangskreis die Reihenfolge zu speichern, in der das Vorhandensein und das Fehlen von Ereignisdaten auftreten. '
18. 18. Gerät nach Anspruch 16 oder 17, dadurch gekennzeichnet, daß die erste Steuereinrichtung (101, 107) die Erzeugung der Steuersignale automatisch zu einem Zeitpunkt beendet, zu dem die zyklische Verschiebung der Ereignis-Zählwertdaten durch das Speicherregister (31) in einem Zustand beendet wird, in der die Ausrichtung der Ereignis-Zählwertdaten innerhalb des Speicherregisters (31) mit der Ausrichtung der Ereignis-Zählwertdaten in dem Zählregister (26) übereinstimmt.
19. 19. Gerät nach einem der Ansprüche 5 bis 18, dadurch gekennzeichnet, daß sich das Speicherregister (31) während desjenigen Zeitintervalle in einem statischen Verschiebezustand befindet, in dem

    509831/0525

    das spezielle Steuersignal seinen zweiten Zustand aufweist, und während der Zeit für den genannten Vergleichszyklus in einem dynamischen Verschiebezustand.
20. 20. Sende- und Empfangsgerät zur Überwachung von Ereignissen, gekennzeichnet durch

    (a) einen elektrischen Parallel/Serien-Signaleingangsmultiplexer (20) mit einem Ausgangskreis und einer Vielzahl voneinander unabhängiger Eingangskreise, die jeweils einzeln zyklisch, selektiv und der Reihe nach während eines vorgegebenen Zeitintervalls funktionsmäßig mit dem -^usgangskreis gekoppelt sind und diesem eine Folge elektrischer Signale zuführen, die dem Signalzustand an dem betreffenden Eingangskreis während desjenigen Zeitintervalls entsprechen, während dessen der spezielle angewählte Eingangskreis mit dem Ausgangskreis gekoppelt ist,

    (b) eine Addierer- und Zählregister-Einrichtung (24, 26), wobei der Addierer (24) funktionsmäßig mit dem Zählregister (26) und mit dem Multiplexer (20) verbunden ist, um die gemultiplexten Ausgangsdaten aufzunehmen und den Ereignis-Datenzählwert in dem Zählregister (26) für jeden Eingangskreis zu erhöhen, wenn der Addierer (24) feststellt, daß an dem gerade angewählten Eingangskreis ein gültiges Ereignis auftritt,

    (c) eine Komparator- und Speicherregister-Einrichtung (29, 31),

    509831/0525

    wobei der Komparator (29) funktionsmäßig mit dem Zählregister (2.6) und dem Speicherregister (31) verbunden ist, um die Ereignis-Zählwertdaten der beiden Register (26, 31) für jeden Eingangskreis zu vergleichen und danach die Ereignis-Zählwertdaten mit dem höhren Wert in das Speicherregister (31) zu übertragen,

    (d) einen Ausgangssteuerkreis (37) sowie eine Ausgangseinrichtung (47, 48), die funktionsmäßig miteinander sowie mit dem Speicherregister (31) verbunden .sind, wobei der Ausgangssteuerkreis (37) an einen Datenausgangs-Übertragungskreis (49) anschließbar ist, um von diesem Übertragungs-Steuersignale aufzunehmen und bei Empfang derartiger Steuersignale Ausgangssteuersignale zu erzeugen und dem Speicherregister (31) zuzuführen, so daß die Ereignis-Zählwertdaten unter Steuerung des Ausgangssteuerkreises (37) aus dem Speicherregister (31) und durch die Ausgabeeinrichtung (47, 48) verschoben werden, wobei die Ausgangseinrichtung (47, 48) einen Ausgangskreis zum Anschluß an den Ausgangs-Übertragungskreis (49) aufweist, sowie

    (e) eine Zeitsteuereinrichtung (22) die kontinuierlich Zeitsteuersignale erzeugt und diese über funktionsmäßige Verbindungen dem Multiplexer (20), dem Addierer (24), dem Zählregister (26), dem Komparator (29), dem Speicherregister (31) und dem Ausgangssteuerkreis (37) zuführt.

    509831 /0S25