DE2453619A1

DE2453619A1 - Logisches kombinationsverknuepfungsglied fuer vorzugsweise binaere frequenzteiler

Info

Publication number: DE2453619A1
Application number: DE19742453619
Authority: DE
Inventors: Richard Gary Daniels; Jun Harry Albert Kuhn
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1973-11-12
Filing date: 1974-11-12
Publication date: 1975-05-28
Also published as: NL7414552A; US3873852A; JPS5081446A

Description

PATENTANWÄLTE

DIPL.-ING. LEO FLEUCHAUS

DR.-ING. HANS LEYH 2453619

Dipl. -Ing. Ernst Rathmann

8 München 71, den 12. Nov.. 1974

MelchiontriB« 42

M.inZeich.n: MO 18 4P - 1 248

Motorola, Inc. 5725 East River Road Chicago, Illinois 60631 USA

nachträglich!
geändert

KowbfttaUoHiY&rk*u^pßonYsg{fec( fot vorzogt -

öinäre/ Frequenzteiler

Die Erfindung betrifft einen binären Frequenzteiler und, genauer gesagt, ein logisches Verknüpfungsglied mit einem ersten und einem zweiten Stromversorgungsanschluß, mit einem Ausgangsanschluß sowie einem ersten, einem zweiten, 'einem dritten und einem vierten Eingangsanschluß, mit einem ersten Sehaltglied zwischen dem ersten Stromversorgungsanschluß und dem Ausgangsanschluß und mit einem zweiten Schaltglied zwischen dem zweiten Stromversorgungsanschluß und dem Ausgangsanschluß. Die Erfindung betrifft außerdem die Verwendung eines solchen Verknüpfungsgliedes bei einer Digitalschaltung und insbesondere bei einem triggerbaren Flip-Flop-Frequenzteiler.

Ho/mü " Bei

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Bei Digitalsystemen, bei denen es wie beispielsweise bei elektronischen Uhren auf eine geringe Verlustleistung ankommt, wurden Frequenzteiler aus komplementären Feldeffekttransistoren mit isoliertemGate verwendet (der Ausdruck Feldeffekttransistor mit isoliertem Gate wird im folgenden vereinfacht durch die im englischen Sprachgebrauch übliche Abkürzung
IGFET ersetzt). Einige der bekannten Schaltungen mit komplementären IGFETs erzielten die gewünschte Wirkung durch Schaffung von Stufen
(logischer) Verknüpfungsglieder mit komplementären Feldeffekttransistoren, wobei vier oder mehr komplementäre Feldeffekttransistoren mit ihren Drain- und/oder Source-Elektroden an einen gemeinsamen Verbindungspunkt angeschlossen sind. Diese bekannten Schaltungen besitzen zwei schwerwiegende Nachteile. Der erste liegt darin, daß die Aufteilung bzw. die "Topologie" der integrierten Schaltungsausführung Fläche des Halbleiter-Chips verschwendet und daher teuer ist. Der zweite Nachteil liegt in der großen
parasitären Kapazität, die mit dem. erwähnten gemeinsamen Verbindungspunkt zusammenhängt und die maximale Betriebsfrequenz des Frequenzteilers stark begrenzt und darüber hinaus die Verlustleistung erhöht.

Der Erfindung liegt daher die Aufgabe zugrunde, ein verbessertes logisches Verknüpfungsglied unter Verwendung komplementärer IGFETs mit einer verringerten parasitären Kapazität zu schaffen, die sich für die Verwendung bei einem triggerbaren Flip-Flop-Frequenzteiler sowie einer kaskadenförmigen Frequenzteilerschaltung mit einem sehr geringen Leistungsbedarf eignet und eine kleinere Fläche auf einem integrierten Halbleiter-Chip in Anspruch nimmt, als dies bei bekannten Ausführungsformen der Fall ist.

Diese Aufgabe wird ,erfindungsgemäß durch ein logisches Kombinationsverknüpfungsglied mit den Merkmalen des Patentanspruchs 1 gelöst.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen enthalten.

- 2 - " Mit

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Mit dem erfindungsgemäßen Verknüpfungsglied läßt sich ein binärer Frequenzteiler schaffen, der für einen Kaskadenbetrieb geeignet ist. Eine Vielzahl komplementärer MOS-Transistoren ist für den besonderen Fall der Verarbeitung komplementärer logischer Eingangssignale zu einem Paar komplementärer Inverter und außerdem zu einem Paar logischer Kombinationsverknüpfungsglieder, die ähnlich wie UND/NOR-Kombinationsverknüpfiingsglieder wirken, verbunden. Wenn im vorangehenden und im folgenden vereinfacht von Verknüpfungsgliedern die· Rede ist, dann sind diese Kombinations verknüpfungs glieder gemeint. Zur Bildung des erfindungsgemäßen triggerbaren Flip-Flop-Frequenzteilers sind einer der Inverter und eines der Verknüpfungs glieder zur Schaffung eines ersten torgesteuerten Sperrgliedes und der andere Inverter und das andere Verknüpfungsglied zu einem zweiten torgesteuerten Sperrglied verbunden. Jedes Verknüpfungsglied enthält ein. erstes und ein zweites komplementäres Schaltglied. Sowohl das erste als auch das zweite komplementäre S ehalt glied jedes Verknüpfungsgliedes weist einen ersten, einen zweiten, einen dritten und einen vierten IGFET auf, wobei eine Hauptelektrode des ersten IGFET nur mit einer Hauptelektrode des zweiten IGFET und eine Hauptelektrode des dritten IGFET nur mit einer Hauptelektrode des vierten IGFET verbunden sind.

Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung anhand von drei Figuren. Es zeigen:

Fig. 1 eine schematische Schaltung einer bevorzugten Aus-,

führ ungs form der Erfindung;

Fig. 2 eine Draufsicht auf eine mit Silicium-Gate-IGFETs realisierte

integrierte Schaltung der Ausführungsform von Fig. 1 und

■- 3 - . Fig. 3

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Fig. 3 eine für das Verständnis wirkungsweise der Ausführungsform

von Fig. 1 nützliche Zeittabelle.

In Fig. 1 ist eine bevorzugte Ausführungsform der Erfindung dargestellt. Darin ist mit 10 ein triggerbarer Frequenzteiler (im folgenden der Einfachheit halber Frequenzteiler genannt) mit Eingangsanschlüssen 12 und 14, an die komplementäre Eingangssignale C bzw. C angelegt werden, bezeichnet. Der Frequenzteiler 10 besitzt außerdem Ausgangsanschlüsse 16 und 18, an denen von dem Frequenzteiler Ausgangssignale Q bzw. Q erzeugt werden. Die Frequenz der Ausgangssignale Q und Q ist halb so groß wie die der Eingangs signale C und C. Der Frequenzteiler 10 weist außerdem einen ersten Stromversorgungsanschluß 20 und einen zweiten Stromversorgungsanschluß 22 auf.

Der Frequenzteiler 10 enthält komplementäre Inverter 24 und 26. Der komplementäre Inverter 24 besitzt einen P-Kanal-IGFET 30 und einen N-Kanal-IGFET 28; die Source-Elektrode des letzteren ist mit dem zweiten Stromversorgungsanschluß 22 verbunden, während seine Drain-Elektrode an die Drain-Elektrode des IGFETs 30 und außerdem an den Ausgangs anschluß 16 angeschlossen ist.· Die Source-Elektrode des IGFETs 30 ist mit dem ersten Stromversorgungsanschluß 20 verbunden. In ähnlicher Weise enthält der komplementäre Inverter 26 eine Serienschaltung eines P-Kanal-IGFETs 34 und eines N-Kanal-IGFETs 32, die in Reihe zwischen den Stromversorgungsanschlüssen 20 und 22 liegen und deren Ausgang mit dem Verbindungspunkt B verbunden ist.

Der Frequenzteiler 10 enthält außerdem erste und zweite Schaltglieder und 42, die mit dem Stromversorgungsanschluß 22 verbunden sind. Das erste Schaltglied 40 ist mit dem Ausgangsanschluß 18 und außerdem mit einem dritten Schaltglied 44 verbunden. Das zweite Schaltglied 42 ist mit einem vierten Schaltglied 46 verbunden. Das dritte und das vierte Schalt-

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glied sind an den ersten Stromversorgungsanschluß 20 angeschlossen.

Das erste und das dritte Schaltglied 40 und 44 bilden zusammen ein (logisches) Verknüpfungsglied, dessen Funktion ähnlich einem komplementären IGFET-UND/NOR-Glied mit zwei Eingängen ist, wenn an die Eingangsanschlüsse 12 und 14 komplementäre Rechteckwellen angelegt"werden. Das dritte Schaltglied 44 enthält P-Kanal-IGFETs 48 und 50, deren Drain-Elektroden jeweils mit VerbindungspunktenW bzw. X und deren Source-Elektroden mit dem ersten Stromversorgungsanschluß 20 verbunden sind. Das dritte Schaltglied 44 besitzt außerdem P-Kanal-IGFETs 52 und 54, deren Source-Elektroden jeweils an den Verbindungspunkten W bzw. X und deren Drain-Elektroden am Aus gangs ans chluß 18 liegen. Das erste Schaltglied 40 ent-. hält N-Kanal-IGFETs 70 und 72, die in Reihe zwischen den Ausgangsanschluß 18 und den zweiten Stromvers orgungs ans chluß 22 geschaltet sind, sowie außerdem N-Kanaltransistoren 74 und 76, die in Reihe zwischen dem Ausgangsanschluß 18 und dem Stromvers orgungs ans chluß 22 liegen. Die Gate-Elektrode desIGFETs 70 ist mit der Gate-Elektrode des IGFETs 50 und außerdem mit dem Verbindungspunkt B verbunden. In ähnlicher Weise ist die Gate-Elektrode des IGFETs 74 mit der Gate-Elektrode des IGFETs 52 und F.ußerdem mit dem Ausgangsanschluß 16 verbunden. Die Gate-Elektroden der IGFETs 48 und 72 liegen am Eingangs ans chluß 12, während die Gate-Elektroden der IGFETs 54 und 76 mit dem Eingangsanschluß 14 verbunden sind. Die Verknüpfungsschaltung, die vom ersten Schaltglied 40 und vom dritten Schaltglied 44 gebildet wird, ähnelt einem bekannten komplementären IGFET-ÜND/NOR-Glied mit. zwei Eingängen mit dem Unterschied, daß bei dem letzteren die Verbindungspunkte W und X zusammengeschlossen sind.

Erfindungsgemäß sind die Verbindungspunkte W und X nicht miteinander verbunden· wie später erläutert wird, funktioniert die erfindungs gemäße Verknüpfungsschaltung äquivalent dem genannten herkömmlichen komplementärei

- 5 - UND/NOR-

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UND/NOR-Glied mit zwei Eingängen, solange die Signale C und Can den Eingangsanschlüssen 12 bzw. 14 komplementär sind. Wie ebenfalls später erläutert wird, sind mit der Unterbrechung der Verbindung zwischen den Verbindungspunkten W und X'wesentliche Vorteile in bezug auf eine Größenverringerung der Schaltung für eine niedrige Schwellspannung, auf das. Silicium-Gate-Komplementär-IGFET-Verfahren und auch in bezug auf wesentlich verbesserte Eigenschaften infolge einer Verminderung der Streukapazität der entsprechenden Verbindungspunkte der bekannten, komplementären UND/NOR-Glieder mit zwei Eingängen.

Das zweite Schaltglied 42 und das vierte Schaltglied 46 sind in ähnlicher Weise zur Bildung eines zweiten komplementären IGFET-Verknüpfungs- ' gliedes mit zwei Eingängen ähnlich dem vorher beschriebenen verbunden. P-Kanal-IGFETs 56 und 60 liegen in Reihe zwischen einem Verbindungspunkt A und dem ersten Stromversorgungsanschluß 20, wobei die Drain-Elektrode des IGFETs 56 und die Source-Elektrode des IGFETs 60 am einen Verbindungspunkt Y angeschlossen sind. Außerdem sind die IGFETs 58 und 62 in Reihe zwischen den Verbindungspunkt A und den ersten Stromversorgungsanschluß 20 geschaltet, wobei die Drain-Elektrode des IGFETs 58 und die Source-Elektrode des IGFETs 62 mit einem Verbindungspunkt Z verbunden sind. Im zweiten Schaltglied 42 sind sowohl die IGFETs 78 und 80 einerseits als auch die IGFETs 82 und 84 andererseits jeweils in Reihe zwischen dem Verbindungspunkt A und den zweiten Stromvers orgungsanschluß 22 geschaltet. Die Gate-Elektroden der IGFETs 56 und 80 liegen am Eingangs ans chluß 12, während die Gate-Elektroden der IGFETs 58 und 78 mit dem Verbindungspunkt B verbunden sind. Die Gate-Elektroden der IGFETs 60 und 82 sind an den Ausgangsanschluß 18 angeschlossen, während die Gate-Elektroden der IGFETs 62 und 84 mit dem Eingangsanschluß 14 verbunden sind.

Es ist bekannt, daß IGFETs zwei Haupt elektroden, eine Source-Elektrode und eine Drain-Elektrode und eine Gate-Elektrode besitzen. Es ist außer-

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dem bekannt, daß die Source-Elektrode und die Drain-Elektrode anfänglich von ihren relativen Spannungen grundsätzlich austauschbar sind, da ein IGFET grundsätzlich eine bilaterale Anordnung darstellt. Es ist hier beabsichtigt, eine spezielle Hauptelektrode als Source-Elektrode oder als Drain-Elektrode zu bezeichnen, um die spezielle Hauptelektrode festzulegen und ihre Hauptfunktion innerhalb der Schaltung anzugeben. Jedoch kann eine als Source-Elektrode bezeichnete Hauptelektrode während eines Teils des Schaltungsbetriebs als Drain-Elektrode wirken.

Es sei darauf hingewiesen, daß in der Art und der Reihenfolge der Zwischenverbindungen der beiden Verknüpfungsglieder und der beiden komplementären Inverter verschiedene Änderungen vorgenommen werden können, ohne den' Rahmen der Erfindung zu verlassen.

Die zuvor genannten Vorteile des erf in dungs gemäß verbesserten Frequenzteilers werden aus dem folgenden in Verbindung mit der Draufsicht auf eine Ausführung der integrierten Schaltung gemäß Fig. 2 klarer.

Obwohl die Aufteilung bzw. "Topologie" der integrierten Schaltung für den vollständigen Frequenzteiler 10 von Fig. 1 in Fig. 2 enthalten ist,bezieht sich die folgend« Beschreibung unter Einschluß des dritten und vierten Schaltgliedes 44 und 46 (von Fig. 1) nur auf die Teile, in denen die erfindungsgemäße Verbesserung besteht. Aus Fig. 2 ist erkennbar, daß die P-Kanal-IGFETs 50, 54,' 52 und 48 des Schaltgliedes 44 in der angegebenen Reihenfolge angeordnet sind, so daß der Teil der P-Region 20 oben in Fig. die Source-Region des IGFETs 50 ist. Für die P-Region 20 ist ebenfalls wie für den ersten Stromversorgungsanschluß die Bezugs zahl 20 gewählt, da beide miteinander verbunden sind und die gleiche Spannung aufweisen. Eine polykristalline Siliciumregion 110 bildet die Gate-Elektrode des IGFETs 50, während eine P-Region X die Drain-Region des IGFETs 50 und außerdem die Source-Region des IGFETs 54 bildet. Der Buchstabe X wird gleichzeitig zur Bezeichnung des entsprechenden Verbindungspunktes im schematischen

- 7 - . · Schalt-

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Schaltbild von Fig. 1 verwendet. In ähnlicher Weise bildet eine polykristalline Siliciumregion 112 die Gate-Elektrode des IGFETs 54, während eine P-Region 18 die Drain-Region des IGFETs 54 und die des IGFETs 52 bildet. Die P-Region W bildet die Source-Region des IGFETs 52 und die Drain-Region des IGFETs 48. Die P-Region 20 bildet die Source-Region des IGFETs 48. Polykristalline Siliciumregionen 114 und 116 bilden die Gate-Elektroden der IGFETs 52 bzw. 48.

Die Aufteilung bzw. das Layout des Schaltgliedes 46 ähnelt dem des Schaltgliedes .44, wobei die IGFETs 58, 62, 60 und 56 in der angegebenen Reihenfolge angeordnet sind, so daß der Teil der P-Region 20 oben in Fig. 2 die Source-Region des IGFETs 58 darstellt. Polykristalline Siliciumregionen . 110, 118, 120 und 116 bilden die Gate-Elektroden der IGFETs 58, 62, 60 bzw. 56. Die P-Region A bildet die Drain-Regionen der IGFETs 60 und 62, während die P-Region Y die Source-Region des IGFETs 60 und die Drainregion des IGFETs 56 bildet. Die P-Region Z bildet die Source-Region des IGFETs 62 und die Drain-Region des IGFETs 58.

Bevor die Fig. 2 weiter erläutert wird, sei darauf hingewiesen, daß für einen niedrigen Schwellspannungsprozeß für komplementäre integrierte IGFET-Schaltungen häufig Schutzregionen so ausgebildet werden, daß sie von den End-Teilen der polykristallinen Silicium-Gate-Regionen jedes P-Kanalfeldeffekttransistors überlappt werden, um zu verhindern, daß parasitäre Kanäle um die Enden jedes P-Kanal-IGFETs gebildet werden.

+
In Fig. 2 enthalten Schutzregionen N -Schutzregionen 100, 102 und 104 sowie undiffundierte Regionen 101, 103, 105 und 107. Solche Schutzregionen erfordern eine erhebliche Fläche des Halbleiter-Chips, wodurch mit der Folge vergrößerter Kosten die Schaltung vergrößert wird und außerdem ihre Qualität infolge der bei einer größeren Ausbildung notwendigerweise vergrößerten Streukapazität schlechter wird.

Die erfindungsgemäße Verbesserung vermeidet die bekannten Verbindungen zwischen den Verbindungspunkten W und X, so daß die P-Drain-Regionen

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der IGFETs 48 und 50 nicht miteinander verbunden zu werden brauchen; gleichfalls wirddie bekannte Verbindung zwischen den Verbindungspunkten Y und Z vermieden, so daß auch die Drain-Regionen der IGFETs 56 und nicht miteinander verbunden zu werden brauchen. Solche Verbindungen würden ersichtlich Ausdehnungen des P-Materials erfordern, das sich beispielsweise vom Verbindungspunkt X durch die Schutzregion 102 und die undiffundier te Region 105 zum Verbindungspunkt W erstrecken müßte. Daher müßte die N -Schutzregion 102 geteilt und ein Abstand zwischen diesen Teilen vorgesehen werden, so daß solche Ausdehnungen möglich wären und einen Abstand von der angrenzenden N -Schutzregion besäßen. Außerdem wäre eine zusätzliche Schutzregion zwischen jeder solcher Ausdehnung erforderlich, um eine unerwünschte parasitäre Kopplung zwischen ihnen zu vermeiden.

Es zeigt sich daher, daß das Resultat der Vermeidung der Verbindungen zwischen den Verbindungspunkten W und X bzw. den Verbindungspunkten Y und Z, die beide das Layout in Fig. 2 wesentlich reduzier^ indem die zuvor genannten Ausdehnungen des P-Materials und die zusatzlichen Schutzregionen und Abstände nicht erforderlich sind. Es hat sich herausgestellt, daß eine Reduzierung der Chip-Fläche für den Frequenzteiler 10 bei Verwendung der zuvor erwähnten Schaltung und ihres Layouts um 40 % erzielt werden kann. Außerdem sind die parasitären Kapazitäten der Verbindungspuhkte W, X, Y und Z wesentlich reduziert, wodurch das Frequenzverhalten und die Verlustleistung der Schaltung bei der spezifizierten Betriebsspannung verbessert werden. -

Es sei darauf hingewiesen, daß die Verwendung einer Siliciumkreuzung die Bildung kaskadenförmiger Frequenzteilerschaltungen erleichtert.

Es sei ferner darauf hingewiesen, daß der erfindungsgemäße Frequenzteiler auch bei Verwendung von Metall-Gate-IGFETs mit diffundierten

- 9 - oder

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oder dicken Oxydschutzregionen als auch bei Verwendung von Silicium Gate-IGFETs mit dicken Oxydschutzregionen realisierbar wäre.

Im folgenden soll unter Bezug auf die Zeittabelle von Fig. 3 kurz die Wirkungsweise des Frequenzteilers von Fig. 1 beschrieben werden. Die Zeittabelle von Fig. -3 zeigt die Spannungen, die an verschiedenen Verbindungspunkten und Anschlüssen des Frequenzteilers auftreten. Die in Fig.

3 verwendeten Buchstaben. - zur Bezeichnung der Wellenformen bzw.

« Signal verlaufe sind die gleichen, wie sie zur Bezeichnung der entsprechenden Verbindungspunkte und Anschlüsse in der schematischen Schaltung von Fig. 1 benutzt sind.

Die Wirkungsweise des Frequenzteilers 10 kann durch Bezug auf die Tabelle I bestimmt werden, in der der Zustand ("Ein" oder "Aus") jedes IGFETs des Frequenzteilers für jede der ersten vier Zeitperioden der Zeittabelle von Fig. 3 in einer Liste zusammengefaßt ist.

Die in Tabelle 1 zusammengestelltenZustände beschreiben den Betrieb des Frequenzteilers 10 für die dargestellten Eingangssignalverläufe C und C während der ersten vier Zeitperioden unter der Annahme, daß anfänglich (d.h. während der ersten Zeitperiode) der Ausgang Q logisch ¹¹O" und der Verbindungspunkt A logisch "1" sind. Der Arbeitsablauf der Schaltung wiederholt sich für jede der nachfolgenden vier Zeitperioden (eine mehr ins einzelne gehende Beschreibung des logischen Arbeitsablaufs eines ähnlichen bekannten Frequenzteilers ist in der US-PS 3 679 913 enthalten).

- 10 - Tabelle I

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Tabelle I

Zeitperiode

Torgesteuertes Sperrglied	48 50	Aus Ein	Ein Aus ■	Aus Aus	Ein Ein
1 .	52	Ein	Ein	Aus	Aus
	54	Ein	Aus	Ein	Aus
	70 .	Aus	Ein	Ein	Aus
	74	Aus	Aus	Ein	Ein
	72	Ein	Aus	Ein	" Aus
	76	Aus	Ein	Aus	Ein
	30	Aus "	Aus	Ein	Ein
	28	Ein	Ein	Aus	Aus
Torgesteuertes Sperrglied	56 58	Aus Ein	Ein Aus	Aus Aus	Ein Ein
2	60	Aus	Aus	Ein	Ein
	62	Ein	Aus	Ein	Aus
	78	Aus	Ein	Ein	Aus
	82	Ein	Ein	Aus	Aus
	80	Ein	Aus	Ein	Aus
	84	Aus	Ein	Aus	Ein
	34	Aus	Ein	Ein	Aus
	32	Ein	Aus	Aus	Ein

- 11 -

Zum-

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Zum Analysieren des Frequenzteilers 10 sei bemerkt, daß er aus einem ersten torgesteuerten Sperrglied und einem mit diesem kreuzweise verbundenen zweiten torgesteuerten Sperrglied besteht, die in Tabelle I als torgesteuertes Sperrglied 1 bzw. torgesteuertes Sperrglied 2 bezeichnet sind. Das torgesteuerte Sperrglied 1 beinhaltet den ersten komplementären IGFET-Inverter 24 und das erste komplementäre Verknüpfungsglied aus dem ersten Schaltglied 40 und dem dritten Schalt-, glied 44. Das torgesteuerte Sperrglied 2 enthält den zweiten komplementären IGFET-Inverter 26 und das zweite komplementäre Verknüpfungsglied, bestehend aus dem zweiten Schaltglied 42 und dem vierten Schaltglied 46 (in Fig. 1).-

Die schraffierten Bereiche der Signalverläufe an den Verbindungspunkten W, X, Y und Z weisen darauf hin, daß die Spannung an diesen Verbindungspunkten während der betreffenden Zeitperioden schwanken kann; jedoch sind Spannungs änderungen während der durch die schraffierten Bereiche angegebenen Perioden unwichtig, da die Verbindungspunkte während solcher Perioden nur mit Hauptelektroden von IGFETs im "Aus"-Zustand verbunden sind. Es ist klar, daß die Spannungen an den Verbindungspunkten W, X, Y und Z während der durch die schraffierten Bereiche angegebenen Perioden "don't care"-Zustände darstellen, d.h. ohne Einfluß sind. Mit anderen Worten, während dieser Zeiten wäre es egal, ob der Verbindungspunkt W mit dem Verbindungspunkt X bzw. der Verbindungspunkt Y mit dem Verbindungspunkt Z verbunden sind oder nicht. Aus Fig. 3 zeigt sich außerdem, daß es keine Diskrepanzenin den Spannungen an den Verbindungspunkten W und X während der Perioden gibt, die keine "don't care"-Zustände darstellen. Daher macht es beim Betrieb mit niedriger Frequenz nichts aus, ob der Verbindungspunkt W oder X im normalen Betrieb des Frequenzteilers 10 miteinander verbunden sind oder nicht. Aus gleichen Gründen macht es beim Betrieb mit niedriger Frequenz nichts aus, ob die Verbindungspunkte Y und Z verbunden sind oder nicht. Es ist klar, daß die erfindungs· gemäß modifizierten logischen Kombinationsverknüpfungsglieder unter den in

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.is.

Fig. 3 spezifizierten Bedingungen genauso arbeiten wie bekannte komplementäre IGFET-AND/NOR-Glieder. Wie jedoch vorher beschrieben, bringen diese Veränderungen eine erhebliche Verringerung der Schaltungsgröße sowie Verbesserungen des Schaltungsbetriebs mit sich.

Obwohl die Erfindung unter Bezugnahme auf eine spezielle Ausführungsform beschrieben wurde, können verschiedene Änderungen in der Anordnung von Teilen zur Anpassung an unterschiedliche Erfordernisse vorgenommen werden, ohne den Rahmen der Erfindung zu verlassen.

- 13 - . Patentansprüche

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Claims

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• Η.

Patentansprüche

l.J Logisches Kombinationsverknüpfungs glied mit einem ersten und einem zweiten Stromversorgungsanschluß, mit einem Ausgangs anschluß sowie mit einem ersten, zweiten, dritten und vierten Eingangs ans chluß, mit einem Schaltglied zwischen dem ersten Stromversorgungsanschluß und dem Ausgangsanschluß und einem anderen Schaltglied zwischen dem zweiten.Stromversorgungsans chluß und dem Ausgangsanschluß, dadurch gekennzeichnet", daß das eine Schaltglied (44) eine erste, zweite, dritte und vierte Elektronensteuereinrichtung (48, 50, 52, 54) eines ersten Leitfähigkeitstyps aufweist, die jeweils eine erste und eine zweite Hauptelektrode sowie eine Steuerelektrode besitzen,

daß die Hauptelektrode der ersten Elektronensteuereinrichtung (48) mit dem ersten Stromversorgungsanschluß (20), ihre zweite Hauptelektrode mit der ersten Hauptelektrode der dritten Elektronensteuereinrichtung (52) und ihre Steuerelektrode mit dem ersten Eingangsanschluß verbunden sind,

daß die zweite Hauptelektrode der dritten Elektronensteuereinrichtung mit dem Ausgangsanschluß und ihre Steuerelektrode mit dem dritten Eingangsanschluß verbunden sind,

daß die erste Hauptelektrode der zweiten Elektronensteuereinrichtung (50) mit dem ersten Stromversorgungsanschluß, ihre zweite Hauptelektrode mit der ersten Hauptelektrode der vierten Elektronensteuereinrichtung (54) und ihre Steuerelektrode mit dem zweiten Eingangsanschluß verbunden sind;

daß die zweite Hauptelektrode der vierten Elektronensteuereinrichtung mit dem Ausgangsanschluß und ihre Steuerelektrode mit dem vierten Eingangsanschluß verbunden sind, wobei die zweite Hauptelektrode der ersten Elektronensteuereinrichtung nicht mit der zweiten Hauptelektrode der zweiten Elektronensteuereinrichtung verbunden ist, und daß das andere Schaltglied (40) eine fünfte, sechste, siebte und

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2. Kombinationsverknüpfungsglied nach Anspruch 1, dadurch gekennzeichnet, daß die erste Hauptelektrode der fünften Elektronensteuereinrichtung (72) mit dem zweiten Stromversorgungsanschluß (22), ihre zweite Hauptelektrode mit der ersten Hauptelektrode der siebten Elektronensteuereinrichtung (70) und ihre Steuerelektrode mit dem ersten Eingangs ans chluß verbunden sind,

daß die zweite Hauptelektrode der siebten Elektronensteuereinrichtung an den Ausgangsverbindungspunkt und ihre Steuerelektrode an den zweiten Eingangs ans chluß angeschlossen sind, daß die erste Hauptelektrode der sechsten Elektronensteuereinrichtung (76) mit dem zweiten Stromversorgungsanschluß, ihre zweite Hauptelektrode mit der ersten Hauptelektrode der achten Elektronensteuereinrichtung (74) und ihre Steuerelektrode mit dem vierten Eingangsan-. Schluß verbunden sind,

daß die zweite Hauptelektrode der achten Elektronensteuereinrichtung mit dem Ausgangsanschluß und ihre Steuerelektrode mit dem dritten Eingangs ans chluß verbunden sind, wobei die zweite Hauptelektrode der fünften Elektronensteuereinrichtung nicht mit der zweiten Hauptelektrode der sechsten Elektronensteuereinrichtung verbunden ist.
3. Kombinationsverknüpfungsglied nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die erste, zweite, dritte und vierte Elektronensteuereinrichtung (48 bis 54) P-Kanal-Feldeffekttransistoren mit isoliertem Gate sind,

daß die fünfte, sechste, siebte und achte Elektronensteuereinrichtung (70 bis 76) N-Kanal-Feldeffekttransistoren mit isoliertem Gate sind, und daß die ersten Hauptelektroden Source-Elektroden, die zweiten Hauptelektroden Drain-Elektroden und die Steuer elektroden'Gate -

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Elektroden sind.
4. Kombinationsverknüpfungsglied nach Anspruch 3, dadurch gekennzeichnet, daß der erste bis achte Transistor Feldeffekttransistoren mit isolierten Silicium-Gate sind.
5. Frequenzteiler mit einem ersten und einem zweiten Eingangsanschluß, einem ersten und einem zweiten Ausgangsanschluß, einem ersten und einem zweiten Stromversorgungsanschluß, einem ersten und einem zweiten Inverter, von denen jeder einen Eingangsanschluß und einen Aus gangs ans chluß besitzt, gekennzeichnet durch die Verwendung eines ersten und eines zweiten logischen Kombinatiohsverknüpfungsgliedes nach Anspruch 1,

wobei der Eingangsanschluß des ersten Inverters (24) mit dem Ausgangsanschluß des ersten Kombinationsverknüpfungsgliedes (40, 44), dem zweiten Aus gangs ans chluß (18) des Frequenzteilers und mit dritten oder dem vierten Eingangsanschluß des zweiten Kombinationsverknüpfungsgliedes (42, 46) verbunden ist,

wobei der Ausgangsanschluß des ersten Inverters mit dem ersten Ausgangsanschluß (16) des Frequenzteilers und mit dem dritten oder vierten Eingangsanschluß des ersten 'Kombinationsverknüpfungsgliedes verbunden ist,

wobei der Aus gangs ans chluß. des zweiten Inverters (26) mit dem ersten oder zweiten Eingangs ans chluß des ersten Kombinations verknüpfungsgliedes und mit dem ersten oder zweiten Eingangs ans chluß des zweiten Kombinationsverknüpfungsgliedes verbunden ist, wobei der erste Eingangsanschluß (12) des Frequenzteilers mit dem jeweiligen anderen ersten oder zweiten Eingangs ans chluß des zweiten Kombinationsverknüpfungsgliedes und mit dem jeweiligen anderen ersten oder zweiten

verbunden Eingangsanschluß des ersten Kombinationsverknüpfungsgiiedesi ist, und .wobei der zweite Eingangsangschluß (14) des Frequenzteilers mit dem jeweiligen anderen dritten oder vierten Eingangsanschluß des ersten

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-η-

Kombinationsverknüpfungsgliedes und dem jeweiligen anderen dritten oder vierten Eingangs ans chluß des zweiten Kombinationsverknüpfungs gliedes verbunden ist, während der erste und der zweite Stromversorgungsanschluß (20, 22) des ersten und des zweiten Kombinations verknüpfungsgliedes jeweils mit dem ersten bzw. zweiten Stromversorgungsanschluß des Frequenzteilers verbunden sind.
6. Frequenzteiler mit einem ersten und einem zweiten Eingangsanschluß, mit einem ersten und einem zweiten Ausgangsanschluß, mit einem ersten und einem zweiten Stromversorgungsanschluß und mit einem ersten und einem zweiten Inverter, die jeweils einen Eingangs- und einen Ausgangsanschluß besitzen, gekennzeichnet durch die Verwendung eines ersten und eines zweiten Kombinationsverknüpfungs gliedes nach Anspruch 4, wobei der Eingangsanschluß des ersten Inverters (24) mit dem Aus gangs ans chluß des ersten Kombinations-^ Verknüpfungsgliedes (40, 44), mit dem zweiten Ausgangsanschluß (18) des Frequenzteilers und mit dem dritten Eingangsanschluß des zweiten Kombinationsverknüpfungsgliedes (42, 46) verbunden ist, wobei der Aus gangs ans chluß des ersten Inverters mit dem ersten Ausgangsanschluß (16) des Frequenzteilers und mit dem dritten Eingangsanschluß des ersten Kombinationsverknüpfungsgliedes verbunden ist, wobei der Eingangsanschluß des zweiten Inverters (26) mit dem Ausgangs· ansehluß des zweiten Kombinationsverknüpfungsgliedes verbunden ist, wobei der Aus gangs ans chluß des zweiten Inverters mit dem zweiten Eingangs ans chluß des ersten Kombinationsverknüpfungsgliedes und dem zweiten Eingangs ans chluß. des zweiten Kombinationsverknüpfungsgliedes verbunden ist,

wobei der erste Eingangsanschluß (12) des Frequenzteilers mit dem ersten Eingangsanschluß des zweiten Kombinationsverknüpfungsgliedes und dem ersten Eingangsanschluß des ersten Kombinationsverknüpfungsgliedes verbunden ist,

und wobei der zweite Eingangs ans chluß (14) des Frequenzteilers mit dem vierten Eingangs ans chluß des ersten Kombinationsverknüpfungsgliedes

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und dem vierten Eingangsanschluß des zweiten Kombinati ons verknüpfungsgliedes verbunden ist, während der erste und der zweite Stromversorgungsanschluß (20, .22) des ersten und des zweiten Kombinationsverknüpfungsgliedes mit dem ersten bzw. dem zweiten Strom-Versorgungsanschluß des Frequenzteilers verbunden sind.
7. Frequenzteiler nach Anspruch 6, dadurch gekennzeichnet, daß der erste und der zweite Inverter (24, 26) einen ersten P-Kanal-Feldeffekttransistor mit isoliertem Gate (30, 34) besitzen, deren Source-Elektroden mit dem ersten Stromversorgungsanschluß (20) und deren Drain-Elektroden mit ihrem jeweiligen Ausgangaanschluß verbunden sind, daß beide Inverter ferner einen N-Kanal-Feldeffekttransistor mit isoliertem Gate (28, 32) besitzen, deren Source-Elektroden mit dem zweiten Stromversorgungsanschluß (22) und deren Drain-Elektroden mit dem jeweiligen Ausgangsanschluß der Inverter verbunden sind, wobei die Gate-Elektroden des P-Kanal-Feldeffekttransistors mit isoliertem Gate und des N-Kanal-Feldeffekttransistors mit isoliertem Gate an den jeweiligen Eingangsanschluß des Inverters angeschlossen sind. .
8. Frequenzteiler nach Anspruch 7, dadurch gekennzeichnet, daß zur Bildung einer Kaskadenfrequenzteilerschaltung eine Vielzahl von Frequenzteilern vorgesehen ist, wobei der erste Ausgangsanschluß (16) jedes Frequenzteilers mit dem zweiten Eingangs ans chluß (14) des folgenden Frequenzteilers und der zweite Ausgangsanschluß (18) jedes Frequenzteilers mit dem ersten Eingangsanschluß (12) des folgenden Frequenzteilers verbunden sind.
9. Logisches Kombinationsverknüpfungsglied mit einer Stromversorgungsleitung zum Anschluß an eine Spannungs quelle, mit einem Schaltglied zur Schaffung eines ersten leitenden Pfades zur Stromversorgung während gewisser Zeitperioden, mit einem anderen Schaltglied zur Schaffung eines

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zweiten leitenden Pfades zur Stromversorgung während anderer Zeitperioden, gekennzeichnet durch eine Eingangsschaltung zur Lieferung eines Signals an das eine und das andere Schaltglied und eines komplementären Signals an das eine und das andere Schaltglied zur Steuerung des Betriebes dieser Schaltglieder,

wobei das eine Schaltglied eine erste, zweite, dritte und vierte Elektronensteuereinrichtung mit einer ersten und einer zweiten Hauptelektrode und einer Steuerelektrode besitzt,

wobei die erste Hauptelektrode der ersten Elektronensteuereinrichtung mit der Stromversorgungsleitung, jede zweite Hauptelektrode mit der ersten Hauptelektrode der dritten Elektronensteuereinrichtung und ihre Steuerelektrode mit der Eingangsschaltung verbunden sind, wobei die erste Hauptelektrode der zweiten Elektronensteuereinrichtung mit der Stromversorgungsleitung, ihre zweite Hauptelektrode mit der ersten Hauptelektrode der vierten Elektronensteuereinrichtung und ihre Steuerelektrode mittler Eingangsschaltung verbunden sind, und wobei die zweite Hauptelektrode der vierten Elektronensteuereinrichtung mit der Ausgangsschaltung und ihre Steuerelektrode mit der Eingangsschaltung verbunden sind, während die zweite Hauptelektrode der ersten Elektronensteuereinrichtung von der zweiten Hauptelektrode der zweiten Elektronensteuereinrichtung elektrisch getrennt ist.
10. Kombinationsverknüpfungsglied nach Anspruch 9, dadurch gekennzeichnet, daß das andere Schaltglied eine fünfte, sechste, siebte und achte Elektronensteuereinrichtung mit einer ersten und einer zweiten Hauptelektrode und einer Steuerelektrode besitzt. -
11. Kombinationsverknüpfungsglied nach Anspruch 10, dadurch gekennzeichnet, daß die erste Hauptelektrode der fünften Elektronensteuereinrichtung mit der Stromversorgungsleitung, ihre zweite Hauptelektrode mit der ersten Hauptelektrode der siebten Elektronensteuereinrichtung und ihre Steuerelektrode mit der Eingangsschaltung verbunden sind, daß die zweite Hauptelektrode der siebten Elektronensteuerein-

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richtung mit der Ausgangsschaltung und ihre Steuerelektrode mit der Eingangsschaltung verbunden sind,

daß die erste Hauptelektrode der sechsten Elektronensteuereinrichtung mit der Stromversorgungsleitung, ihre zweite Hauptelektrode mit der ersten Hauptelektrode der achten Elektronensteuereinrichtung und ihre Steuerelektrode mit der Eingangsschaltung verbunden sind,

und daß die zweite Hauptelektrode der achten Elektronensteuereinrichtung mit der Ausgangsschaltung und ihrer Steuerelektrode mit der Eingangsschaltung verbunden sind.

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